JP2018190950A - 配線回路基板、および、撮像装置 - Google Patents

配線回路基板、および、撮像装置 Download PDF

Info

Publication number
JP2018190950A
JP2018190950A JP2017191030A JP2017191030A JP2018190950A JP 2018190950 A JP2018190950 A JP 2018190950A JP 2017191030 A JP2017191030 A JP 2017191030A JP 2017191030 A JP2017191030 A JP 2017191030A JP 2018190950 A JP2018190950 A JP 2018190950A
Authority
JP
Japan
Prior art keywords
terminal
insulating layer
thickness direction
circuit board
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017191030A
Other languages
English (en)
Other versions
JP7105549B2 (ja
Inventor
隼人 高倉
Hayato Takakura
隼人 高倉
秀一 若木
Shuichi Wakagi
秀一 若木
周作 柴田
Shusaku Shibata
周作 柴田
良広 河邨
Yoshihiro Kawamura
良広 河邨
伊藤　正樹
Masaki Ito
正樹 伊藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nitto Denko Corp
Original Assignee
Nitto Denko Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nitto Denko Corp filed Critical Nitto Denko Corp
Priority to KR1020197031451A priority Critical patent/KR102605794B1/ko
Priority to PCT/JP2018/016447 priority patent/WO2018199017A1/ja
Priority to US16/607,612 priority patent/US11183448B2/en
Priority to CN201880028019.3A priority patent/CN110574165B/zh
Priority to TW107114196A priority patent/TWI762626B/zh
Publication of JP2018190950A publication Critical patent/JP2018190950A/ja
Application granted granted Critical
Publication of JP7105549B2 publication Critical patent/JP7105549B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4803—Insulating or insulated parts, e.g. mountings, containers, diamond heatsinks
    • H01L21/481—Insulating layers on insulating parts, with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14618—Containers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
    • H04N23/50—Constructional details
    • H04N23/54—Mounting of pick-up tubes, electronic image sensors, deviation or focusing coils
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113—Via provided in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3457—Solder materials or compositions; Methods of application thereof
    • H05K3/3463—Solder compositions in relation to features of the printed circuit board or the mounting process
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007—Surface contacts, e.g. bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00015—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed as prior art
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0364—Conductor shape
    • H05K2201/0376—Flush conductors, i.e. flush with the surface of the printed circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/09481—Via in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09563—Metal filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10121—Optical component, e.g. opto-electronic component
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10734—Ball grid array [BGA]; Bump grid array
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Manufacturing & Machinery (AREA)
  • Signal Processing (AREA)
  • Multimedia (AREA)
  • Geometry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Ceramic Engineering (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Light Receiving Elements (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

【課題】電子素子の実装精度が良好であり、端子の破損を抑制することができる配線回路基板および撮像装置を提供すること。【解決手段】実装基板１は、ベース絶縁層４と、撮像素子接続端子９と、第１カバー絶縁層６と、接続配線１２とを備える。ベース絶縁層４は、上下方向に貫通し、上側に向かうに従って開口断面積が広がる撮像素子開口部４１を有し、撮像素子接続端子９は、撮像素子開口部４１を形成するベース絶縁層４の内側面に接触する周縁部５３と、周縁部５３の内側に、周縁部５３と一体的に配置される中実部５４とを有し、周縁部５３および中実部５４は、撮像素子開口部４１の全部を充填している。【選択図】図２

Description

本発明は、配線回路基板、および、撮像装置に関する。
従来より、携帯電話などに搭載されているカメラモジュールなどの撮像装置は、一般的に、光学レンズと、光学レンズを収容および保持するハウジングと、ＣＭＯＳセンサやＣＣＤセンサなどの撮像素子と、撮像素子を実装し、外部配線に電気的に接続するための撮像素子実装基板とを備えている。撮像素子実装基板の略中央部の上に、撮像素子が実装されており、撮像素子を取り囲むように撮像素子実装基板の周端部の上に、ハウジングが配置されている。特許文献１には、そのような基板が開示されている。
特開２００５−２１０６２８号公報
携帯電話などに用いられる撮像装置は、携帯電話の小型化の要求に伴い、より一層の薄型化（低背化）が求められている。撮像装置の低背化の手段の一つとしては、撮像素子実装基板の薄型化が挙げられる。
ところで、撮像素子実装基板には、一般的に、裏面全面に金属板などによって補強されたリジット型配線回路基板と、金属板で下面全体を補強されていない薄いフレキシブル型配線回路基板（ＦＰＣ）との２種類が用いられている。
ＦＰＣは、金属板で補強しないため、リジッド型配線回路基板よりも薄型化が可能である。しかしながら、ＦＰＣは、薄膜であるため、配線や端子などの導体パターンに起因する凹凸が、ＦＰＣの上面または下面に形成される。また、ＦＰＣは、可撓性を有する。したがって、撮像素子などの電子素子の複数の端子をＦＰＣの各端子に実装する際に、一部の端子領域が、厚み方向に変形し、凹む場合がある。そうすると、撮像素子が傾くため、撮像素子の実装精度が低下する不具合が生じる。
また、実装時には、端子に厚み方向の圧力がかかるため、端子が細かったり、薄かったりすると、端子が破損する場合がある。
本発明は、電子素子の実装精度が良好であり、端子の破損を抑制することができる配線回路基板、および、撮像装置を提供することにある。
本発明［１］は、第１絶縁層と、端子と、前記端子の厚み方向一方側に配置される第２絶縁層と、前記端子と厚み方向と交差する方向に連続する配線とを備え、前記第１絶縁層は、厚み方向に貫通し、厚み方向一方側に向かうに従って開口断面積が広がる開口部を有し、前記端子は、前記開口部を形成する前記第１絶縁層の内側面に接触する周縁部と、前記周縁部の内側に、前記周縁部と一体的に配置される中実部とを有し、前記周縁部および前記中実部は、前記開口部の全部を充填している、配線回路基板を含んでいる。
この配線回路基板によれば、端子が、第１絶縁層の開口部の全部を充填しているため、撮像素子などの電子素子が実装される端子領域が、中実部によって補強されている。したがって、配線回路基板に電子素子を実装する際に、配線回路基板の端子領域が厚み方向に変形することを抑制することができ、その結果、電子素子を配線回路基板に精度よく実装することができる。また、金属支持板などの支持基板を要しないため、薄型化が可能である。
また、開口部は、厚み方向一方側に向かうに従って開口断面積が広がり、その開口部には、端子が充填されている。そのため、端子は、厚み方向一方側に向かうに従って断面積が広がる広幅形状を有し、十分な厚みを有している。そのため、端子は、実装時の厚み方向他方側からの応力を厚み方向一方側に向かうに従って分散しながら受け止めることができる。よって、端子の破損を抑制することができる。
本発明［２］は、前記端子の厚み方向他方面が、前記第１絶縁層の厚み方向他方面と略面一である、［１］に記載の配線回路基板を備えている。
この配線回路基板によれば、電子素子を厚み方向他方側から容易に実装することができ、実装性に優れる。
本発明［３］は、前記端子を厚み方向に投影したときに、前記端子と重複する配線回路基板の厚み方向一方面が、略平坦である、［１］または２に記載の配線回路基板を含んでいる。
この配線回路基板によれば、配線回路基板に電子素子を実装する際に、配線回路基板の端子領域が厚み方向に変形することをより確実に抑制することができる。
本発明［４］は、前記端子は、前記周縁部および前記中実部の厚み方向一方側に、前記周縁部および前記中実部と一体的に配置される配線接続部とを備え、前記配線の厚み方向一方面が、前記配線接続部の厚み方向一方面と略面一である、［１］〜［３］のいずれか一項に記載の配線回路基板を含んでいる。
この配線回路基板によれば、端子は、配線の厚み方向一方面と面一となる端子接続部を備えているため、端子領域は、端子接続部によって、より一層補強されている。よって、端子領域が厚み方向に変形することをより一層抑制することができる。また、配線と配線接続部の厚み方向一方面が略面一であるため、配線回路基板の厚み方向一方面をより一層平坦にすることができる。よって、配線回路基板の変形をより一層抑制することができる。
本発明［５］は、前記端子は、前記厚み方向に投影したときに、前記開口部に含まれる内側部と、前記内側部から外側に延びる外側部とを備え、前記内側部の厚み方向一方面は、前記外側部の厚み方向一方面と略面一である、［１］〜［４］のいずれか一項に記載の配線回路基板を含んでいる。
この配線回路基板によれば、端子の内側部は、外側部と略面一であるため、配線回路基板の厚み方向一方面をより一層平坦にすることができる。よって、配線回路基板の変形をより一層抑制することができる。
本発明［６］は、前記端子の厚みが、３０μｍ以下である、［１］〜［５］のいずれか一項に記載の配線回路基板を含んでいる。
この配線回路基板によれば、端子の薄膜化、ひいては、配線回路基板の薄膜化を図ることができる。
本発明［７］は、前記端子は、前記開口部内に配置され、前記開口部の厚み方向他方面から露出する金めっき層をさらに備える、［１］〜［６］のいずれか一項に記載の配線回路基板を含んでいる。
この配線回路基板によれば、厚み方向他方面に金めっき層を備えているため、端子の耐久性が良好となる。また、金めっき層は、良好なエッチング耐性を備えているため、端子の他方面をエッチングなどにより露出する工程において、中実部内部へのエッチング侵入を抑制できる。このため、端子の破損を抑制することができる。さらに、金めっき層が、開口部内に配置されているため、金めっき層が配線回路基板の厚み方向他方面から突出することを抑制でき、電子素子の実装性に優れる。
本発明［８］は、前記第２絶縁層の厚み方向一方側に配置されるシールド層と、前記シールド層の厚み方向一方側に配置される第３絶縁層とをさらに備える、［１］〜［７］のいずれか一項に記載の配線回路基板を含んでいる。
この配線回路基板によれば、外部から生じる電磁波をシールド層で遮蔽することができるため、撮像装置の信頼性を向上させることができる。
本発明［９］は、撮像素子を実装するために用いられる、［１］〜［８］のいずれか一項に記載の配線回路基板を含んでいる。
この配線回路基板によれば、撮像素子実装用の配線回路基板として用いることができる。
本発明［１０］は、［１］〜［９］のいずれか一項に記載の配線回路基板と、前記配線回路基板に実装される撮像素子とを備える撮像装置を含んでいる。
この撮像装置によれば、上記配線回路基板と撮像素子とを備えるため、配線回路基板の端子領域において厚み方向の変形が抑制されている。このため、撮像素子が配線回路基板に精度よく実装されており、接続信頼性に優れる。また、金属支持板などの支持基板を要しないため、薄型化が可能である。さらに、端子の破損が抑制されている。
本発明の配線回路基板および撮像装置は、電子素子の実装精度が良好であり、端子の破損を抑制することができる。
図１は、本発明の撮像素子実装基板の第１実施形態の底面図を示す。 図２は、図１に示す撮像素子実装基板におけるＡ−Ａ断面図を示す。 図３Ａ〜図３Ｂは、図２に示す撮像素子実装基板の撮像素子接続端子のみの断面図を示し、図３Ａは、撮像素子接続端子の端子接続部において、周縁部および中実部を仮想線で示した図、図３Ｂは、撮像素子接続端子において、内側部および外側部を仮想線で示した図を示す。 図４Ａ〜図４Ｅは、図１に示す撮像素子実装基板の製造工程図を示し、図４Ａは、金属支持板用意工程、図４Ｂは、ベース絶縁層形成工程、図４Ｃは、金属薄膜形成工程、図４Ｄは、フォトレジスト形成工程、図４Ｅは、導体パターン形成工程を示す。 図５Ｆ〜図５Ｊは、図４に引き続き、図１に示す撮像素子実装基板の製造工程図を示し、図５Ｆは、フォトレジスト・金属薄膜除去工程、図５Ｇは、第１カバー絶縁層形成工程、図５Ｈは、シールド層形成工程、図５Ｉは、第２カバー絶縁層形成工程、図５Ｊは、金属支持板除去工程を示す。 図６は、図１に示す撮像素子実装基板を備える撮像装置を示す。 図７は、図１に示す撮像素子実装基板に撮像素子を実装したときの模式図を示す。 図８Ａ〜図８Ｂは、撮像素子開口部に中実部が充填されていない撮像素子実装基板に撮像素子を実装するときの模式図を示し、図８Ａは、実装前の撮像素子実装基板、図８Ｂは、実装後の撮像装置を示す。 図９Ａ〜図９Ｂは、カバーレイ接着型の撮像素子実装基板に撮像素子を実装するときの模式図を示し、図９Ａは、実装前の撮像素子実装基板、図９Ｂは、実装後の撮像装置を示す。 図１０は、本発明の撮像素子実装基板の第１実施形態の変形例（上面に微小凹部が形成されている形態）の断面図を示す。 図１１は、本発明の撮像素子実装基板の第１実施形態の変形例（シールド層および第２カバー絶縁層を備えない形態）の断面図を示す。 図１２は、本発明の撮像素子実装基板の第２実施形態の側断面図を示す。 図１３Ａ〜図１３Ｂは、図１２に示す撮像素子実装基板の撮像素子接続端子のみの断面図を示し、図１３Ａは、撮像素子接続端子の端子接続部において、周縁部および中実部を仮想線で示した図、図１３Ｂは、撮像素子接続端子において、内側部および外側部を仮想線で示した図を示す。 図１４Ａ〜図１４Ｅは、図１２に示す撮像素子実装基板の製造工程図を示し、図１４Ａは、金めっき層形成工程、図１４Ｂは、充填部形成工程、図１４Ｃは、金属薄膜形成工程、図１４Ｄは、フォトレジスト形成工程、図１４Ｅは、導体パターン形成工程を示す。 図１５Ｆ〜図１５Ｊは、図１４に引き続き、図１２に示す撮像素子実装基板の製造工程図を示し、図１５Ｆは、フォトレジスト・金属薄膜除去工程、図１５Ｇは、第１カバー絶縁層形成工程、図１５Ｈは、シールド層形成工程、図１５Ｉは、第２カバー絶縁層形成工程、図１５Ｊは、金属支持板除去工程を示す。 図１６は、本発明の撮像素子実装基板の第２実施形態の変形例（シールド層および第２カバー絶縁層を備えない形態）の断面図を示す。 図１７は、本発明の撮像素子実装基板の第２実施形態の変形例（シールド層および第２カバー絶縁層を備えない形態）を示す。
図１において、紙面上下方向は、前後方向（第１方向）であって、紙面上側が前側（第１方向一方側）、紙面下側が後側（第１方向他方側）である。紙面左右方向は、左右方向（第１方向と直交する第２方向）であって、紙面左側が左側（第２方向一方側）、紙面右側が右側（第２方向他方側）である。紙面紙厚方向は、上下方向（厚み方向、第１方向および第２方向と直交する第３方向）であって、紙面奥側が上側（厚み方向一方側、第３方向一方側）、紙面手前側が下側（厚み方向他方側、第３方向他方側）である。具体的には、各図の方向矢印に準拠する。
＜第１実施形態＞
１．撮像素子実装基板
図１〜図３Ｂを参照して、本発明の配線回路基板の一実施形態として、撮像素子実装基板（以下、単に実装基板とも略する。）の第１実施形態を説明する。
第１実施形態の実装基板１は、撮像素子２１（後述）を実装するためのフレキシブル配線回路基板（ＦＰＣ）であって、撮像素子２１を未だ備えていない。実装基板１は、図１に示すように、前後方向および左右方向（面方向）に延びる平面視略矩形（長方形状）の平板形状（シート形状）を有する。
実装基板１は、図１に示すように、ハウジング配置部２、および、外部部品接続部３を備える。
ハウジング配置部２は、ハウジング２２（後述）や撮像素子２１が配置される部分である。具体的には、ハウジング２２が実装基板１に配置された場合において、厚み方向に投影したときに、ハウジング２２と重複する部分である。ハウジング配置部２の略中央部には、撮像素子２１と電気的に接続するための撮像素子接続端子９（後述）が複数配置されている。なお、ハウジング配置部２は、後述する金属支持板を有しない。
外部部品接続部３は、ハウジング配置部２以外の領域であって、外部部品と接続するための部分である。外部部品接続部３は、外部部品接続部３の前端縁がハウジング配置部２の後端縁と連続するように、ハウジング配置部２の後側に配置されている。外部部品接続部３の後端縁には、外部部品と電気的に接続するための外部部品接続端子１０（後述）が複数配置されている。
実装基板１は、図２に示すように、第１絶縁層としてのベース絶縁層４と、導体パターン５と、第２絶縁層としての第１カバー絶縁層６と、シールド層７と、第３絶縁層としての第２カバー絶縁層８とを備える。好ましくは、実装基板１は、ベース絶縁層４、導体パターン５、第１カバー絶縁層６、シールド層７および第２カバー絶縁層８のみからなる。
ベース絶縁層４は、実装基板１の外形をなし、底面視略矩形状に形成されている。ベース絶縁層４の下面（厚み方向他方面）は、略平坦となるように形成されている。ベース絶縁層４には、複数の撮像素子開口部４１（開口部）、および、複数の外部部品開口部４２が形成されている。
複数の撮像素子開口部４１は、撮像素子接続端子９を下面から露出するための開口部である。複数の撮像素子開口部４１は、ハウジング配置部２の中央部に、矩形枠状となるように、互いに間隔を隔てて整列配置されている。撮像素子開口部４１は、ベース絶縁層４を厚み方向に貫通し、底面視略円形状を有する。撮像素子開口部４１は、上側に向かうに従って開口断面積が広がる形状を有する。すなわち、撮像素子開口部４１は、側断面視において、上側に向かうに従って広幅になる（下側に向かうに従って幅狭になる）テーパ形状を有する。撮像素子開口部４１は、ベース絶縁層４の内側面４３から区画されており、ベース絶縁層４の内側面４３と、撮像素子開口部４１の下面とがなす角度は、側断面視において、例えば、１００°以上、好ましくは、１２０°以上であり、また、例えば、１７０°以下、好ましくは、１６０°以下である。これにより、後述する製造方法において、撮像素子開口部４１内に均一に金属薄膜１７を形成し、テーパ形状の撮像素子接続端子９を確実に形成することができる。
複数の外部部品開口部４２は、外部部品接続端子１０を下面から露出するための開口部である。外部部品開口部４２は、外部部品接続部３の後端縁に、左右方向に互いに間隔を隔てて整列配置されている。外部部品開口部４２は、ベース絶縁層４を厚み方向に貫通し、底面視略矩形状（長方形状）を有する。外部部品開口部４２は、底面視において、外部部品接続部３の後端縁から前側に向かって延びるように、形成されている。
ベース絶縁層４は、絶縁性材料から形成されている。絶縁性材料としては、例えば、ポリイミド樹脂、ポリアミドイミド樹脂、アクリル樹脂、ポリエーテルニトリル樹脂、ポリエーテルスルホン樹脂、ポリエチレンテレフタレート樹脂、ポリエチレンナフタレート樹脂、ポリ塩化ビニル樹脂などの合成樹脂などが挙げられる。好ましくは、ベース絶縁層４は、ポリイミド樹脂から形成されている。
ベース絶縁層４の厚みＴ１は、例えば、１μｍ以上、好ましくは、３μｍ以上、より好ましくは、５μｍ以上であり、また、例えば、３０μｍ以下、好ましくは、１０μｍ以下、より好ましくは、８μｍ以下である。
導体パターン５は、ベース絶縁層４の上面（厚み方向一方面）と接触するように、ベース絶縁層４の上側に設けられている。導体パターン５は、複数の撮像素子接続端子９（端子）、複数の外部部品接続端子１０、および、複数の配線１１を備える。
複数の撮像素子接続端子９は、ハウジング配置部２の中央部に、矩形枠状となるように、互いに間隔を隔てて整列配置されている。すなわち、複数の撮像素子接続端子９は、実装される撮像素子２１の複数の端子２５（後述）に対応するように、設けられている。また、複数の撮像素子接続端子９は、複数の撮像素子開口部４１に対応して設けられている。
撮像素子接続端子９は、断面視略逆ハット形状を有し、端子接続部５１と、その上に配置される配線接続部５２とを一体的に備える。
端子接続部５１は、ソルダーバンプ２６（後述）と接続する部分であり、撮像素子接続端子９の下部を形成する。端子接続部５１は、撮像素子開口部４１の内部に配置されている。
端子接続部５１は、上側に向かうに従って開口断面積が広がる形状を有する。すなわち、端子接続部５１は、側断面視において、上側に向かうに従って広幅になる（下側に向かうに従って幅狭になる）テーパ形状を有する。具体的には、端子接続部５１は、底面視略円形状を有し、上側に向かって拡径する（下側に向かって縮径する）略円錐台形状を有する。端子接続部５１は、図３Ａの仮想線に参照されるように、周縁部５３と、その内側に配置される中実部５４とを一体的に備える。
周縁部５３は、ベース絶縁層４の撮像素子開口部４１を形成する内側面４３に接触しており、端子接続部５１の面方向における外形をなしている。すなわち、周縁部５３は、中空の略円錐台形状を有する。
中実部５４は、周縁部５３の内側に、周縁部５３と一体的に形成されている。すなわち、中実部５４の外周縁は、周縁部５３の内周縁と連続している。中実部５４は、中実の略円錐台形状を有する。
周縁部５３および中実部５４は、図２に示すように、撮像素子開口部４１の全部を充填している（満たしている）。すなわち、周縁部５３および中実部５４からなる端子接続部５１の形状は、撮像素子開口部４１の形状と一致し、その厚みは、ベース絶縁層４の厚みと同一である。
また、端子接続部５１の下面（露出面）は、撮像素子開口部４１から露出しており、略平坦となるように形成されている。具体的には、端子接続部５１の下面は、ベース絶縁層４の下面と略面一である。すなわち、端子接続部５１の下面とベース絶縁層４の下面とにおいて、上下方向ずれ（段差）が完全に生じないか、または、その段差が、上下方向において、例えば、２．０μｍ以下、好ましくは、１．０μｍ以下、より好ましくは、０．５μｍ以下である。
配線接続部５２は、接続配線１２と面方向に連続する部分であり、撮像素子接続端子９の上部を形成する。
配線接続部５２は、底面視略円形状の平板形状を有し、厚み方向に投影したときに、端子接続部５１を含んでいる。すなわち、配線接続部５２の周端縁は、端子接続部５１の周端縁に対して、面方向（前後方向および左右方向）において外側に位置している。配線接続部５２の内周部の下面は、端子接続部５１の上面と、上下方向において一体的に連続している。配線接続部５２の外周部の下面は、ベース絶縁層４の上面と接触している。
撮像素子接続端子９は、図３Ｂの仮想線に参照されるように、上下方向に投影したときに、撮像素子開口部４１の最外形に含まれる内側部５５と、内側部５５から外側に延びる外側部５６（鍔部）とを一体的に備えている。すなわち、撮像素子接続端子９において、端子接続部５１と、端子接続部５１と上下方向に連続する配線接続部５２の内周部とが、内側部５５に対応し、ベース絶縁層４の上面と接触している配線接続部５２の周縁部が、外側部５６に対応する。
撮像素子接続端子９の上面（すなわち、配線接続部５２の上面）は、略平坦となるように形成されている。具体的には、内側部５５の上面は、外側部５６の上面と略面一である。すなわち、内側部５５の上面と、外側部５６の上面とにおいて、上下方向ずれ（段差）が完全に生じないか、または、その段差が、上下方向において、例えば、２．０μｍ以下、好ましくは、１．０μｍ以下、より好ましくは、０．５μｍ以下である。
なお、実装基板１を厚み方向に投影したときに、撮像素子接続端子９と重複する平面視または底面視の領域を、端子領域１４とする。
複数の外部部品接続端子１０は、図１に示すように、外部部品接続部３の後端縁に、左右方向に互いに間隔を隔てて整列配置されている。すなわち、外部部品の複数の端子（図示せず）と対応するように設けられている。また、複数の外部部品接続端子１０は、複数の外部部品開口部４２に対応して設けられている。外部部品接続端子１０は、平面視略矩形状（長方形状）を有する。外部部品接続端子１０は、外部部品開口部４２内に配置され、その下面は、外部部品開口部４２から露出している。
複数の配線１１は、図２に示すように、複数の接続配線１２および複数のグランド配線１３を備える。
複数の接続配線１２は、複数の撮像素子接続端子９および複数の外部部品接続端子１０に対応するように設けられている。具体的には、接続配線１２は、撮像素子接続端子９と外部部品接続端子１０とを接続するように、これらと一体的に形成されている。すなわち、接続配線１２の一端は、撮像素子接続端子９の配線接続部５２と面方向に連続し、接続配線１２の他端は、外部部品接続端子１０と面方向に連続して、これらを電気的に接続している。
接続配線１２の上面は、配線接続部５２の上面と略面一となるように形成されている。すなわち、接続配線１２の上面と、配線接続部５２の上面とにおいて、上下方向ずれ（段差）が完全に生じないか、または、その段差が、上下方向において、例えば、２．０μｍ以下、好ましくは、１．０μｍ以下、より好ましくは、０．５μｍ以下である。
複数のグランド配線１３は、複数の接続配線１２に対応するように設けられている。具体的には、複数のグランド配線１３は、複数の接続配線１２に沿うように設けられている。また、グランド配線１３の上面は、接続配線１２の上面と同一の上下方向位置であり、グランド配線１３の下面は、接続配線１２の下面と同一の上下方向位置である。グランド配線１３の一端には、図示しないグランド端子が一体的に接続されている。
導体パターン５（撮像素子接続端子９、外部部品接続端子、配線１１）の材料としては、例えば、銅、銀、金、ニッケルまたはそれらを含む合金、半田などの金属材料が挙げられる。好ましくは、銅が挙げられる。
撮像素子接続端子９（端子接続部５１および配線接続部５２）および外部部品接続端子１０の厚みＴ２は、それぞれ、例えば、２μｍ以上、好ましくは、５μｍ以上、より好ましくは、７μｍ以上であり、また、例えば、３０μｍ以下、好ましくは、２０μｍ以下、より好ましくは、１５μｍ以下である。厚みＴ２を上記上限以下とすることにより、実装基板１の薄膜化が図ることができる。すなわち、実装基板１は、薄膜でありながら、端子の破損を抑制することができる。
配線１１の厚みＴ３は、例えば、１μｍ以上、好ましくは、３μｍ以上であり、また、例えば、１５μｍ以下、好ましくは、１０μｍ以下、より好ましくは、８μｍ以下、さらに好ましくは、５μｍ以下である。
撮像素子接続端子９の幅、すなわち、端子領域１４の面方向長さＬ（直径）は、例えば、３０μｍ以上、好ましくは、５０μｍ以上であり、また、例えば、５００μｍ以下、好ましくは、２００μｍ以下である。
配線１１の幅は、例えば、５μｍ以上、好ましくは、１０μｍ以上であり、また、例えば、１００μｍ以下、好ましくは、５０μｍ以下である。
第１カバー絶縁層６は、導体パターン５を被覆するように、ベース絶縁層４および導体パターン５の上側に設けられている。すなわち、第１カバー絶縁層６は、導体パターン５の上面および側面、および、導体パターン５から露出するベース絶縁層４の上面と接触するように、配置されている。第１カバー絶縁層６の下面の上下方向位置は、配線１１の下面の上下方向位置とベース絶縁層４の上面の上下方向位置とそれぞれ一致する。第１カバー絶縁層６の平面視外形は、外部部品接続端子１０の形成部分を除いて、ベース絶縁層４と同一となるように形成されている。
第１カバー絶縁層６は、グランド開口部６１を有する。グランド開口部６１は、グランド配線１３の上面を露出するための開口部である。グランド開口部６１は、厚み方向に投影したときに、グランド配線１３と重複するように形成されている。グランド開口部６１は、第１カバー絶縁層６を厚み方向に貫通し、底面視略円形状を有する。グランド開口部６１は、側断面視において、下側に向かうに従って幅狭となるテーパ形状を有する。
第１カバー絶縁層６は、ベース絶縁層４で上記した絶縁性材料と同様の絶縁性材料から形成され、好ましくは、ポリイミド樹脂から形成されている。
第１カバー絶縁層６の厚みＴ４は、例えば、１μｍ以上、好ましくは、２μｍ以上であり、また、例えば、３０μｍ以下、好ましくは、１０μｍ以下、より好ましくは、５μｍ以下である。
シールド層７は、第１カバー絶縁層６の上面と接触するように、第１カバー絶縁層６の上側に配置されている。シールド層７は、外部からの電磁波を遮蔽する層であって、面方向（前後方向および左右方向）に延びるシート状に形成されている。
シールド層７は、グランド配線１３と電気的に接続されている。すなわち、シールド層７は、グランド開口部６１において、グランド配線１３と連続している。具体的には、シールド層７は、グランド配線１３と対向する部分において、下側に凸形状を有し、グランド配線１３の上面に接触する接触部７１を備える。
接触部７１は、グランド配線１３に直接接触する平坦部７２と、平坦部７２の周囲に連続するように一体的に配置される傾斜部７３とを備える。
平坦部７２は、面方向に延びる平板状に形成されている。
傾斜部７３は、上下方向および面方向に交差（傾斜）する傾斜方向に延びている。
側断面視において、平坦部７２と傾斜部７３との角度は、例えば、１００°以上、好ましくは、１２０°以上であり、また、例えば、１７０°以下、好ましくは、１６０°以下である。これにより、断線することなくグランド配線１３に接地できるシールド層４０をスパッタリングなどの方法で形成することができるため、シールド層４０を薄膜化できる。
これによって、シールド層７は、グランド配線１３を介して、接地されている。
シールド層７は、導体からなり、例えば、銅、クロム、ニッケル、金、銀、白金、パラジウム、チタン、タンタル、はんだ、またはこれらの合金などの金属材料が用いられる。好ましくは、銅が挙げられる。
シールド層７の厚みＴ５は、例えば、０．０５μｍ以上、好ましくは、０．１μｍ以上であり、また、例えば、３μｍ以下、好ましくは、１μｍ以下である。
第２カバー絶縁層８は、シールド層７の全面を被覆するように、シールド層７の上側に設けられている。第２カバー絶縁層８の外形は、第１カバー絶縁層６と同一となるように形成されている。
第２カバー絶縁層８の厚みＴ６は、例えば、１μｍ以上、好ましくは、２μｍ以上であり、また、例えば、３０μｍ以下、好ましくは、１０μｍ以下、より好ましくは、５μｍ以下である。
実装基板１（特に端子領域１４における実装基板１）の総厚みＴ７は、例えば、７μｍ以上、好ましくは、１０μｍ以上であり、また、例えば、５０μｍ以下、好ましくは、３０μｍ以下である。
また、実装基板１において、端子領域１４の上面１４ａは、その全面が略平坦となるように形成されている。具体的には、端子領域１４の上面１４ａの両端（図２の点Ａ、Ｂ）を結ぶ線に対して、端子領域１４の上面１４ａの上下方向のずれが、例えば、３．０μｍ以下、好ましくは、２．０μｍ以下、より好ましくは、１．０μｍ以下、さら好ましくは、０．５μｍ以下である。特に、端子領域１４の上面１４ａの両端（図２の点Ａ、Ｂ）を結ぶ線と、中実部５４の面方向中心の下面（点Ｃ）との上下方向距離が、例えば、３．０μｍ以下、好ましくは、２．０μｍ以下、より好ましくは、１．０μｍ以下、さら好ましくは、０．５μｍ以下である。
端子領域１４における実装基板１の総厚みの変化量は、例えば、３．０μｍ以下、好ましくは、２．０μｍ以下、より好ましくは、１．０μｍ以下、さらに好ましくは、０．５μｍ以下である。なお、変化量は、端子領域１４の面方向端縁（図２の点Ａ、Ｂ）の厚みを基準とする。例えば、両端縁と、その面方向中心点（図２の点Ｃ）との厚みの差が、上記範囲となる。
２．撮像素子実装基板の製造方法
第１実施形態の実装基板１は、図４Ａ〜図５Ｇに示すように、例えば、金属支持板用意工程、ベース絶縁層形成工程、金属薄膜形成工程、フォトレジスト形成工程、導体パターン形成工程、フォトレジスト・金属薄膜除去工程、第１カバー絶縁層形成工程、シールド層形成工程、第２カバー絶縁層形成工程、および、金属支持板除去工程を順次実施することにより、得られる。
金属支持板用意工程では、図４Ａに示すように、金属支持板１６を用意する。
金属支持板１６は、例えば、ステンレス、４２アロイ、アルミニウム、銅合金などの金属材料から形成されている。好ましくは、金属支持板１６は、ステンレスから形成されている。
金属支持板１６の厚みは、例えば、５μｍ以上、好ましくは、１０μｍ以上であり、例えば、５０μｍ以下、好ましくは、３０μｍ以下である。
金属支持板１６の上面は、平坦（平滑）となるように形成されている。
ベース絶縁層形成工程では、図４Ｂに示すように、ベース絶縁層４を、金属支持板１６の上面に形成する。すなわち、開口部（撮像素子開口部４１および外部部品開口部４２）を有するベース絶縁層４を、金属支持板１６の上面に形成する。
具体的には、感光性の絶縁性材料のワニス（例えば、感光性ポリイミド）を金属支持板１６の上面全面に塗布して乾燥させて、ベース皮膜（ベース絶縁層）を形成する。その後、ベース皮膜を、開口部（撮像素子開口部４１および外部部品開口部４２）に対応するパターンを有するフォトマスクを介して露光する。テーパ形状は、露光時の露光ギャップなどで光の平行度を調整することにより形成することができる。その後、ベース皮膜を現像し、必要により加熱硬化させる。
金属薄膜形成工程では、図４Ｃに示すように、ベース絶縁層４の上面、ならびに、撮像素子開口部４１および外部部品開口部４２から露出する金属支持板１６の上面に、金属薄膜１７（種膜）を形成する。
金属薄膜１７としては、例えば、銅、クロム、ニッケル、チタンおよびそれらの合金などの金属材料が用いられる。好ましくは、ベース絶縁層４との密着性の観点から、クロムが挙げられる。
金属薄膜１７は、例えば、金属支持板１６の上に形成されたベース絶縁層４に対して、スパッタリング、めっきなどの薄膜形成方法を実施することにより、形成する。好ましくは、密着性の観点から、スパッタリングにより金属薄膜１７（スパッタ膜）を形成する。
金属薄膜１７の厚みは、例えば、１０ｎｍ以上、好ましくは、２０ｎｍ以上であり、また、例えば、３００ｎｍ以下、好ましくは、１５０ｎｍ以下である。
フォトレジスト形成工程では、図４Ｄに示すように、金属薄膜１７にフォトレジスト１８を形成する。すなわち、導体パターン５に対応する開口部を有するフォトレジスト１８を形成する。
具体的には、ドライフィルムレジストを金属薄膜１７の上面全面に配置する。その後、ドライフィルムレジストを、導体パターン５に対応するパターンを有するフォトマスクを介して露光する。その後、ドライフィルムレジストを現像し、必要により加熱硬化させることにより、フォトレジスト１８をめっきレジストとして形成する。
これにより、導体パターン５に対応する部分の金属薄膜１７をフォトレジスト１８から露出させる。
導体パターン形成工程では、図４Ｅに示すように、フォトレジスト１８から露出した金属薄膜１７の表面に、導体パターン５を形成する。
具体的には、例えば、金属薄膜１７から給電する電解めっきを実施する。
このとき、ビアフィルめっき法を採用する。具体的には、例えば、めっき成長を抑制する抑制剤と、めっき成長を促進する促進剤とを含有するめっき浴（好ましくは、硫酸銅めっき浴）を用いる。
これにより、ベース絶縁層４の上面に位置する金属薄膜１７（配線１１に成長する金属薄膜１７）からのめっき層１９の成長が抑制されるとともに、撮像素子開口部４１内部に位置する金属薄膜１７（撮像素子接続端子９に成長する金属薄膜１７）のめっき層１９の成長が促進される。このため、撮像素子開口部４１の全てを充填するようにめっき層１９が形成される。すなわち、撮像素子開口部４１において、周縁部５３および中実部５４を一体的に備える端子接続部５１が形成され、さらに、その上部に配線接続部５２が一体的に形成される。また、配線接続部５２の上面は、配線１１の上面と面一となるように、形成される。その結果、撮像素子接続端子９、外部部品接続端子１０および配線１１を有する導体パターン５が形成される。
なお、導体パターン５に対応する金属薄膜１７は、電解めっきによるめっき層１９と一体化されて、めっき層１９とともに導体パターン５を形成する。すなわち、図４Ｄ〜図５Ｈにおいて、撮像素子接続端子９および配線１１は、それぞれ、めっき層１９と金属薄膜１７との２層となるように図示されているが、これらは、めっき層１９の材料と金属薄膜１７の材料とが同一である場合、完全に一体化されて、一層となっていてもよい（図２参照）。
フォトレジスト・金属薄膜除去工程では、図５Ｆに示すように、フォトレジスト１８および金属薄膜１７を除去する。
具体的には、まず、残存するフォトレジスト１８を除去する。例えば、ウェットエッチングにより除去する。その後、残存するフォトレジスト１８に対向した金属薄膜１７を除去する。例えば、剥離またはウェットエッチングにより除去する。
第１カバー絶縁層形成工程は、図５Ｇに示すように、導体パターン５およびベース絶縁層４の上面に、第１カバー絶縁層６を配置する。
このとき、導体パターン５のグランド配線１３の上面が露出するように、グランド開口部６１を有する第１カバー絶縁層６を形成する。また、グランド開口部６１が、側断面視において、下側に向かうに従って幅狭になるテーパ形状となるように、第１カバー絶縁層６を形成する。
具体的には、例えば、ベース絶縁層形成工程と同様に実施する。
シールド層形成工程では、図５Ｈに示すように、第１カバー絶縁層６の上に、シールド層７を形成する。
シールド層７の形成には、例えば、電解めっき、無電解めっきなどのめっき法、例えば、スパッタリング法、蒸着法、イオンプレーティング法、例えば、導電ペーストによる塗布法が挙げられる。好ましくは、薄膜化の観点から、スパッタリング、蒸着法が挙げられ、より好ましくは、スパッタリングが挙げられる。
第２カバー絶縁層形成工程は、図５Ｉに示すように、シールド層７の上面に、第２カバー絶縁層８を配置する。
具体的には、シールド層７の上面全面に、第２カバー絶縁層８を形成する。
具体的には、ベース絶縁層形成工程と同様に実施する。
これにより、ベース絶縁層４と、導体パターン５と、第１カバー絶縁層６と、シールド層７と、第２カバー絶縁層８とを備える実装基板１を、金属支持板１６に支持された状態で得る。
金属支持板除去工程では、図５Ｊに示すように、金属支持板１６を除去する。
除去方法としては、例えば、金属支持板１６を実装基板１の下面から剥離する方法、金属支持板１６をウェットエッチングにて処理する方法などが挙げられる。
これにより、ベース絶縁層４と、導体パターン５と、第１カバー絶縁層６と、シールド層７と、第２カバー絶縁層８とを備える実装基板１を得る。
このような実装基板１は、例えば、撮像素子を実装するための配線回路基板に用いられる。すなわち、実装基板１は、カメラモジュールなどの撮像装置に用いられる。
３．撮像装置
図６を参照して、第１実施形態の実装基板１を備える撮像装置２０を説明する。
撮像装置２０は、実装基板１、撮像素子２１、ハウジング２２、光学レンズ２３、および、フィルター２４を備える。
実装基板１は、図２の状態と上下反転して用いる。すなわち、実装基板１は、ベース絶縁層４を上側とし、第２カバー絶縁層８を下側となるように、配置される。
撮像素子２１は、光を電気信号に変換する半導体素子であって、例えば、ＣＭＯＳセンサ、ＣＣＤセンサなどの固体撮像素子が挙げられる。
撮像素子２１は、平面視略矩形の平板形状に形成されており、図示しないが、Ｓｉ基板などのシリコンと、その上に配置されるフォトダイオード（光電変換素子）およびカラーフィルターとを備える。撮像素子２１の下面には、実装基板１の撮像素子接続端子９と対応する端子２５が複数設けられている。
撮像素子２１の厚みは、例えば、１０μｍ以上、好ましくは、５０μｍ以上であり、また、例えば、１０００μｍ以下、好ましくは、５００μｍ以下である。
撮像素子２１は、実装基板１に実装されている。すなわち、撮像素子２１の端子２５は、対応する実装基板１の撮像素子接続端子９と、ソルダーバンプ２６などを介して、フリップチップ実装されている。これにより、撮像素子２１は、実装基板１のハウジング配置部２の中央部に配置され、実装基板１の撮像素子接続端子９および外部部品接続端子１０と電気的に接続されている。
撮像素子２１は、実装基板１に実装されることにより、撮像ユニット２７を構成する。すなわち、撮像ユニット２７は、実装基板１と、それに実装される撮像素子２１とを備える。
ハウジング２２は、実装基板１のハウジング配置部２に、撮像素子２１と間隔を隔てて囲むように、配置されている。ハウジング２２は、平面視略矩形状の筒状を有する。ハウジング２２の上端には、光学レンズ２３を固定するための固定部が設けられている。
光学レンズ２３は、実装基板１の上側に、実装基板１および撮像素子２１と間隔を隔てて配置されている。光学レンズ２３は、平面視略円形状に形成され、外部からの光が、撮像素子２１に到達するように、固定部によって固定されている。
フィルター２４は、撮像素子２１および光学レンズ２３の上下方向中央に、これらと間隔を隔てて配置され、ハウジング２２に固定されている。
そして、この実装基板１は、ベース絶縁層４と、撮像素子接続端子９と、第１カバー絶縁層６と、接続配線１２とを備える。ベース絶縁層４は、上下方向に貫通し、上側に向かうに従って開口断面積が広がる撮像素子開口部４１を有している。撮像素子接続端子９は、撮像素子開口部４１の内側面４３に接触する周縁部５３と、周縁部５３の内側に、周縁部５３と一体的に配置される中実部５４とを有する。また、周縁部５３および中実部５４は、撮像素子開口部４１の全部を充填している。
このため、撮像素子２１が実装される端子領域１４が、中実部５４によって補強されている。したがって、実装基板１を上下反転して、実装基板１に撮像素子２１を上から実装する際に、実装基板１の端子領域１４が下側に変形することを抑制することができる（図７参照）。その結果、実装基板１に対する撮像素子２１の傾きを抑制することができ、撮像素子２１を精度よく実装することができる。また、金属支持板１６などの支持基板を要しないため、薄型化が可能である。
なお、例えば、図８Ａに示すように、周縁部５３を備えるが中実部５４を備えない実装基板、より具体的には、中実部５４がなく、周縁部５３が下端部において撮像素子開口部４１を閉鎖するように連続するような実装基板では、端子領域１４の上面１４ａに凹部１５が形成される。図８Ｂに示すように、この実装基板を上下反転して、撮像素子２１を上側から実装基板に実装すると、その実装時の下側への応力および凹部１５の存在によって、端子領域１４が部分的に下側に変形する。その結果、撮像素子２１が傾き、実装精度が低下する。
また、図９Ａに示すように、従来のカバーレイ接着型の実装基板、すなわち、ベース絶縁層４と、導体パターン５と、接着剤層３０と、第１カバー絶縁層６とを有する実装基板では、撮像素子接続端子９は、撮像素子開口部４１内部に配置されており、第１カバー絶縁層６の上面よりも下側に位置する。図９Ｂに示すように、この実装基板に撮像素子２１を実装しようとすると、撮像素子開口部４１の内部にソルダーバンプ２６を配置するため、ソルダーバンプ２６の体積（量）を大きくする必要があり、そのため、各ソルダーバンプ２６の形状や大きさのバラつきが大きくなってしまう。その結果、撮像素子２１が傾き、実装精度が低下する場合が生じる。
なお、図７〜図９Ｂでは、作用効果を分かり易くするために、撮像素子２１の大きさ、各端子の数や大きさなどを変更している。
また、撮像素子開口部４１は、上側に向かうに従って開口断面積が広がり、その撮像素子開口部４１には、撮像素子接続端子９が充填されている。そのため、撮像素子接続端子９は、上側に向かうに従って断面積が広がる広幅形状を有し、十分な厚みを有している。そのため、実装基板１を上下反転して、実装基板１に撮像素子２１を上から実装する際に、撮像素子接続端子９は、上側から下側に向かう応力を下側に向かうに従って分散しながら受け止めることができる（図７参照）。よって、撮像素子接続端子９の破損を抑制することができる。
また、撮像素子開口部４１は、図２に示すように、上側に向かうに従って開口面積が広がっている、すなわち、下側に向かうに従って開口面積が小さくなっている。そのため、撮像素子開口部４１から露出する端子接続部５１の面積（露出面積）を小さくすることができる。よって、複数の撮像素子接続端子９が形成される場合において、各撮像素子接続端子９間の露出面積の絶対値のばらつきの差を低減することができる。その結果、撮像素子２１の端子２５との接触面積のばらつきによる導通性のばらつきを低減することができる。
また、実装基板１では、図２に示すように、撮像素子接続端子９の下面、すなわち、端子接続部５１の下面が、ベース絶縁層４の下面と略面一である。このため、図７に示すように、実装基板１を上下反転して、撮像素子２１を実装基板１の上側から実装する際に、撮像素子２１やソルダーバンプ２６が、端子領域１４の下面１４ｂ（実装時では、上側）の周辺のベース絶縁層４に衝突することを抑制することができる。したがって、撮像素子２１を容易に実装基板１に実装することができる。
また、実装基板１では、図２に示すように、端子領域１４の上面１４ａが、略平坦である。したがって、図７に示すように、実装時において、端子領域１４の上面１４ａ（図７では、下面に相当）が全体的に載置台（図示せず）に容易に接触でき、上面１４ａで端子領域１４を支持することができる。その結果、端子領域１４内で上下方向に変形することをより確実に抑制することができる。
なお、実装基板１の上面において、端子領域１４以外の領域として、複数の端子領域１４の間に、領域外凹部（図２で示す符号８０）が存在するが、特に、端子領域１４の上面１４ａが略平坦であることが重要である。これは、図７に示すように、撮像素子２１を実装する際に、撮像素子２１からの圧力が働く領域は、実質的に端子領域１４のみであるからである。すなわち、領域外凹部８０に、圧力がほとんど働かないため、領域外凹部８０が存在していても、実装基板１の端子領域１４、ひいては、実装基板１全体が、上下方向に変形することの影響は、実質的にないと考えられる。
また、実装基板１では、図２に示すように、撮像素子接続端子９が、周縁部５３および中実部５４の上側に、周縁部５３および中実部５４と一体的に配置される配線接続部５２とを備える。また、実装基板１は、接続配線１２を備えており、接続配線１２の上面が、配線接続部５２の上面と略面一である。
このため、端子領域１４を配線接続部５２によって、より一層補強することができる。よって、端子領域１４が上下方向に変形することをより一層抑制することができる。また、接続配線１２と配線接続部５２の上面が略面一であるため、実装基板１の上面（接続配線１２に対応する領域および配線接続５２に対応する領域）をより一層平坦にすることができる。よって、実装基板１全体が上下方向に変形することをより一層抑制することができる。
また、実装基板１では、撮像素子接続端子９は、上下方向に投影したときに、内側部５５と、外側部５６とを備えている。また、内側部５５の上面は、外側部５６の上面と略面一である。
このため、端子領域１４の上面１４ａをより一層平坦にすることができる。よって、端子領域１４内での上下方向の変形をより一層抑制することができる。
また、実装基板１は、第１カバー絶縁層６の上面に配置されるシールド層７と、シールド層７の上面に配置される第２カバー絶縁層８とをさらに備える。そのため、外部から生じる電磁波をシールド層７で遮蔽することができるため、撮像装置２０の信頼性を向上させることができる。
また、配線１１が、接続配線１２およびグランド配線１３を備え、シールド層７が、グランド配線１３に電気的に接続されている。このため、ベース絶縁層４の上面に、すなわち、接続配線１２と同一の上下方向位置で、グランド配線１３が配置されている。よって、別途、グランド配線１３を設けるための層を設ける必要がない。その結果、実装基板１の薄膜化を図ることができる。
また、実装基板１は、各層（ベース絶縁層４、導体パターン５、第１カバー絶縁層６、シールド層７および第２カバー絶縁層８）が直接接触する接着剤レスの実装基板である。そのため、薄型化（低背化）を図ることができる。それとともに、アクリル接着剤などの接着剤層３０を要しないため、湿熱による接着剤層３０の劣化を抑制することでき、耐湿熱性に優れる。
この実装基板１の製造方法によれば、実装精度が良好な実装基板１を製造することができる。
また、この製造方法は、金属支持板用意工程、ベース絶縁層形成工程、金属薄膜形成工程、フォトレジスト形成工程、導体パターン形成工程、フォトレジスト・金属薄膜除去工程、第１カバー絶縁層形成工程、シールド層形成工程、第２カバー絶縁層形成工程、および、金属支持板除去工程を備えている。
そのため、硬い金属支持板１６の上で実装基板１を製造するため、ハンドリングが容易である。また、ベース絶縁層４の厚みを薄くしても、金属支持板１６がベース絶縁層４を支持するため、ベース絶縁層４の上に配線１１や第１カバー絶縁層６などを確実に配置できる。その結果、ベース絶縁層４の薄膜化、ひいては、実装基板１の薄型化を図ることができる。
また、ベース絶縁層４、第１カバー絶縁層６および第２カバー絶縁層８を感光性の絶縁性材料を用いて形成すれば、ベース絶縁層４、導体パターン５、第１カバー絶縁層６、シールド層７および第２カバー絶縁層８のそれぞれの間に、接着剤層３０を要せず、これらを積層できる。そのため、耐熱性の向上、および、より一層の薄膜化を図ることができる。
この撮像装置２０によれば、実装基板１の端子領域１４において下側への変形が抑制されている。そのため、撮像素子２１が実装基板１に精度よく実装されており、接続信頼性に優れる。また、金属支持板１６などの支持基板を要しないため、薄型化が可能である。
４．変形例
図１０〜図１１を参照して、第１実施形態の実装基板１の変形例について説明する。なお、変形例において、上記した図２に示す実施形態と同様の部材には同様の符号を付し、その説明を省略する。
（１）図２に示す実施形態では、端子領域１４の上面１４ａは、その全面が略平坦となるように形成されているが、例えば、図１０に示すように、端子領域１４の上面１４ａの一部が、微小凹部８１を形成して、略平坦となっていなくてもよい。
この場合、内側部５５の上面は、外側部５６の上面と略面一とならず、外側部５６の上面よりも下側に位置する。微小凹部８１の深さは、領域外凹部８０の深さよりも浅い。すなわち、微小凹部８１の底部は、領域外凹部８０の底部よりも上側に位置する。
図１０に示す実施形態についても図２に示す実施形態と同様の作用効果を奏する。
実装基板１の端子領域１４の変形をより確実に抑制できる観点から、図２に示す実施形態が挙げられる。
（２）図２に示す実施形態では、実装基板１は、ベース絶縁層４と、導体パターン５と、第１カバー絶縁層６と、シールド層７と、第２カバー絶縁層８とを備えているが、例えば、図１１に示すように、実装基板１は、シールド層７、および、第２カバー絶縁層８とを備えなくてもよい。
図１１に示す実装基板１は、好ましくは、ベース絶縁層４、導体パターン５および第１カバー絶縁層６のみからなる。このとき、第１カバー絶縁層６は、導体パターン５の上面全面、および、導体パターン５から露出するベース絶縁層４の上面全面に配置される。
図１１に示す実施形態についても図２に示す実施形態と同様の作用効果を奏する。
外部から生じる電磁波をシールド層７で遮蔽することができ、撮像装置としての信頼性を向上させる観点から、好ましくは、図２に示す実施形態が挙げられる。
（３）図２に示す実装基板１では、導体パターン５（撮像素子接続端子９、外部部品接続端子１０、配線１１）は、それぞれ、めっき層１９の材料と金属薄膜１７の材料とが一体化されて、一層をなしているが、例えば、図５Ｊに示すように、めっき層１９の材料と金属薄膜１７の材料とが別々であり、導体パターン５は、めっき層１９と金属薄膜１７との２層構造を備えていてもよい。好ましくは、めっき層１９が、銅から構成され、金属薄膜１７は、クロムから構成されている。この場合、撮像素子接続端子９において、周縁部５３は、面方向外側に配置されるクロム金属薄膜と、その内側に配置される銅金属部とを備える。中実部５４は、下側に配置されるクロム金属薄膜と、その上側に配置される銅金属部とを備える。
（４）図２に示す実施形態では、シールド層１７を備えているが、例えば、図示しないが、シールド層１７は、配線および端子などの第２導体層であってもよい。第２導体層の厚みは、例えば、１μｍ以上、好ましくは、３μｍ以上であり、また、例えば、１５μｍ以下、好ましくは、１０μｍ以下、より好ましくは、８μｍ以下、さらに好ましくは、５μｍ以下である。グランド配線１３と電気的に接続されていなくてもよい。第２導体層は、好ましくは、電解めっきなどのめっき法で形成することができる。
（５）図２に示す実施形態では、配線１１は、グランド配線１３を備えるが、例えば、図示しないが、グランド配線１３を備えなくてもよい。すなわち、配線１１は、接続配線１２のみから構成することもできる。
（６）図２に示す実装基板１を備える撮像装置２０では、撮像素子２１は、実装基板１にフリップチップ実装されているが、例えば、図示しないが、撮像素子２１は、実装基板１にワイヤボンディングによって実装することもできる。
＜第２実施形態＞
１．撮像素子実装基板
図１２を参照して、本発明の配線回路基板の一実施形態として、実装基板の第２実施形態について説明する。なお、第２実施形態の実装基板１において、上記した図２に示す第１実施形態と同様の部材には同様の符号を付し、その説明を省略する。
第１実施形態では、撮像素子接続端子９は、金めっき層を備えていないが、例えば、第２実施形態では、図１２に示すように、撮像素子接続端子９は、金めっき層５７を備えている。
第２実施形態の実装基板１では、撮像素子接続端子９は、端子接続部５１と、その上に配置される配線接続部５２を備えている。
端子接続部５１は、金めっき層５７と、金めっき層５７の上側に配置される充填部５８とを備えている。
金めっき層５７は、撮像素子開口部４１内に配置されており、端子接続部５１の最下部を形成している。金めっき層５７の下面（露出面）は、撮像素子開口部４１から露出しており、ベース絶縁層４の下面と略面一となっている。
金めっき層５７の厚みは、例えば、１０ｎｍ以上、好ましくは、２０ｎｍ以上であり、また、例えば、５００ｎｍ以下、好ましくは、３００ｎｍ以下、より好ましくは、１５０ｎｍ以下である。
充填部５８は、金めっき層５７の上面と接触するように、金めっき層５７の上側に設けられている。充填部５８の上面は、ベース絶縁層４の上面と略面一である。すなわち、充填部５８の上面と、ベース絶縁層４の上面とにおいて、上下方向ずれ（段差）が完全に生じないか、または、その段差が、上下方向において、例えば、２．０μｍ以下、好ましくは、１．０μｍ以下、より好ましくは、０．５μｍ以下である。
充填部５８の材料は、好ましくは、銅、ニッケルが挙げられる。充填部５８の材料が銅である場合、撮像素子接続端子９の導電性に優れる。充填部５８の材料がニッケルである場合、撮像素子接続端子９の硬さに優れ、撮像素子接続端子９の破損をより一層抑制することができる。
充填部５８の厚みは、例えば、１μｍ以上、好ましくは、３μｍ以上であり、また、例えば、３０μｍ以下、好ましくは、１０μｍ以下である。
金めっき層５７および充填部５８は、撮像素子開口部４１の全てを充填している。
なお、第２実施形態においても、端子接続部５１において、図１３Ａの仮想線に参照されるように、周縁部５３と、その内側に配置される中実部５４とを備えており、周縁部５３および中実部５４は、撮像素子開口部４１の全部を充填している。具体的には、撮像素子開口部４１を充填する周縁部５３および中実部５４は、金めっき層５７および充填部５８から構成されており、金めっき層５７の面方向周縁部および充填部５８の面方向周縁部が、端子接続部５１の周縁部５３に対応し、金めっき層５７の面方向内側部および充填部５８の面方向内側部が、端子接続部５１の中実部５４に対応する。
配線接続部５２は、金属薄膜１７と、その上側に配置される配線接続本体部５９とを備えている。
金属薄膜１７は、第１実施形態で上記した金属薄膜１７である。
金属薄膜１７の内周部の下面は、端子接続部５１（充填部５８）の上面と、上下方向において連続し、金属薄膜１７の外周部の下面は、ベース絶縁層４の上面と接触している。
配線接続本体部５９は、厚み方向に投影したときに、金属薄膜１７と一致する。
配線接続本体部５９の厚みは、例えば、１μｍ以上、好ましくは、３μｍ以上であり、また、例えば、１５μｍ以下、好ましくは、１０μｍ以下、より好ましくは、８μｍ以下である。
配線接続本体部５９の材料は、導体パターン５の材料が挙げられ、好ましくは、導電性の観点から、銅が挙げられる。
撮像素子接続端子９は、金めっき層５７、充填部５８、金属薄膜１７および配線接続本体部５９を下から順に備える。
なお、第１実施形態と同様に、撮像素子接続端子９は、図１３Ｂの仮想線に参照されるように、上下方向に投影したときに、撮像素子開口部４１の最外形に含まれる内側部５５と、内側部５５から外側に延びる外側部５６（鍔部）とを一体的に備えている。すなわち、撮像素子接続端子９において、端子接続部５１（金めっき層５７および充填部５８）と、端子接続部５１と上下方向に連続する配線接続部５２（金属薄膜１７および配線接続本体部５９）の内周部とが、内側部５５に対応し、ベース絶縁層４の上面と接触している配線接続部５２の周縁部が、外側部５６に対応する。
また、第１実施形態と同様に、端子接続部５１の下面（露出面）、すなわち、金めっき層５７の下面は、ベース絶縁層４の下面と略面一であり、撮像素子接続端子９において、内側部５５の上面は、外側部５６の上面と略面一である。
複数の配線１１は、図１２に示すように、複数の接続配線１２および複数のグランド配線１３を備える。これらの複数の配線１１は、それぞれ、その最下部に、金属薄膜１７を備えている。すなわち、複数の配線１１（接続配線１２、グランド配線１３）は、金属薄膜１７と、その上側に配置される配線本体部６０とを備えている。
配線本体部６０の厚みは、配線接続本体部５９の厚みと同一であり、例えば、１μｍ以上、好ましくは、３μｍ以上であり、また、例えば、１５μｍ以下、好ましくは、１０μｍ以下、より好ましくは、８μｍ以下である。
なお、第１実施形態と同様に、接続配線１２の上面は、配線接続部５２の上面と面一である。また、端子領域１４の上面１４ａは、略平坦である。
２．撮像素子実装基板の製造方法
第２実施形態の実装基板１は、図１４Ａ〜図１５Ｊに示すように、例えば、金属支持板用意工程、ベース絶縁層形成工程、金めっき層形成工程、充填部形成工程、金属薄膜形成工程、フォトレジスト形成工程、導体パターン形成工程、フォトレジスト・金属薄膜除去工程、第１カバー絶縁層形成工程、シールド層形成工程、第２カバー絶縁層形成工程、および、金属支持板除去工程を順次実施することにより、得られる。第１実施形態と同様の工程については、省略する。
金属支持板用意工程では、図４Ａに参照されるように、金属支持板１６を用意する。また、ベース絶縁層形成工程では、図４Ｂに参照されるように、ベース絶縁層４を、金属支持板１６の上面に形成する。これらの工程は、第１実施形態と同様である。
金めっき層形成工程では、図１４Ａに示すように、撮像素子開口部４１から露出する金属支持板１６の上面に、金めっき層５７を形成する。
金めっき層形成工程では、例えば、電解めっき、無電解めっきなどのめっき法を用いる。好ましくは、電解めっきが挙げられる。この場合、金めっき浴に、ベース絶縁層４が形成された金属支持板１６を浸漬し、次いで、図示しない給電部を用いて、金属支持板１６を介して、ベース絶縁層４の撮像素子開口部４１から露出する金属支持板１６の上面に給電する。
充填部形成工程では、図１４Ｂに示すように、金めっき層５７の上面に、充填部５８を形成する。
充填部形成工程では、例えば、電解めっき、無電解めっきなどのめっき法を用いる。好ましくは、電解めっきが挙げられる。例えば、所望のめっき浴（例えば、銅めっき浴、ニッケルめっき浴）に、金めっき層５７が形成された金属支持板１６を浸漬し、次いで、図示しない給電部を用いて、金属支持板１６および金めっき層５７を介して、金めっき層５７の上面に給電する。充填部形成工程では、充填部５８の上面は、ベース絶縁層４の上面と略面一となるまで、給電を実施する。
これにより、撮像素子開口部４１において、金めっき層５７および充填部５８（すなわち、周縁部５３および中実部５４）を備える端子接続部５１が形成される。
金属薄膜形成工程では、図１４Ｃに示すように、ベース絶縁層４の上面、充填部５８の上面、および、外部部品開口部４２から露出する金属支持板１６の上面に、金属薄膜１７（種膜）を形成する。
金属薄膜形成工程は、第１実施形態と同様である。金属薄膜１７としては、好ましくは、ベース絶縁層４との密着性から、クロムが挙げられる。また、好ましくは、スパッタリングにより金属薄膜１７（スパッタ膜）を形成する。
フォトレジスト形成工程では、図１４Ｄに示すように、金属薄膜１７にフォトレジスト１８を形成する。この工程は、第１実施形態と同様である。
導体パターン形成工程では、図１４Ｅに示すように、フォトレジスト１８から露出した金属薄膜１７の上面に、導体パターン５を形成する。
導体パターン形成工程は、具体的には、例えば、金属薄膜１７から給電する電解めっきを実施する。第２実施形態では、電解めっきは、ビアフィルめっき法でない一般的なめっき法を採用する。
これにより、金属薄膜１７からめっき層１９（配線接続本体部５９および配線本体部６０）が成長して、配線接続部５２および配線１１が形成される。このとき、配線接続本体部５９の上面は、配線本体部６０の上面と面一となるように、形成される。
その結果、撮像素子接続端子９、外部部品接続端子１０および配線１１を有する導体パターン５が形成される。
フォトレジスト・金属薄膜除去工程では、図１５Ｆに示すように、フォトレジスト１８および金属薄膜１７を除去する。
第１カバー絶縁層形成工程は、図１５Ｇに示すように、導体パターン５およびベース絶縁層４の上面に、第１カバー絶縁層６を配置する。
シールド層形成工程では、図１５Ｈに示すように、第１カバー絶縁層６の上に、シールド層７を形成する。
第２カバー絶縁層形成工程は、図１５Ｉに示すように、シールド層７の上面に、第２カバー絶縁層８を配置する。
金属支持板除去工程では、図１５Ｊに示すように、金属支持板１６を除去する。
これら図１５Ｆ〜図１５Ｊに示す工程は、第１実施形態と同様である。
これにより、ベース絶縁層４と、導体パターン５と、第１カバー絶縁層６と、シールド層７と、第２カバー絶縁層８とを備える実装基板１を得る。
３．撮像装置
第２実施形態の実装基板１を備える撮像装置２０は、図６が参照されるように、第１実施形態の実装基板１を備える撮像装置２０と同様である。
そして、第２実施形態の実装基板１についても、第１実施形態の実装基板１と同様の作用効果を奏する。
また、第２実施形態では、撮像素子接続端子９は、撮像素子開口部４１内に配置され、その下面から露出する金めっき層５７をさらに備えている。
このため、撮像素子接続端子９の耐久性が良好となる。また、金めっき層５７が良好なエッチング耐性を備えるため、撮像素子接続端子９を確実に形成することができる。具体的には、金属支持板除去工程において、すなわち、金属支持板１６をエッチングして撮像素子接続端子９の下面を露出する工程において、充填部５８（中実部５４）内部までエッチングされることを抑制でき、充填部５８の侵食を抑制できる。
さらに、金めっき層５７が、撮像素子開口部４１内に配置されているため、金めっき層５７は、実装基板１の下面において、突出することを抑制できる。具体的には、金めっき層５７が、ベース絶縁層４の下面と略面一となり、実装基板１の端子領域１４の下面１４ｂを平坦にできる。よって、撮像素子２１の実装性に優れる。
４．変形例
図１６〜図１７を参照して、第２実施形態の実装基板１の変形例について説明する。なお、変形例において、上記した図２、図１２などに示す実施形態と同様の部材には同様の符号を付し、その説明を省略する。
（１）図１２に示す実施形態では、端子領域１４の上面１４ａは、その全面が略平坦となるように形成されているが、例えば、図１６に示すように、端子領域１４の上面１４ａの一部が、微小凹部８１を形成して、略平坦となっていなくてもよい。
この場合、内側部５５の上面は、外側部５６の上面と略面一とならず、外側部５６の上面よりも下側に位置する。微小凹部８１の深さは、領域外凹部８０の深さよりも浅い。すなわち、微小凹部８１の底部は、領域外凹部８０の底部よりも上側に位置する。
なお、撮像素子開口部４１を充填する周縁部５３および中実部５４は、金めっき層５７と、充填部５８と、金属薄膜１７と、配線接続部５２の下部とから構成される。
図１６に示す実施形態についても図１２に示す実施形態と同様の作用効果を奏する。
実装基板１の端子領域１４の変形をより確実に抑制できる観点から、図１２に示す実施形態が挙げられる。
（２）図１２に示す実施形態では、実装基板１は、ベース絶縁層４と、導体パターン５と、第１カバー絶縁層６と、シールド層７と、第２カバー絶縁層８とを備えているが、例えば、図１７に示すように、実装基板１は、シールド層７、および、第２カバー絶縁層８とを備えなくてもよい。
図１７に示す実施形態についても図１２に示す実施形態と同様の作用効果を奏する。
外部から生じる電磁波をシールド層７で遮蔽することができ、撮像装置２０としての信頼性を向上させる観点から、好ましくは、図１２に示す実施形態が挙げられる。
（３）図１２に示す実装基板１では、導体パターン５（撮像素子接続端子９、外部部品接続端子１０、配線１１）は、それぞれ、めっき層１９の材料と金属薄膜１７の材料とが別々であり、めっき層１９と金属薄膜１７との２層構造（具体的には、金属薄膜１７と配線接続本体部５９との２層構造、金属薄膜１７と配線本体部６０との２層構造）を備えているが、例えば、図示しないが、導体パターン５は、めっき層１９の材料と金属薄膜１７の材料とが同一（例えば、銅）であり、完全に一体化され、一層となっていてもよい。
また、撮像素子接続端子９において、充填部５８、金属薄膜１７、および、配線接続本体部５９が、同一の材料（例えば、銅）からなり、これらからなる部分は、完全に一体化され、一層となっていてもよい。
（４）図１２に示す実施形態では、シールド層１７を備えているが、例えば、図示しないが、シールド層１７は、配線、端子などの第２導体層（上記）であってもよい。
（５）図１２に示す実装基板１では、配線１１は、グランド配線１３を備えるが、例えば、図示しないが、グランド配線１３を備えなくてもよい。
＜配線回路基板の他の実施形態＞
図１〜図１７に示す実施形態では、配線回路基板として、撮像素子に実装するための撮像素子実装基板１を例示したが、この用途に限定されず、本発明の配線回路基板は、撮像素子以外の電子素子（例えば、圧電素子、発光素子）を実装するための配線回路基板として使用することができる。
１ 実装基板
４ ベース絶縁層
５ 導体パターン
６ 第１カバー絶縁層
７ シールド層
８ 第２カバー絶縁層
９ 撮像素子接続端子
１２ 接続配線
１４ 端子領域
１４ａ 端子領域の上面
２０ 撮像装置
２１ 撮像素子
４１ 撮像素子開口部
４３ 内側面
５１ 端子接続部
５２ 配線接続部
５３ 周縁部
５４ 中実部
５５ 内側部
５６ 外側部
５７ 金めっき層

Claims (10)

  1. 第１絶縁層と、
    端子と、
    前記端子の厚み方向一方側に配置される第２絶縁層と、
    前記端子と厚み方向と交差する方向に連続する配線と
    を備え、
    前記第１絶縁層は、厚み方向に貫通し、厚み方向一方側に向かうに従って開口断面積が広がる開口部を有し、
    前記端子は、
    前記開口部を形成する前記第１絶縁層の内側面に接触する周縁部と、
    前記周縁部の内側に、前記周縁部と一体的に配置される中実部と
    を有し、
    前記周縁部および前記中実部は、前記開口部の全部を充填していることを特徴とする、配線回路基板。
  2. 前記端子の厚み方向他方面が、前記第１絶縁層の厚み方向他方面と略面一であることを特徴とする、請求項１に記載の配線回路基板。
  3. 前記端子を厚み方向に投影したときに、前記端子と重複する配線回路基板の厚み方向一方面が、略平坦であることを特徴とする、請求項１または２に記載の配線回路基板。
  4. 前記端子は、前記周縁部および前記中実部の厚み方向一方側に、前記周縁部および前記中実部と一体的に配置される配線接続部とを備え、
    前記配線の厚み方向一方面が、前記配線接続部の厚み方向一方面と略面一であることを特徴とする請求項１〜３のいずれか一項に記載の配線回路基板。
  5. 前記端子は、
    前記厚み方向に投影したときに、前記開口部に含まれる内側部と、
    前記内側部から外側に延びる外側部と
    を備え、
    前記内側部の厚み方向一方面は、前記外側部の厚み方向一方面と略面一であることを特徴とする、請求項１〜４のいずれか一項に記載の配線回路基板。
  6. 前記端子の厚みが、３０μｍ以下であることを特徴とする、請求項１〜５のいずれか一項に記載の配線回路基板。
  7. 前記端子は、前記開口部内に配置され、前記開口部の厚み方向他方面から露出する金めっき層をさらに備えることを特徴とする、請求項１〜６のいずれか一項に記載の配線回路基板。
  8. 前記第２絶縁層の厚み方向一方側に配置されるシールド層と、
    前記シールド層の厚み方向一方側に配置される第３絶縁層と
    をさらに備えることを特徴とする、請求項１〜７のいずれか一項に記載の配線回路基板。
  9. 撮像素子を実装するために用いられることを特徴とする、請求項１〜８のいずれか一項に記載の配線回路基板。
  10. 請求項１〜９のいずれか一項に記載の配線回路基板と、
    前記配線回路基板に実装される撮像素子と
    を備えることを特徴とする、撮像装置。
JP2017191030A 2017-04-28 2017-09-29 配線回路基板、および、撮像装置 Active JP7105549B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020197031451A KR102605794B1 (ko) 2017-04-28 2018-04-23 배선 회로 기판, 및 촬상 장치
PCT/JP2018/016447 WO2018199017A1 (ja) 2017-04-28 2018-04-23 配線回路基板、および、撮像装置
US16/607,612 US11183448B2 (en) 2017-04-28 2018-04-23 Wiring circuit board and imaging device
CN201880028019.3A CN110574165B (zh) 2017-04-28 2018-04-23 布线电路基板和拍摄装置
TW107114196A TWI762626B (zh) 2017-04-28 2018-04-26 配線電路基板及攝像裝置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017090149 2017-04-28
JP2017090149 2017-04-28

Publications (2)

Publication Number Publication Date
JP2018190950A true JP2018190950A (ja) 2018-11-29
JP7105549B2 JP7105549B2 (ja) 2022-07-25

Family

ID=64478735

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017191030A Active JP7105549B2 (ja) 2017-04-28 2017-09-29 配線回路基板、および、撮像装置

Country Status (5)

Country Link
US (1) US11183448B2 (ja)
JP (1) JP7105549B2 (ja)
KR (1) KR102605794B1 (ja)
CN (1) CN110574165B (ja)
TW (1) TWI762626B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021125166A1 (ja) * 2019-12-18 2021-06-24 日東電工株式会社 配線回路基板

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02241077A (ja) * 1989-03-15 1990-09-25 Cmk Corp シールド層を備えるプリント配線板
JPH04241496A (ja) * 1991-01-16 1992-08-28 Tatsuta Electric Wire & Cable Co Ltd プリント配線基板
JP2004221388A (ja) * 2003-01-16 2004-08-05 Murata Mfg Co Ltd 電子部品搭載用多層基板及びその製造方法
JP2005210628A (ja) * 2004-01-26 2005-08-04 Mitsui Chemicals Inc 撮像装置用半導体搭載用基板と撮像装置
JP2006135174A (ja) * 2004-11-08 2006-05-25 Shinko Electric Ind Co Ltd 基板及びその製造方法
JP2009188145A (ja) * 2008-02-06 2009-08-20 Murata Mfg Co Ltd 配線基板の製造方法
JP2010171275A (ja) * 2009-01-23 2010-08-05 Hitachi Metals Ltd 多層セラミック基板およびこれを用いた電子部品並びに多層セラミック基板の製造方法
JP2013070249A (ja) * 2011-09-22 2013-04-18 Kyocera Corp イメージセンサ
JP2014011288A (ja) * 2012-06-29 2014-01-20 Kyocer Slc Technologies Corp 配線基板およびそれを用いた電子装置
JP2014187261A (ja) * 2013-03-25 2014-10-02 Toshiba Corp 固体撮像装置
WO2016136222A1 (ja) * 2015-02-23 2016-09-01 凸版印刷株式会社 印刷配線板及びその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101835452B1 (ko) * 2013-10-30 2018-03-08 쿄세라 코포레이션 배선 기판 및 이것을 사용한 실장 구조체
JP2018032659A (ja) * 2016-08-22 2018-03-01 イビデン株式会社 プリント配線板およびプリント配線板の製造方法
JP2018032660A (ja) * 2016-08-22 2018-03-01 イビデン株式会社 プリント配線板およびプリント配線板の製造方法
JP6818534B2 (ja) * 2016-12-13 2021-01-20 キヤノン株式会社 プリント配線板、プリント回路板及び電子機器
US10398037B2 (en) * 2017-02-20 2019-08-27 Canon Kabushiki Kaisha Printed circuit board and electronic device

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02241077A (ja) * 1989-03-15 1990-09-25 Cmk Corp シールド層を備えるプリント配線板
JPH04241496A (ja) * 1991-01-16 1992-08-28 Tatsuta Electric Wire & Cable Co Ltd プリント配線基板
JP2004221388A (ja) * 2003-01-16 2004-08-05 Murata Mfg Co Ltd 電子部品搭載用多層基板及びその製造方法
JP2005210628A (ja) * 2004-01-26 2005-08-04 Mitsui Chemicals Inc 撮像装置用半導体搭載用基板と撮像装置
JP2006135174A (ja) * 2004-11-08 2006-05-25 Shinko Electric Ind Co Ltd 基板及びその製造方法
JP2009188145A (ja) * 2008-02-06 2009-08-20 Murata Mfg Co Ltd 配線基板の製造方法
JP2010171275A (ja) * 2009-01-23 2010-08-05 Hitachi Metals Ltd 多層セラミック基板およびこれを用いた電子部品並びに多層セラミック基板の製造方法
JP2013070249A (ja) * 2011-09-22 2013-04-18 Kyocera Corp イメージセンサ
JP2014011288A (ja) * 2012-06-29 2014-01-20 Kyocer Slc Technologies Corp 配線基板およびそれを用いた電子装置
JP2014187261A (ja) * 2013-03-25 2014-10-02 Toshiba Corp 固体撮像装置
WO2016136222A1 (ja) * 2015-02-23 2016-09-01 凸版印刷株式会社 印刷配線板及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021125166A1 (ja) * 2019-12-18 2021-06-24 日東電工株式会社 配線回路基板

Also Published As

Publication number Publication date
CN110574165A (zh) 2019-12-13
US11183448B2 (en) 2021-11-23
KR20200002849A (ko) 2020-01-08
CN110574165B (zh) 2023-08-29
US20200075474A1 (en) 2020-03-05
JP7105549B2 (ja) 2022-07-25
TWI762626B (zh) 2022-05-01
TW201843821A (zh) 2018-12-16
KR102605794B1 (ko) 2023-11-23

Similar Documents

Publication Publication Date Title
TWI462237B (zh) 佈線基板之製造方法，半導體裝置之製造方法及佈線基板
US8590147B2 (en) Method for fabricating circuit board structure with concave conductive cylinders
JP2004095607A (ja) モジュール部品
JP6508333B2 (ja) 電子回路モジュール
EP3706405B1 (en) Image capture module of electronic device
US20130161085A1 (en) Printed circuit board and method for manufacturing the same
JP2008283131A (ja) 多層配線板およびその製造方法並びにプローブ装置
JP6600573B2 (ja) 配線基板及び半導体パッケージ
CN110494980B (zh) 摄像元件安装基板及其制造方法以及安装基板集合体
US9793241B2 (en) Printed wiring board
JP7105549B2 (ja) 配線回路基板、および、撮像装置
JP2018190972A (ja) フレキシブル配線回路基板および撮像装置
US10134693B2 (en) Printed wiring board
JP2023041968A (ja) 撮像素子実装基板、その製造方法、および、実装基板集合体
WO2018199017A1 (ja) 配線回路基板、および、撮像装置
JP2010238888A (ja) 固体撮像装置
US10178768B2 (en) Mounting substrate, method for manufacturing a mounting substrate, and mounted structure including an electronic component
JP2011082221A (ja) 中継基板、プリント基板ユニット、および、中継基板の製造方法
JP2006129255A (ja) 回路モジュール
CN105976836B (zh) 带电路的悬挂基板及其制造方法
JP2019075506A (ja) 基板積層体、および、撮像装置
WO2018199128A1 (ja) フレキシブル配線回路基板および撮像装置
KR20220118417A (ko) 배선 회로 기판
KR20200105031A (ko) 미세 피치 회로구조를 갖는 인쇄회로기판 및 그 제조 방법
JP2009295958A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200902

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20211124

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220120

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220621

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220712

R150 Certificate of patent or registration of utility model

Ref document number: 7105549

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150