KR20200105031A - 미세 피치 회로구조를 갖는 인쇄회로기판 및 그 제조 방법 - Google Patents

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김장희
이승재
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Abstract

3차원 회로 설계 구조를 적용하는 것을 통하여 미세 피치를 구현할 수 있는 미세 피치 회로구조를 갖는 인쇄회로기판 및 그 제조 방법에 대하여 개시한다.
본 발명에 따른 미세 피치 회로구조를 갖는 인쇄회로기판은 제1 면 및 상기 제1 면에 반대되는 제2 면을 갖는 절연층; 상기 절연층의 제1 면 상에 일부가 배치되고, 나머지는 상기 제1 면의 내부에 매립된 제1 회로패턴; 상기 절연층의 제2 면 상에 배치된 제2 회로패턴; 및 상기 절연층의 내부에 배치되어, 상기 제1 및 제2 회로패턴을 연결하는 비아 전극;을 포함하는 것을 특징으로 한다.

Description

미세 피치 회로구조를 갖는 인쇄회로기판 및 그 제조 방법{PRINTED CIRCUIT BOARD HAVING FINE PITCH CIRCUIT STRUCTURE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 미세 피치 회로구조를 갖는 인쇄회로기판 및 그 제조 방법에 관한 것으로, 보다 상세하게는 3차원 회로 설계 구조를 적용하는 것을 통하여 미세 피치를 구현할 수 있는 미세 피치 회로구조를 갖는 인쇄회로기판 및 그 제조 방법에 관한 것이다.
전자 기기의 소형화에 따라, 전자 부품이 보다 고기능화되고 보다 더 소형화되고 있다. 특히, 휴대폰이나 휴대 컴퓨터 등과 같은 휴대 단말 기기의 두께를 줄이기 위해, 이에 탑재되는 부품의 두께 감소가 크게 요구되고 있다.
부품의 소형화를 위해서 부품 패키지의 두께를 감소시키는 요구가 증대되고 있다. 이에 따라, 소자들이 실장되는 인쇄회로기판(printed circuit board : PCB)의 전체 두께 또한 얇을 것을 요구하고 있다.
최근, 전자 제품에서의 경량화, 초소형화 및 박형화로 인쇄회로기판의 전체 두께는 중요한 역할을 하게 되었다.
이를 위해, 종래에는 절연층의 일면에 배치되는 회로패턴을 매립시키는 임베디드 회로를 갖는 인쇄회로기판에 대한 연구가 활발히 진행되고 있으나, 해상도 한계로 인하여 미세 피치를 구현하는데 어려움이 있었다.
관련 선행문헌으로는 대한민국 등록특허공보 제10-1086835호(2011.11.24. 공고)가 있으며, 상기 문헌에는 임베디드 인쇄회로기판 및 그 제조 방법이 기재되어 있다.
본 발명의 목적은 3차원 회로 설계 구조를 적용하는 것을 통하여 미세 피치를 구현할 수 있는 미세 피치 회로구조를 갖는 인쇄회로기판 및 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 제1 실시예에 따른 미세 피치 회로구조를 갖는 인쇄회로기판은 제1 면 및 상기 제1 면에 반대되는 제2 면을 갖는 절연층; 상기 절연층의 제1 면 상에 일부가 배치되고, 나머지는 상기 제1 면의 내부에 매립된 제1 회로패턴; 상기 절연층의 제2 면 상에 배치된 제2 회로패턴; 및 상기 절연층의 내부에 배치되어, 상기 제1 및 제2 회로패턴을 연결하는 비아 전극; 을 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제2 실시예에 따른 미세 피치 회로구조를 갖는 인쇄회로기판은 제1 면 및 상기 제1 면에 반대되는 제2 면을 갖는 절연층; 상기 절연층의 제1 면의 내부에 매립된 임베디드 패턴과, 상기 절연층의 제1 면 상에서 상기 임베디드 패턴과 전기적으로 연결된 캐리어 패턴을 갖는 제1 회로패턴; 상기 절연층의 제2 면 상에 배치된 제2 회로패턴; 및 상기 절연층의 내부에 배치되어, 상기 제1 및 제2 회로패턴을 연결하는 비아 전극;을 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제1 실시예에 따른 미세 피치 회로구조를 갖는 인쇄회로기판 제조 방법은 (a) 캐리어 금속층을 갖는 캐리어 부재의 양면에 임베디드 패턴을 형성하는 단계; (b) 상기 임베디드 패턴이 형성된 캐리어 부재의 양면에 절연층 및 금속층을 차례로 적층하는 단계; (c) 상기 금속층 및 절연층의 일부를 각각 제거하여 상기 임베디드 패턴의 일부를 노출시키는 비아 홀을 형성한 후, 상기 비아 홀 내에 배치되는 비아 전극과 상기 비아 전극에 연결된 제2 회로패턴을 형성하는 단계; (d) 상기 캐리어 부재로부터 상기 캐리어 부재의 양면에 각각 형성된 상기 절연층, 임베디드 패턴, 비아 전극 및 제2 회로패턴을 떼어내는 단계; 및 (e) 상기 임베디드 패턴 및 절연층 상에 무전해 금속 패턴과, 상기 무전해 금속 패턴과 중첩된 상부에 배치된 언밸런스 패턴을 형성하는 단계;를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제2 실시예에 따른 미세 피치 회로구조를 갖는 인쇄회로기판 제조 방법은 (a) 캐리어 금속층을 갖는 캐리어 부재의 양면에 임베디드 패턴을 형성하는 단계; (b) 상기 임베디드 패턴이 형성된 캐리어 부재의 양면에 절연층 및 금속층을 차례로 적층하는 단계; (c) 상기 금속층 및 절연층의 일부를 각각 제거하여 상기 임베디드 패턴의 일부를 노출시키는 비아 홀을 형성한 후, 상기 비아 홀 내에 배치되는 비아 전극과 상기 비아 전극에 연결된 제2 회로패턴을 형성하는 단계; (d) 상기 캐리어 부재로부터 상기 캐리어 부재의 양면에 각각 형성된 상기 절연층, 임베디드 패턴, 비아 전극 및 제2 회로패턴을 떼어내는 것에 의해, 상기 캐리어 부재의 캐리어 금속층이 상기 밸런스 패턴 및 절연층 상에 부착되는 단계; 및 (e) 상기 캐리어 금속층의 일부를 선택적으로 패터닝하여, 상기 임베디드 패턴과 전기적으로 연결된 캐리어 패턴을 형성하는 단계;를 포함하는 것을 특징으로 한다.
본 발명에 따른 미세 피치 회로구조를 갖는 인쇄회로기판 및 그 제조 방법은 절연층의 제1 면의 내부와 절연층의 제1 면 상부에서 이원화되는 3차원 회로구조의 제1 회로패턴을 가지므로, 전류 차단 효과가 우수하여 전파 균일화를 도모할 수 있을 뿐만 아니라, 회로 설계 면적의 향상으로 이웃한 임베디드 패턴들 상호 간의 간격을 보다 미세화할 수 있는 미세 피치를 구현하는 것이 가능해질 수 있게 된다.
이에 따라, 본 발명에 따른 미세 피치 회로구조를 갖는 인쇄회로기판 및 그 제조 방법은 임베디드 패턴 및 언밸런스 패턴을 갖는 3차원 회로구조의 제1 회로패턴의 적용으로, 10피치 이하의 미세 피치를 구현하는 것이 가능할 뿐만 아니라, 이웃한 임베디드 패턴들 상호 간이 쇼트될 염려가 없으므로 생산 수율을 향상시킬 수 있게 된다.
또한, 본 발명에 따른 미세 피치 회로구조를 갖는 인쇄회로기판 및 그 제조 방법은 절연층의 제1 면 내부 및 제1 면 상에 배치된 임베디드 패턴 및 언밸런스 패턴이 상부 솔더 마스크 패턴과 각각 부착되는 구조이므로, 절연층의 제1 면 상에 돌출 형태로 배치된 언밸런스 패턴에 의해 상부 솔더 마스크 패턴과의 부착 면적이 확장될 수 있어 상부 솔더 마스크 패턴과 절연층 간의 부착력을 향상시킬 수 있게 된다.
이에 더불어, 본 발명에 따른 미세 피치 회로구조를 갖는 인쇄회로기판 및 그 제조 방법은 절연층에 부착되는 캐리어 부재의 캐리어 금속층을 선택적으로 패터닝하여 형성되는 캐리어 패턴이 임베디드 패턴과 직접 접촉하여 접속되는 구조이므로, 마이그레이션 결함(migration defect) 발생을 미연에 방지할 수 있으므로 전기적 연결 신뢰성을 향상시킬 수 있게 된다.
도 1은 본 발명의 제1 실시예에 따른 미세 피치 회로구조를 갖는 인쇄회로기판을 나타낸 단면도.
도 2는 본 발명의 제2 실시예에 따른 미세 피치 회로구조를 갖는 인쇄회로기판을 나타낸 단면도.
도 3 내지 도 13은 본 발명의 제1 실시예에 따른 미세 피치 회로구조를 갖는 인쇄회로기판 제조 방법을 나타낸 공정 단면도.
도 14 내지 도 24는 본 발명의 제2 실시예에 따른 미세 피치 회로구조를 갖는 인쇄회로기판 제조 방법을 나타낸 공정 단면도.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들에 따른 미세 피치 회로구조를 갖는 인쇄회로기판 및 그 제조 방법에 관하여 상세히 설명하면 다음과 같다.
(제1 실시예)
도 1은 본 발명의 제1 실시예에 따른 미세 피치 회로구조를 갖는 인쇄회로기판을 나타낸 단면도이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 미세 피치 회로구조를 갖는 인쇄회로기판(100)은 절연층(110), 제1 회로패턴(120), 제2 회로패턴(130) 및 비아 전극(140)을 포함한다.
절연층(110)은 제1 면(110a) 및 제1 면(110a)에 반대되는 제2 면(110b)을 갖는다. 이때, 절연층(110)은 프리프레그(prepreg), 폴리이미드 수지, 에폭시 수지, PID(Photo-Image able Dielectric) 등에서 선택된 어느 하나 이상의 재질이 이용될 수 있다.
제1 회로패턴(120)은 절연층(110)의 제1 면(110a) 상에 일부가 배치되고, 나머지는 제1 면(110a)의 내부에 매립된다. 이에 따라, 제1 회로패턴(120)의 일부는 제1 면(110a)으로부터 돌출되는 돌출 구조를 갖고, 나머지는 제1 면(110a)의 내부에 임베디드 형태로 매립되는 3차원 회로 구조를 갖는다.
이러한 제1 회로패턴(120)은 구리(Cu), 니켈(Ni), 티타늄(Ti), 알루미늄(Al), 금(Au), 은(Ag) 및 크롬(Cr) 중 1종 이상의 재질로 형성될 수 있으며, 이 중 구리(Cu)를 이용하는 것이 바람직하나, 반드시 이에 제한되는 것은 아니며, 전도성을 갖는 금속 물질이라면 제한 없이 사용될 수 있다.
보다 구체적으로 설명하면, 제1 회로패턴(120)은 임베디드 패턴(122), 언밸런스 패턴(124) 및 무전해 금속 패턴(126)을 포함한다.
임베디드 패턴(122)은 절연층(110)의 제1 면(110a) 내부에 매립된다. 이때, 임베디드 패턴(122)은 절연층(110)의 제1 면(110a) 내부의 중앙 부분에 배치될 수 있으나, 이에 제한되는 것은 아니며, 제1 면(110a) 내부의 중앙 부분과 가장자리 부분에 각각 배치될 수도 있다.
언밸런스 패턴(124)은 절연층(110)의 제1 면(110a) 상에 배치된다. 이러한 언밸런스 패턴(124)은 절연층(110)의 제1 면(110a) 상에 배치되어, 임베디드 패턴(122)과 서로 상이한 층에 배치된다. 이에 따라, 제1 회로패턴(120)은 임베디드 패턴(122)이 절연층(110)의 제1 면(110a)의 내부에 매립되고, 언밸런스 패턴(124)이 절연층(110)의 제1 면(110a) 상에 배치되는 3차원 회로구조를 갖는다.
무전해 금속 패턴(126)은 절연층(110)의 제1 면(110a) 상의 언밸런스 패턴(124)과 중첩된 하부에 배치된다. 이에 따라, 무전해 금속 패턴(126)은 언밸런스 패턴(124)과 동일한 폭을 갖는다.
이때, 언밸런스 패턴(124)은 절연층(110)의 제1 면(110a) 상에 배치되며, 무전해 금속 패턴(126)을 매개로 임베디드 패턴(122)과 전기적으로 접속된다.
이와 같이, 제1 회로패턴(120)은 절연층(110)의 제1 면(110a)의 내부에 임베디드 패턴(122)이 매립되고, 절연층(110)의 제1 면(110a) 상부에는 무전해 금속 패턴(126)을 매개로 임베디드 패턴(122)과 전기적으로 접속하는 언밸런스 패턴(124)이 배치되는 3차원 회로구조를 갖는다.
이에 따라, 본 발명의 제1 실시예에 따른 미세 피치 회로구조를 갖는 인쇄회로기판(100)은 절연층(110)의 제1 면(110a)의 내부와 절연층(110)의 제1 면(110a) 상부에서 이원화되는 3차원 회로구조를 가지므로, 전류 차단 효과가 우수하여 전파 균일화를 도모할 수 있을 뿐만 아니라, 회로 설계 면적의 향상으로 이웃한 임베디드 패턴(122)들 상호 간의 간격을 보다 미세화할 수 있는 미세 피치를 구현하는 것이 가능해질 수 있게 된다.
이 결과, 본 발명의 제1 실시예에 따른 미세 피치 회로구조를 갖는 인쇄회로기판(100)은 임베디드 패턴(122) 및 언밸런스 패턴(124)을 갖는 3차원 회로구조의 제1 회로패턴(120)의 적용으로, 10피치 이하의 미세 피치를 구현하는 것이 가능할 뿐만 아니라, 이웃한 임베디드 패턴(122)들 상호 간이 쇼트될 염려가 없으므로 생산 수율을 향상시킬 수 있게 된다.
제2 회로패턴(130)은 절연층(110)의 제2 면(110b) 상에 배치된다. 이러한 제2 회로패턴(130)은, 제1 회로패턴(120)과 마찬가지로, 구리(Cu), 니켈(Ni), 티타늄(Ti), 알루미늄(Al), 금(Au), 은(Ag) 및 크롬(Cr) 중 1종 이상의 재질로 형성될 수 있으며, 이 중 구리(Cu)를 이용하는 것이 바람직하나, 반드시 이에 제한되는 것은 아니며, 전도성을 갖는 금속 물질이라면 제한 없이 사용될 수 있다. 이때, 절연층(110)의 제2 면(110b)과 제2 회로패턴(130) 사이에는 금속 패턴(65)이 더 배치되어 있을 수 있다.
비아 전극(140)은 절연층(110)의 내부에 배치되어, 제1 및 제2 회로패턴(120, 130)을 전기적으로 연결한다. 이러한 비아 전극(140)은 절연층(110)의 제2 면(110b)으로부터 제1 면(110a)에 배치된 제1 회로패턴(120)의 임베디드 패턴(122)의 일부를 노출시키는 비아 홀(미도시) 내에 배치된다. 이에 따라, 비아 전극(140)은 비아 홀 내에 삽입 배치되며, 제2 회로패턴(130)과는 일체형 구조로 형성될 수 있다.
또한, 본 발명의 제1 실시예에 따른 미세 피치 회로구조를 갖는 인쇄회로기판(100)은 상부 솔더 마스크 패턴(152), 하부 솔더 마스크 패턴(154) 및 표면 처리층(160)을 더 포함할 수 있다.
상부 솔더 마스크 패턴(152)은 절연층(110)의 제1 면(110a)을 덮으며, 제1 회로패턴(120)의 일부를 노출시키는 제1 개구(G1)를 갖는다. 이때, 제1 개구(G1)는 임베디드 패턴(122)의 일부만을 노출시키거나, 또는 임베디드 패턴(122)과 언밸런스 패턴(124)을 각각 노출시키도록 형성될 수 있다.
상부 솔더 마스크 패턴(152)은 임베디드 패턴(122) 및 언밸런스 패턴(124)의 적어도 일부를 덮도록 배치되어, 절연층(110), 임베디드 패턴(122) 및 언밸런스 패턴(124)에 부착된다. 이때, 본 발명에서는 절연층(110)의 제1 면(110a) 내부 및 제1 면(110a) 상에 배치된 임베디드 패턴(122) 및 언밸런스 패턴(124)이 상부 솔더 마스크 패턴(152)과 각각 부착되는 구조이므로, 절연층(110)의 제1 면(110a) 상에 돌출 형태로 배치된 언밸런스 패턴(124)에 의해 상부 솔더 마스크 패턴(152)과의 부착 면적이 확장될 수 있어 상부 솔더 마스크 패턴(152)과 절연층(110) 간의 부착력을 향상시킬 수 있게 된다.
하부 솔더 마스크 패턴(154)은 절연층(110)의 제2 면(110b)을 덮으며, 제2 회로패턴(130)의 일부를 노출시키는 제2 개구(G2)를 갖는다. 이때, 상부 및 하부 솔더 마스크 패턴(152, 154) 각각은 PSR(photo solder resist), 감광성 액상 커버레이(liquid photosensitive coverlay), 포토 폴리이미드 필름(photo polyimide film), 에폭시(epoxy) 수지 등에서 선택된 1종 이상의 재질이 이용될 수 있다.
표면 처리층(160)은 상부 및 하부 솔더 마스크 패턴(152, 154)의 외측으로 노출된 제1 및 제2 회로패턴(120, 130)의 일부 상에 배치된다. 이러한 표면 처리층(160)의 재질로는 니켈/팔라듐(Ni/Pd)합금, 니켈/금(Ni/Au) 합금이나, 금(Au)이 이용될 수 있다. 표면 처리층(160)은 전해 도금 또는 무전해 도금 방식에 의해 형성될 수 있다. 이때, 제1 및 제2 회로패턴(120) 상에 배치된 표면 처리층(160)에는 범프 또는 외부접속단자(미도시)가 부착될 수 있다. 이때, 외부접속단자로는 솔더볼이 이용될 수 있다.
이때, 도 1에서는 표면 처리층(160)이 비아 전극(140) 상에 배치되는 제1 회로패턴(120)의 임베디드 패턴(122) 상에 형성된 것으로 도시하였으나, 이는 예시적인 것으로 이에 제한되는 것은 아니다.
즉, 표면 처리층(160)은 절연층(110)의 가장자리에 배치되는 제1 회로패턴(120) 상에도 형성될 수 있다. 이 경우, 제1 회로패턴(120)은 임베디드 패턴(122)과 무전해 금속 패턴(126)을 매개로 접속되는 언밸런스 패턴(124)이 절연층(110)의 제1 면(110a)으로부터 돌출되는 돌출형 패턴 구조를 가지므로, 범프 또는 솔더볼과의 젖음성(wettability) 확보가 용이하여 전기적 접속 신뢰성을 향상시킬 수 있게 된다.
전술한 본 발명의 제1 실시예에 따른 미세 피치 회로구조를 갖는 인쇄회로기판은 절연층의 제1 면의 내부에 임베디드 패턴이 매립되고, 절연층의 상면에는 무전해 금속 패턴을 매개로 임베디드 패턴과 전기적으로 접속하는 언밸런스 패턴이 배치되는 3차원 회로구조를 갖는 제1 회로패턴이 형성된다.
이 결과, 본 발명의 제1 실시예에 따른 미세 피치 회로구조를 갖는 인쇄회로기판은 절연층의 제1 면의 내부와 절연층의 제1 면 상부에서 이원화되는 3차원 회로구조를 가지므로, 전류 차단 효과가 우수하여 전파 균일화를 도모할 수 있을 뿐만 아니라, 회로 설계 면적의 향상으로 이웃한 임베디드 패턴들 상호 간의 간격을 보다 미세화할 수 있는 미세 피치를 구현하는 것이 가능해질 수 있게 된다.
이에 따라, 본 발명의 제1 실시예에 따른 미세 피치 회로구조를 갖는 인쇄회로기판은 임베디드 패턴 및 언밸런스 패턴을 갖는 3차원 회로구조의 제1 회로패턴의 적용으로, 10피치 이하의 미세 피치를 구현하는 것이 가능할 뿐만 아니라, 이웃한 임베디드 패턴들 상호 간이 쇼트될 염려가 없으므로 생산 수율을 향상시킬 수 있게 된다.
또한, 본 발명의 제1 실시예에 따른 미세 피치 회로구조를 갖는 인쇄회로기판은 절연층의 제1 면 내부 및 제1 면 상에 배치된 임베디드 패턴 및 언밸런스 패턴이 상부 솔더 마스크 패턴과 각각 부착되는 구조이므로, 절연층의 제1 면 상에 돌출 형태로 배치된 언밸런스 패턴에 의해 상부 솔더 마스크 패턴과의 부착 면적이 확장될 수 있어 상부 솔더 마스크 패턴과 절연층 간의 부착력을 향상시킬 수 있게 된다.
(제2 실시예)
도 2는 본 발명의 제2 실시예에 따른 미세 피치 회로구조를 갖는 인쇄회로기판을 나타낸 단면도이다.
도 2를 참조하면, 본 발명의 제2 실시예에 따른 미세 피치 회로구조를 갖는 인쇄회로기판(200)은 절연층(210), 제1 회로패턴(220), 제2 회로패턴(230) 및 비아 전극(240)을 포함한다.
절연층(210)은 제1 면(210a) 및 제1 면(210a)에 반대되는 제2 면(210b)을 갖는다. 이때, 절연층(210)은 프리프레그(prepreg), 폴리이미드 수지, 에폭시 수지, PID(Photo-Image able Dielectric) 등에서 선택된 어느 하나 이상의 재질이 이용될 수 있다.
제1 회로패턴(220)은 절연층(210)의 제1 면(210a)의 내부에 매립된 임베디드 패턴(222)과, 절연층(210)의 제1 면(210a) 상에서 임베디드 패턴(222)과 전기적으로 연결된 캐리어 패턴(224)을 갖는다.
이러한 제1 회로패턴(220)은 구리(Cu), 니켈(Ni), 티타늄(Ti), 알루미늄(Al), 금(Au), 은(Ag) 및 크롬(Cr) 중 1종 이상의 재질로 형성될 수 있으며, 이 중 구리(Cu)를 이용하는 것이 바람직하나, 반드시 이에 제한되는 것은 아니며, 전도성을 갖는 금속 물질이라면 제한 없이 사용될 수 있다.
이때, 캐리어 패턴(224)은 절연층(210)의 제1 면(210a)으로부터 돌출되는 돌출 구조를 갖고, 임베디드 패턴(222)은 제1 면(210a)의 내부에 임베디드 형태로 매립되는 3차원 회로구조를 갖는다.
이에 따라, 본 발명의 제2 실시예에 따른 미세 피치 회로구조를 갖는 인쇄회로기판(200)은, 제1 실시예와 마찬가지로, 절연층(210)의 제1 면(210a)의 내부와 절연층(210)의 제1 면(210a) 상부에서 이원화되는 3차원 회로구조를 가지므로, 전류 차단 효과가 우수하여 전파 균일화를 도모할 수 있을 뿐만 아니라, 회로 설계 면적의 향상으로 이웃한 임베디드 패턴(222)들 상호 간의 간격을 보다 미세화할 수 있는 미세 피치를 구현하는 것이 가능해질 수 있게 된다.
이 결과, 본 발명의 제2 실시예에 따른 미세 피치 회로구조를 갖는 인쇄회로기판(200)은, 제1 실시예와 마찬가지로, 임베디드 패턴(222) 및 캐리어 패턴(224)을 갖는 3차원 회로구조의 제1 회로패턴(220)의 적용으로, 10피치 이하의 미세 피치를 구현하는 것이 가능할 뿐만 아니라, 이웃한 임베디드 패턴(222)들 상호 간이 쇼트될 염려가 없으므로 생산 수율을 향상시킬 수 있게 된다.
이때, 캐리어 패턴(224)은 절연층(210)의 제1 면(210a) 상에 배치되며, 임베디드 패턴(222)과 적어도 일부가 직접 접촉되도록 배치된다. 이러한 캐리어 패턴(224)은 임베디드 패턴(222)과 적어도 일부가 직접 접촉되어 전기적으로 접속된다. 이에 따라, 본 발명의 제2 실시예에 따른 미세 피치 회로구조를 갖는 인쇄회로기판(200)은 절연층(210)에 부착되는 캐리어 부재의 캐리어 금속층을 선택적으로 패터닝하여 형성되는 캐리어 패턴(224)이 임베디드 패턴(222)과 직접 접촉하여 접속되는 구조이므로, 마이그레이션 결함(migration defect) 발생을 미연에 방지할 수 있으므로 전기적 연결 신뢰성을 향상시킬 수 있게 된다.
제2 회로패턴(230)은 절연층(210)의 제2 면(210b) 상에 배치된다. 이러한 제2 회로패턴(230)은, 제1 회로패턴(220)과 마찬가지로, 구리(Cu), 니켈(Ni), 티타늄(Ti), 알루미늄(Al), 금(Au), 은(Ag) 및 크롬(Cr) 중 1종 이상의 재질로 형성될 수 있으며, 이 중 구리(Cu)를 이용하는 것이 바람직하나, 반드시 이에 제한되는 것은 아니며, 전도성을 갖는 금속 물질이라면 제한 없이 사용될 수 있다. 이때, 절연층(210)의 제2 면(210b)과 제2 회로패턴(230) 사이에는 금속 패턴(65)이 더 배치되어 있을 수 있다.
비아 전극(240)은 절연층(210)의 내부에 배치되어, 제1 및 제2 회로패턴(220, 230)을 전기적으로 연결한다. 이러한 비아 전극(240)은 절연층(210)의 제2 면(210b)으로부터 제1 면(210a)에 배치된 제1 회로패턴(220)의 임베디드 패턴(222)의 일부를 노출시키는 비아 홀(미도시) 내에 배치된다. 이에 따라, 비아 전극(240)은 비아 홀 내에 삽입 배치되며, 제2 회로패턴(230)과는 일체형 구조로 형성될 수 있다.
또한, 본 발명의 제2 실시예에 따른 미세 피치 회로구조를 갖는 인쇄회로기판(200)은 상부 솔더 마스크 패턴(252), 하부 솔더 마스크 패턴(254) 및 표면 처리층(260)을 더 포함할 수 있다.
상부 솔더 마스크 패턴(252)은 절연층(210)의 제1 면(210a)을 덮으며, 제1 회로패턴(220)의 일부를 노출시키는 제1 개구(G1)를 갖는다. 이때, 제1 개구(G1)는 임베디드 패턴(222)의 일부만을 노출시키거나, 또는 임베디드 패턴(222)과 캐리어 패턴(224)을 각각 노출시키도록 형성될 수 있다.
상부 솔더 마스크 패턴(252)은 임베디드 패턴(222) 및 캐리어 패턴(224)의 적어도 일부를 덮도록 배치되어, 절연층(210), 임베디드 패턴(222) 및 캐리어 패턴(224)에 부착된다. 이때, 본 발명에서는 절연층(210)의 제1 면(210a) 내부 및 제1 면(210a) 상에 배치된 임베디드 패턴(222) 및 캐리어 패턴(224)이 상부 솔더 마스크 패턴(252)과 각각 부착되는 구조이므로, 절연층(210)의 제1 면(210a) 상에 돌출 형태로 배치된 캐리어 패턴(224)에 의해 상부 솔더 마스크 패턴(252)과의 부착 면적이 확장될 수 있어 상부 솔더 마스크 패턴(252)과 절연층(210) 간의 부착력을 향상시킬 수 있게 된다.
하부 솔더 마스크 패턴(254)은 절연층(210)의 제2 면(210b)을 덮으며, 제2 회로패턴(230)의 일부를 노출시키는 제2 개구(G2)를 갖는다. 이때, 상부 및 하부 솔더 마스크 패턴(252, 254) 각각은 PSR(photo solder resist), 감광성 액상 커버레이(liquid photosensitive coverlay), 포토 폴리이미드 필름(photo polyimide film), 에폭시(epoxy) 수지 등에서 선택된 1종 이상의 재질이 이용될 수 있다.
표면 처리층(260)은 상부 및 하부 솔더 마스크 패턴(252, 254)의 외측으로 노출된 제1 및 제2 회로패턴(220, 230)의 일부 상에 배치된다. 이러한 표면 처리층(260)의 재질로는 니켈/팔라듐(Ni/Pd)합금, 니켈/금(Ni/Au) 합금이나, 금(Au)이 이용될 수 있다. 이러한 표면 처리층(260)은 전해 도금 또는 무전해 도금 방식에 의해 형성될 수 있다. 이때, 제2 회로패턴(230) 상에 배치된 표면 처리층(260)에는 외부접속단자(미도시)가 부착될 수 있다. 이때, 외부접속단자로는 솔더볼이 이용될 수 있다.
전술한 본 발명의 제2 실시예에 따른 미세 피치 회로구조를 갖는 인쇄회로기판은 캐리어 패턴이 절연층의 제1 면으로부터 돌출되는 돌출 구조를 갖고, 임베디드 패턴이 제1 면의 내부에 임베디드 형태로 매립되는 3차원 회로구조의 제1 회로패턴을 갖는다.
이 결과, 본 발명의 제2 실시예에 따른 미세 피치 회로구조를 갖는 인쇄회로기판은 임베디드 패턴 및 캐리어 패턴을 갖는 3차원 회로구조의 제1 회로패턴의 적용으로, 10피치 이하의 미세 피치를 구현하는 것이 가능할 뿐만 아니라, 이웃한 임베디드 패턴들 상호 간이 쇼트될 염려가 없으므로 생산 수율을 향상시킬 수 있게 된다.
또한, 본 발명의 제2 실시예에 따른 미세 피치 회로구조를 갖는 인쇄회로기판은 절연층에 부착되는 캐리어 부재의 캐리어 금속층을 선택적으로 패터닝하여 형성되는 캐리어 패턴이 임베디드 패턴과 직접 접촉하여 접속되는 구조이므로, 마이그레이션 결함(migration defect) 발생을 미연에 방지할 수 있으므로 전기적 연결 신뢰성을 향상시킬 수 있게 된다.
(제1 실시예)
이하에서는 첨부된 도면을 참조하여 본 발명의 제1 실시예에 따른 미세 피치 회로구조를 갖는 인쇄회로기판 제조 방법에 대하여 설명하도록 한다.
도 3 내지 도 13은 본 발명의 제1 실시예에 따른 미세 피치 회로구조를 갖는 인쇄회로기판 제조 방법을 나타낸 공정 단면도이다.
도 3에 도시된 바와 같이, 캐리어 금속층(30)을 갖는 캐리어 부재(50)를 준비한다. 이때, 캐리어 부재(50)는 코어 기재(10)와, 코어 기재(10)의 양면에 적층된 글래스 부재(20)와, 글래스 부재(20) 상에 각각 적층된 캐리어 금속층(30)을 갖는다. 코어 기재(10)는 폴리이미드 수지, 에폭시 수지 등에서 선택될 수 있으나, 이에 제한되는 것은 아니다.
다음으로, 도 4에 도시된 바와 같이, 캐리어 금속층(30)을 갖는 캐리어 부재(50)의 양면에 제1 마스크 패턴(M1)을 형성한다. 이때, 제1 마스크 패턴(M1)은 임베디드 패턴 형성 영역을 제외한 전 영역을 덮도록 배치될 수 있다.
도 5에 도시된 바와 같이, 제1 마스크 패턴(도 4의 M1)의 외측으로 노출된 캐리어 금속층(30)을 매개로 도금을 실시하여 임베디드 패턴(122)을 형성한다. 이때, 임베디드 패턴(122)은 구리(Cu), 니켈(Ni), 티타늄(Ti), 알루미늄(Al), 금(Au), 은(Ag) 및 크롬(Cr) 중 1종 이상의 재질로 형성될 수 있으며, 이 중 구리(Cu)를 이용하는 것이 바람직하나, 반드시 이에 제한되는 것은 아니며, 전도성을 갖는 금속 물질이라면 제한 없이 사용될 수 있다.
다음으로, 임베디드 패턴(122)이 형성된 캐리어 부재(50)로부터 제1 마스크 패턴을 제거한다. 이에 따라, 임베디드 패턴(122)이 외부로 노출된다.
도 6에 도시된 바와 같이, 임베디드 패턴(122)이 형성된 캐리어 부재(50)의 양면에 절연층(110) 및 금속층(60)을 차례로 적층한다.
이때, 절연층(110)은 프리프레그(prepreg), 폴리이미드 수지, 에폭시 수지, PID(Photo-Image able Dielectric) 등에서 선택된 어느 하나 이상의 재질이 이용될 수 있다.
금속층(60)은 구리(Cu), 니켈(Ni), 티타늄(Ti), 알루미늄(Al), 금(Au), 은(Ag) 및 크롬(Cr) 중 1종 이상의 재질로 형성될 수 있으며, 이 중 구리(Cu)를 이용하는 것이 바람직하나, 반드시 이에 제한되는 것은 아니며, 전도성을 갖는 금속 물질이라면 제한 없이 사용될 수 있다.
도 7에 도시된 바와 같이, 금속층(60) 및 절연층(110)의 일부를 차례로 각각 제거하여 임베디드 패턴(122)의 일부를 노출시키는 비아 홀(V)을 형성한다.
이때, 비아 홀(V)은 CO2 레이저 드릴링 방식 또는 기계적 드릴링 방식으로 형성될 수 있으며, 이 중 CO2 레이저 드릴링 방식을 이용하는 것이 보다 바람직하다.
다음으로, 비아 홀(V)이 형성된 금속층(60) 상에 제2 마스크 패턴(M2)을 형성한다. 이때, 제2 마스크 패턴(M2)은 제2 회로패턴 형성 영역을 제외한 전 부분을 덮도록 형성될 수 있다.
도 8에 도시된 바와 같이, 제2 마스크 패턴(도 7의 M2)의 외측으로 노출된 임베디드 패턴(122) 및 금속층(도 7의 60)을 매개로 도금을 실시하여 비아 홀(도 7의 V) 내에 매립되어 일단이 임베디드 패턴(122)과 연결되는 비아 전극(140)과, 비아 전극(140)의 타단에 연결된 제2 회로패턴(130)을 형성한다.
이때, 비아 전극(140) 및 제2 회로패턴(130)은 구리(Cu), 니켈(Ni), 티타늄(Ti), 알루미늄(Al), 금(Au), 은(Ag) 및 크롬(Cr) 중 1종 이상의 재질로 형성될 수 있으며, 이 중 구리(Cu)를 이용하는 것이 바람직하나, 반드시 이에 제한되는 것은 아니며, 전도성을 갖는 금속 물질이라면 제한 없이 사용될 수 있다.
다음으로, 금속층 상의 제2 마스크 패턴을 제거한 후, 제2 회로패턴(130)의 외측으로 노출된 금속층을 플래시 에칭으로 제거한다. 이에 따라, 제2 회로패턴(130)이 외부로 노출되고, 절연층(110)의 제2 면(110b)과 제2 회로패턴(130) 사이에는 금속 패턴(65)이 형성된다.
도 9에 도시된 바와 같이, 캐리어 부재(도 8의 50)로부터 캐리어 부재의 양면에 각각 형성된 절연층(110), 임베디드 패턴(122), 비아 전극(140) 및 제2 회로패턴(130)을 떼어낸다.
본 단계에서, 캐리어 부재의 양면에 각각 형성된 절연층(110), 임베디드 패턴(122), 비아 전극(140) 및 제2 회로패턴(130)을 떼어내는 것에 의해, 캐리어 부재의 캐리어 금속층(30)이 임베디드 패턴(122) 및 절연층(110) 상에 전사되어 부착된다.
도 10에 도시된 바와 같이, 임베디드 패턴(122) 및 절연층(110) 상에 부착된 캐리어 금속층(도 9의 30)을 에칭하여 제거한다.
다음으로, 캐리어 금속층의 에칭으로 노출된 임베디드 패턴(122) 상에 무전해 도금을 실시하여 무전해 금속층(125)을 형성한다.
도 11에 도시된 바와 같이, 무전해 금속층(도 10의 125)이 형성된 절연층(110)의 양면에 제3 마스크 패턴(M3)을 형성한다. 이때, 제3 마스크 패턴(M3)은 언밸런스 패턴 형성 영역을 제외한 전 부분을 덮도록 형성될 수 있다.
도 12에 도시된 바와 같이, 제3 마스크 패턴(도 12의 M3)의 외측으로 노출된 무전해 금속층을 매개로 도금을 실시하여 언밸런스 패턴(124)을 형성한다.
다음으로, 제3 마스크 패턴을 제거한 후, 언밸런스 패턴(124)의 외측으로 노출된 무전해 금속층을 플래시 에칭으로 제거하여, 언밸런스 패턴(124)과 중첩된 하부에 무전해 금속 패턴(126)을 형성한다.
이때, 언밸런스 패턴(124)은 절연층(110)의 제1 면 상에서 임베디드 패턴(122)과 적어도 일부가 중첩되도록 배치되어, 무전해 금속 패턴(126)을 매개로 임베디드 패턴(122)과 전기적으로 접속된다. 여기서, 임베디드 패턴(122), 언밸런스 패턴(124) 및 무전해 금속 패턴(126)을 포함하여 제1 회로패턴(120)을 이루게 된다.
제1 회로패턴(120)은 절연층(110)의 제1 면(110a)의 내부에 임베디드 패턴(122)이 매립되고, 절연층(110)의 제1 면(110a) 상부에는 무전해 금속 패턴(126)을 매개로 임베디드 패턴(122)과 전기적으로 접속하는 언밸런스 패턴(124)이 배치되는 3차원 회로구조를 갖는다.
이에 따라, 본 발명의 제1 실시예는 절연층(110)의 제1 면(110a)의 내부와 절연층(110)의 제1 면(110a) 상부에서 이원화되는 3차원 회로구조를 가지므로, 전류 차단 효과가 우수하여 전파 균일화를 도모할 수 있을 뿐만 아니라, 회로 설계 면적의 향상으로 이웃한 임베디드 패턴(122)들 상호 간의 간격을 보다 미세화할 수 있는 미세 피치를 구현하는 것이 가능해질 수 있게 된다.
이 결과, 본 발명의 제1 실시예는 임베디드 패턴(122) 및 언밸런스 패턴(124)을 갖는 3차원 회로구조의 제1 회로패턴(120)의 적용으로, 10피치 이하의 미세 피치를 구현하는 것이 가능할 뿐만 아니라, 이웃한 임베디드 패턴(122)들 상호 간이 쇼트될 염려가 없으므로 생산 수율을 향상시킬 수 있게 된다.
도 13에 도시된 바와 같이, 절연층(110)의 제1 면(110a)을 덮으며, 임베디드 패턴(122) 및 언밸런스 패턴(124)의 일부를 노출시키는 제1 개구(G1)를 갖는 상부 솔더 마스크 패턴(152)과, 절연층(110)의 제2 면(110b)을 덮으며, 제2 회로패턴(130)의 일부를 노출시키는 제2 개구(G2)를 갖는 하부 솔더 마스크 패턴(154)을 형성한다.
이때, 상부 및 하부 솔더 마스크 패턴(152, 154) 각각은 PSR(photo solder resist), 감광성 액상 커버레이(liquid photosensitive coverlay), 포토 폴리이미드 필름(photo polyimide film), 에폭시(epoxy) 수지 등에서 선택된 1종 이상의 재질이 이용될 수 있다.
다음으로, 상부 및 하부 솔더 마스크 패턴(152, 154)의 외측으로 노출된 임베디드 패턴(122) 및 제2 회로패턴(130)의 일부 상에 표면 처리층(160)을 형성한다.
이때, 표면 처리층(160)의 재질로는 니켈/팔라듐(Ni/Pd)합금, 니켈/금(Ni/Au) 합금이나, 금(Au)이 이용될 수 있다. 이러한 표면 처리층(160)은 전해 도금 또는 무전해 도금 방식에 의해 형성될 수 있다.
(제2 실시예)
이하에서는 첨부된 도면을 참조하여 본 발명의 제2 실시예에 따른 미세 피치 회로구조를 갖는 인쇄회로기판 제조 방법에 대하여 설명하도록 한다.
도 14 내지 도 24는 본 발명의 제2 실시예에 따른 미세 피치 회로구조를 갖는 인쇄회로기판 제조 방법을 나타낸 공정 단면도이다.
도 14에 도시된 바와 같이, 캐리어 금속층(30)을 갖는 캐리어 부재(50)를 준비한다. 이때, 캐리어 부재(50)는 코어 기재(10)와, 코어 기재(10)의 양면에 적층된 글래스 부재(20)와, 글래스 부재(20) 상에 각각 적층된 캐리어 금속층(30)을 갖는다. 코어 기재(10)는 폴리이미드 수지, 에폭시 수지 등에서 선택될 수 있으나, 이에 제한되는 것은 아니다.
다음으로, 도 15에 도시된 바와 같이, 캐리어 금속층(30)을 갖는 캐리어 부재(50)의 양면에 제1 마스크 패턴(M1)을 형성한다. 이때, 제1 마스크 패턴(M1)은 임베디드 패턴 형성 영역을 제외한 전 부분을 덮도록 배치될 수 있다.
도 16에 도시된 바와 같이, 제1 마스크 패턴(도 15의 M1)의 외측으로 노출된 캐리어 금속층(30)을 매개로 도금을 실시하여 임베디드 패턴(222)을 형성한다. 이때, 임베디드 패턴(222)은 구리(Cu), 니켈(Ni), 티타늄(Ti), 알루미늄(Al), 금(Au), 은(Ag) 및 크롬(Cr) 중 1종 이상의 재질로 형성될 수 있으며, 이 중 구리(Cu)를 이용하는 것이 바람직하나, 반드시 이에 제한되는 것은 아니며, 전도성을 갖는 금속 물질이라면 제한 없이 사용될 수 있다.
다음으로, 임베디드 패턴(222)이 형성된 캐리어 부재(50)로부터 제1 마스크 패턴을 제거한다. 이에 따라, 임베디드 패턴(222)이 외부로 노출된다.
도 17에 도시된 바와 같이, 임베디드 패턴(222)이 형성된 캐리어 부재(50)의 양면에 절연층(210) 및 금속층(60)을 차례로 적층한다.
이때, 절연층(210)은 프리프레그(prepreg), 폴리이미드 수지, 에폭시 수지, PID(Photo-Image able Dielectric) 등에서 선택된 어느 하나 이상의 재질이 이용될 수 있다.
금속층(210)은 구리(Cu), 니켈(Ni), 티타늄(Ti), 알루미늄(Al), 금(Au), 은(Ag) 및 크롬(Cr) 중 1종 이상의 재질로 형성될 수 있으며, 이 중 구리(Cu)를 이용하는 것이 바람직하나, 반드시 이에 제한되는 것은 아니며, 전도성을 갖는 금속 물질이라면 제한 없이 사용될 수 있다.
도 18에 도시된 바와 같이, 금속층(60) 및 절연층(210)의 일부를 각각 제거하여 임베디드 패턴(222)의 일부를 노출시키는 비아 홀(V)을 형성한다.
이때, 비아 홀(V)은 CO2 레이저 드릴링 방식 또는 기계적 드릴링 방식으로 형성될 수 있으며, 이 중 CO2 레이저 드릴링 방식을 이용하는 것이 보다 바람직하다.
다음으로, 비아 홀(V)이 형성된 금속층(60) 상에 제2 마스크 패턴(M2)을 형성한다. 이때, 제2 마스크 패턴(M2)은 제2 회로패턴 형성 영역을 제외한 전 부분을 덮도록 형성될 수 있다.
도 19에 도시된 바와 같이, 제2 마스크 패턴(도 18의 M2)의 외측으로 노출된 임베디드 패턴(222) 및 금속층(60)을 매개로 도금을 실시하여 비아 홀 내에 매립되어 일단이 임베디드 패턴(222)과 연결되는 비아 전극(240)과, 비아 전극(240)의 타단에 연결된 제2 회로패턴(230)을 형성한다.
이때, 비아 전극(240) 및 제2 회로패턴(230)은 구리(Cu), 니켈(Ni), 티타늄(Ti), 알루미늄(Al), 금(Au), 은(Ag) 및 크롬(Cr) 중 1종 이상의 재질로 형성될 수 있으며, 이 중 구리(Cu)를 이용하는 것이 바람직하나, 반드시 이에 제한되는 것은 아니며, 전도성을 갖는 금속 물질이라면 제한 없이 사용될 수 있다.
다음으로, 금속층 상의 제2 마스크 패턴을 제거한 후, 제2 회로패턴(230)의 외측으로 노출된 금속층을 플래시 에칭으로 제거한다. 이에 따라, 제2 회로패턴(230)이 외부로 노출되고, 절연층(210)의 제2 면(210b)과 제2 회로패턴(230) 사이에는 금속 패턴(65)이 형성된다.
도 20에 도시된 바와 같이, 캐리어 부재(도 19의 50)로부터 캐리어 부재의 양면에 각각 형성된 절연층(210), 임베디드 패턴(222), 비아 전극(240) 및 제2 회로패턴(230)을 떼어낸다.
본 단계에서, 캐리어 부재의 양면에 각각 형성된 절연층(210), 임베디드 패턴(222), 비아 전극(240) 및 제2 회로패턴(230)을 떼어내는 것에 의해, 캐리어 부재의 캐리어 금속층(30)이 임베디드 패턴(222) 및 절연층(210) 상에 전사되어 부착된다.
도 21에 도시된 바와 같이, 제2 회로패턴(230) 및 캐리어 금속층(30)을 덮는 제3 마스크 패턴(M3)을 형성한다. 이때, 제3 마스크 패턴(M3)은 캐리어 패턴 형성 영역을 제외한 전 부분을 덮도록 형성될 수 있다.
도 22에 도시된 바와 같이, 제3 마스크 패턴(M3)의 외측으로부터 노출된 캐리어 금속층을 플래시 에칭으로 제거하여 캐리어 패턴(224)을 형성한다.
여기서, 임베디드 패턴(222) 및 캐리어 패턴(224)을 포함하여 제1 회로패턴(220)을 이루게 된다.
캐리어 패턴(224)은 절연층(210)의 제1 면(210a)으로부터 돌출되는 돌출 구조를 갖고, 임베디드 패턴(222)은 제1 면(210a)의 내부에 임베디드 형태로 매립되는 3차원 회로구조를 갖는다.
이에 따라, 본 발명의 제2 실시예는 절연층(210)의 제1 면(210a)의 내부와 절연층(210)의 제1 면(210a) 상부에서 이원화되는 3차원 회로구조를 가지므로, 전류 차단 효과가 우수하여 전파 균일화를 도모할 수 있을 뿐만 아니라, 회로 설계 면적의 향상으로 이웃한 임베디드 패턴(222)들 상호 간의 간격을 보다 미세화할 수 있는 미세 피치를 구현하는 것이 가능해질 수 있게 된다.
이 결과, 본 발명의 제2 실시예는 임베디드 패턴(222) 및 캐리어 패턴(224)을 갖는 3차원 회로구조의 제1 회로패턴(220)의 적용으로, 10피치 이하의 미세 피치를 구현하는 것이 가능할 뿐만 아니라, 이웃한 임베디드 패턴(222)들 상호 간이 쇼트될 염려가 없으므로 생산 수율을 향상시킬 수 있게 된다.
이때, 캐리어 패턴(224)은 절연층(210)의 제1 면(210a) 상에서 임베디드 패턴(222)과 적어도 일부가 중첩되도록 배치된다. 이러한 캐리어 패턴(224)은 임베디드 패턴(222)과 적어도 일부가 직접 접촉되어 전기적으로 접속된다. 이에 따라, 본 발명의 제2 실시예는 절연층(210)에 부착되는 캐리어 부재의 캐리어 금속층을 선택적으로 패터닝하여 형성되는 캐리어 패턴(224)이 임베디드 패턴(222)과 직접 접촉하여 접속되는 구조이므로, 마이그레이션 결함(migration defect) 발생을 미연에 방지할 수 있으므로 전기적 연결 신뢰성을 향상시킬 수 있게 된다.
다음으로, 도 23에 도시된 바와 같이, 제2 회로패턴(230) 및 캐리어 패턴(224) 상의 제3 마스크 패턴(도 22의 M3)을 제거한다. 이에 따라, 캐리어 패턴(224)이 외부로 노출된다.
도 24에 도시된 바와 같이, 절연층(210)의 제1 면(210a)을 덮으며, 임베디드 패턴(222) 및 캐리어 패턴(224)의 일부를 노출시키는 제1 개구(G1)를 갖는 상부 솔더 마스크 패턴(252)과, 절연층(210)의 제2 면(210b)을 덮으며, 제2 회로패턴(230)의 일부를 노출시키는 제2 개구(G2)를 갖는 하부 솔더 마스크 패턴(254)을 형성한다.
이때, 상부 및 하부 솔더 마스크 패턴(252, 254) 각각은 PSR(photo solder resist), 감광성 액상 커버레이(liquid photosensitive coverlay), 포토 폴리이미드 필름(photo polyimide film), 에폭시(epoxy) 수지 등에서 선택된 1종 이상의 재질이 이용될 수 있다.
다음으로, 상부 및 하부 솔더 마스크 패턴(252, 254)의 외측으로 노출된 임베디드 패턴(222) 및 제2 회로패턴(230)의 일부 상에 표면 처리층(260)을 형성한다.
이때, 표면 처리층(260)의 재질로는 니켈/팔라듐(Ni/Pd)합금, 니켈/금(Ni/Au) 합금이나, 금(Au)이 이용될 수 있다. 이러한 표면 처리층(260)은 전해 도금 또는 무전해 도금 방식에 의해 형성될 수 있다.
이상에서는 본 발명의 실시예를 중심으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 기술자의 수준에서 다양한 변경이나 변형을 가할 수 있다. 이러한 변경과 변형은 본 발명이 제공하는 기술 사상의 범위를 벗어나지 않는 한 본 발명에 속한다고 할 수 있다. 따라서 본 발명의 권리범위는 이하에 기재되는 청구범위에 의해 판단되어야 할 것이다.
100 : 인쇄회로기판 110 : 절연층
120 : 제1 회로패턴 122 : 임베디드 패턴
124 : 언밸런스 패턴 126 : 무전해 금속 패턴
130 : 제2 회로패턴 140 : 비아 전극
152 : 상부 솔더 마스크 패턴 154 : 하부 솔더 마스크 패턴
160 : 표면 처리층

Claims (21)

  1. 제1 면 및 상기 제1 면에 반대되는 제2 면을 갖는 절연층;
    상기 절연층의 제1 면 상에 일부가 배치되고, 나머지는 상기 제1 면의 내부에 매립된 제1 회로패턴;
    상기 절연층의 제2 면 상에 배치된 제2 회로패턴; 및
    상기 절연층의 내부에 배치되어, 상기 제1 및 제2 회로패턴을 연결하는 비아 전극;
    을 포함하는 미세 피치 회로구조를 갖는 인쇄회로기판.
  2. 제1항에 있어서,
    상기 제1 회로패턴은,
    상기 절연층의 제1 면 내부에 매립된 임베디드 패턴;
    상기 절연층의 제1 면 상에 배치된 언밸런스 패턴; 및
    상기 절연층의 제1 면 상의 언밸런스 패턴과 중첩된 하부에 배치된 무전해 금속 패턴;
    을 포함하는 것을 특징으로 하는 미세 피치 회로구조를 갖는 인쇄회로기판.
  3. 제2항에 있어서,
    상기 무전해 금속 패턴은
    상기 언밸런스 패턴과 동일한 폭을 갖는 것을 특징으로 하는 미세 피치 회로구조를 갖는 인쇄회로기판.
  4. 제2항에 있어서,
    상기 언밸런스 패턴은
    상기 절연층의 제1 면 상에 배치되며, 상기 무전해 금속 패턴을 매개로 상기 임베디드 패턴과 전기적으로 접속된 것을 특징으로 하는 미세 피치 회로구조를 갖는 인쇄회로기판.
  5. 제1항에 있어서,
    상기 절연층의 제1 면을 덮으며, 상기 제1 회로패턴의 일부를 노출시키는 상부 솔더 마스크 패턴;
    상기 절연층의 제2 면을 덮으며, 상기 제2 회로패턴의 일부를 노출시키는 하부 솔더 마스크 패턴; 및
    노출된 상기 제1 및 제2 회로패턴의 일부 상에 배치된 표면 처리층;
    을 더 포함하는 것을 특징으로 하는 미세 피치 회로구조를 갖는 인쇄회로기판.
  6. 제2항 및 제5항 중 어느 한 항에 있어서,
    상기 상부 솔더 마스크 패턴은
    상기 임베디드 패턴 및 언밸런스 패턴의 적어도 일부를 덮도록 배치되어, 상기 절연층, 임베디드 패턴 및 언밸런스 패턴에 부착된 것을 특징으로 하는 미세 피치 회로구조를 갖는 인쇄회로기판.
  7. 제1 면 및 상기 제1 면에 반대되는 제2 면을 갖는 절연층;
    상기 절연층의 제1 면의 내부에 매립된 임베디드 패턴과, 상기 절연층의 제1 면 상에서 상기 임베디드 패턴과 전기적으로 연결된 캐리어 패턴을 갖는 제1 회로패턴;
    상기 절연층의 제2 면 상에 배치된 제2 회로패턴; 및
    상기 절연층의 내부에 배치되어, 상기 제1 및 제2 회로패턴을 연결하는 비아 전극;
    을 포함하는 미세 피치 회로구조를 갖는 인쇄회로기판.
  8. 제7항에 있어서,
    상기 캐리어 패턴은
    상기 절연층의 제1 면 상에 배치되며, 상기 임베디드 패턴과 적어도 일부가 직접 접촉되도록 배치된 것을 특징으로 하는 미세 피치 회로구조를 갖는 인쇄회로기판.
  9. 제8항에 있어서,
    상기 캐리어 패턴은
    상기 임베디드 패턴과 적어도 일부가 직접 접촉되어 전기적으로 접속된 것을 특징으로 하는 미세 피치 회로구조를 갖는 인쇄회로기판.
  10. 제7항에 있어서,
    상기 절연층의 제1 면을 덮으며, 상기 제1 회로패턴의 일부를 노출시키는 상부 솔더 마스크 패턴;
    상기 절연층의 제2 면을 덮으며, 상기 제2 회로패턴의 일부를 노출시키는 하부 솔더 마스크 패턴; 및
    노출된 상기 제1 및 제2 회로패턴의 일부 상에 배치된 표면 처리층;
    을 더 포함하는 것을 특징으로 하는 미세 피치 회로구조를 갖는 인쇄회로기판.
  11. 제7항 및 제10항 중 어느 한 항에 있어서,
    상기 상부 솔더 마스크 패턴은
    상기 임베디드 패턴 및 캐리어 패턴의 적어도 일부를 덮도록 배치되어, 상기 절연층, 임베디드 패턴 및 캐리어 패턴에 부착된 것을 특징으로 하는 미세 피치 회로구조를 갖는 인쇄회로기판.
  12. (a) 캐리어 금속층을 갖는 캐리어 부재의 양면에 임베디드 패턴을 형성하는 단계;
    (b) 상기 임베디드 패턴이 형성된 캐리어 부재의 양면에 절연층 및 금속층을 차례로 적층하는 단계;
    (c) 상기 금속층 및 절연층의 일부를 각각 제거하여 상기 임베디드 패턴의 일부를 노출시키는 비아 홀을 형성한 후, 상기 비아 홀 내에 배치되는 비아 전극과 상기 비아 전극에 연결된 제2 회로패턴을 형성하는 단계;
    (d) 상기 캐리어 부재로부터 상기 캐리어 부재의 양면에 각각 형성된 상기 절연층, 임베디드 패턴, 비아 전극 및 제2 회로패턴을 떼어내는 단계; 및
    (e) 상기 임베디드 패턴 및 절연층 상에 무전해 금속 패턴과, 상기 무전해 금속 패턴과 중첩된 상부에 배치된 언밸런스 패턴을 형성하는 단계;
    를 포함하는 미세 피치 회로구조를 갖는 인쇄회로기판 제조 방법.
  13. 제12항에 있어서,
    상기 캐리어 부재는
    코어 기재와,
    상기 코어 기재의 양면에 적층된 글래스 부재와,
    상기 글래스 부재 상에 각각 적층된 상기 캐리어 금속층을 갖는 것을 특징으로 하는 미세 피치 회로구조를 갖는 인쇄회로기판 제조 방법.
  14. 제12항에 있어서,
    상기 (a) 단계는,
    (a-1) 상기 캐리어 금속층을 갖는 캐리어 부재의 양면에 제1 마스크 패턴을 형성하는 단계; 및
    (a-2) 상기 제1 마스크 패턴의 외측으로 노출된 캐리어 금속층을 매개로 도금을 실시하여 임베디드 패턴을 형성하는 단계;
    (a-3) 상기 임베디드 패턴이 형성된 캐리어 부재로부터 상기 제1 마스크 패턴을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 미세 피치 회로구조를 갖는 인쇄회로기판 제조 방법.
  15. 제12항에 있어서,
    상기 (c) 단계는,
    (c-1) 상기 금속층 및 절연층의 일부를 레이저 드릴링 방식으로 각각 제거하여 상기 임베디드 패턴의 일부를 노출시키는 비아 홀을 형성하는 단계;
    (c-2) 상기 비아 홀이 형성된 금속층 상에 제2 마스크 패턴을 형성하는 단계;
    (c-3) 상기 제2 마스크 패턴의 외측으로 노출된 임베디드 패턴 및 금속층을 매개로 도금을 실시하여 상기 비아 홀 내에 매립되어 일단이 상기 임베디드 패턴과 연결되는 비아 전극과, 상기 비아 전극의 타단에 연결된 제2 회로패턴을 형성하는 단계; 및
    (c-4) 상기 금속층 상의 제2 마스크 패턴을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 미세 피치 회로구조를 갖는 인쇄회로기판 제조 방법.
  16. 제12항에 있어서,
    상기 (d) 단계에서,
    상기 캐리어 부재의 양면에 각각 형성된 상기 절연층, 임베디드 패턴, 비아 전극 및 제2 회로패턴을 떼어내는 것에 의해, 상기 캐리어 부재의 캐리어 금속층이 상기 임베디드 패턴 및 절연층 상에 부착되는 것을 특징으로 하는 미세 피치 회로구조를 갖는 인쇄회로기판 제조 방법.
  17. 제16항에 있어서,
    상기 (e) 단계는,
    (e-1) 상기 밸런스 패턴 및 절연층 상에 부착된 캐리어 금속층을 에칭하여 제거하는 단계;
    (e-2) 상기 캐리어 금속층의 에칭으로 노출된 밸런스 패턴 상에 무전해 도금을 실시하여 무전해 금속층을 형성하는 단계;
    (e-3) 상기 무전해 금속층이 형성된 절연층의 양면에 제3 마스크 패턴을 형성한 후, 상기 제3 마스크 패턴의 외측으로 노출된 무전해 금속층을 매개로 도금을 실시하여 언밸런스 패턴을 형성하는 단계; 및
    (e-4) 상기 제3 마스크 패턴을 제거한 후, 상기 언밸런스 패턴의 외측으로 노출된 무전해 금속층을 플래시 에칭으로 제거하여, 상기 언밸런스 패턴과 중첩된 하부에 무전해 금속 패턴을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 미세 피치 회로구조를 갖는 인쇄회로기판 제조 방법.
  18. 제12항에 있어서,
    상기 (e) 단계 이후,
    (f) 상기 절연층의 제1 면을 덮으며, 상기 임베디드 패턴 및 언밸런스 패턴의 일부를 노출시키는 상부 솔더 마스크 패턴과, 상기 절연층의 제2 면을 덮으며, 상기 제2 회로패턴의 일부를 노출시키는 하부 솔더 마스크 패턴을 형성하는 단계; 및
    (g) 상기 상부 및 하부 솔더 마스크 패턴의 외측으로 노출된 상기 임베디드 패턴 및 제2 회로패턴의 일부 상에 표면 처리층을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 미세 피치 회로구조를 갖는 인쇄회로기판 제조 방법.
  19. (a) 캐리어 금속층을 갖는 캐리어 부재의 양면에 임베디드 패턴을 형성하는 단계;
    (b) 상기 임베디드 패턴이 형성된 캐리어 부재의 양면에 절연층 및 금속층을 차례로 적층하는 단계;
    (c) 상기 금속층 및 절연층의 일부를 각각 제거하여 상기 임베디드 패턴의 일부를 노출시키는 비아 홀을 형성한 후, 상기 비아 홀 내에 배치되는 비아 전극과 상기 비아 전극에 연결된 제2 회로패턴을 형성하는 단계;
    (d) 상기 캐리어 부재로부터 상기 캐리어 부재의 양면에 각각 형성된 상기 절연층, 임베디드 패턴, 비아 전극 및 제2 회로패턴을 떼어내는 것에 의해, 상기 캐리어 부재의 캐리어 금속층이 상기 밸런스 패턴 및 절연층 상에 부착되는 단계; 및
    (e) 상기 캐리어 금속층의 일부를 선택적으로 패터닝하여, 상기 임베디드 패턴과 전기적으로 연결된 캐리어 패턴을 형성하는 단계;
    를 포함하는 미세 피치 회로구조를 갖는 인쇄회로기판 제조 방법.
  20. 제19항에 있어서,
    상기 (e) 단계에서,
    (e-1) 상기 제2 회로패턴 및 캐리어 금속층을 덮는 제3 마스크 패턴을 형성하는 단계;
    (e-2) 상기 제3 마스크 패턴의 외측으로부터 노출된 캐리어 금속층을 플래시 에칭으로 제거하여 캐리어 패턴을 형성하는 단계;
    (e-3) 상기 제2 회로패턴 및 캐리어 패턴 상의 제3 마스크 패턴을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 미세 피치 회로구조를 갖는 인쇄회로기판 제조 방법.
  21. 제19항에 있어서,
    상기 (e) 단계 이후,
    (f) 상기 절연층의 제1 면을 덮으며, 상기 임베디드 패턴 및 캐리어 패턴의 일부를 노출시키는 상부 솔더 마스크 패턴과, 상기 절연층의 제2 면을 덮으며, 상기 제2 회로패턴의 일부를 노출시키는 하부 솔더 마스크 패턴을 형성하는 단계; 및
    (g) 상기 상부 및 하부 솔더 마스크 패턴의 외측으로 노출된 상기 임베디드 패턴 및 제2 회로패턴의 일부 상에 표면 처리층을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 미세 피치 회로구조를 갖는 인쇄회로기판 제조 방법.
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