JP2017212349A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2017212349A
JP2017212349A JP2016104791A JP2016104791A JP2017212349A JP 2017212349 A JP2017212349 A JP 2017212349A JP 2016104791 A JP2016104791 A JP 2016104791A JP 2016104791 A JP2016104791 A JP 2016104791A JP 2017212349 A JP2017212349 A JP 2017212349A
Authority
JP
Japan
Prior art keywords
frame
electrode terminal
lead
die pad
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016104791A
Other languages
English (en)
Other versions
JP6673012B2 (ja
Inventor
坂本 健
Takeshi Sakamoto
健 坂本
上田 哲也
Tetsuya Ueda
哲也 上田
慶太郎 市川
Keitaro Ichikawa
慶太郎 市川
佑毅 吉岡
Yuki Yoshioka
佑毅 吉岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2016104791A priority Critical patent/JP6673012B2/ja
Priority to US15/379,776 priority patent/US10074598B2/en
Priority to DE102017205116.7A priority patent/DE102017205116B4/de
Priority to KR1020170063825A priority patent/KR102011559B1/ko
Priority to CN201710385329.8A priority patent/CN107437509B/zh
Priority to CN202011244380.5A priority patent/CN112382576A/zh
Publication of JP2017212349A publication Critical patent/JP2017212349A/ja
Application granted granted Critical
Publication of JP6673012B2 publication Critical patent/JP6673012B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49548Cross section geometry
    • H01L23/49551Cross section geometry characterised by bent parts
    • H01L23/49555Cross section geometry characterised by bent parts the bent parts being the outer leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565Moulds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49517Additional leads
    • H01L23/4952Additional leads the additional leads being a bump or a wire
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49537Plurality of lead frames mounted in one device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49548Cross section geometry
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49562Geometry of the lead-frame for devices being provided for in H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49575Assemblies of semiconductor devices on lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49579Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49586Insulating layers on lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/43Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/46Structure, shape, material or disposition of the wire connectors prior to the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901Structure
    • H01L2224/4903Connectors having different sizes, e.g. different diameters
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49175Parallel arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

【課題】電極端子を半導体素子の上面に延在させた半導体装置において、単一のリードフレームから複数の半導体装置を一括して効率よく製造することを目的とする。
【解決手段】ダイパッド2bとダイパッドの周囲に設けられた電極端子部2aとを有し帯状に配列された複数の回路パターンと、タイバー2cと、枠部と、吊リード2dと、を有するリードフレーム2において、ダイパッドに半導体素子を接合し、複数の電極端子の端部と枠部との接続部分、リードフレームの配列方向の両端部における枠部とタイバー2cとの接続部分、各回路パターン間における枠部でタイバー2cとの接続部位から配列方向に延在する枠部の部位までの間の接続部分、をそれぞれ切断し、電極端子部2aの端部を半導体素子の上面方向に延在せしめるように屈曲し、タイバー2cおよび電極端子部2aでタイバー2cより上面に位置する部位を露出させつつリードフレームを一括して樹脂封止する。
【選択図】図6

Description

本発明は、半導体装置の製造方法に関し、特に電極端子を半導体素子の上面に延在するように配置する半導体装置の製造方法に関する。
近年、パワー半導体装置は、コスト低減やプリント基板への配置面積縮小のために装置の小型化に対する要求が高まっている。電極端子が半導体装置の側面(半導体素子の表面と平行方向)に延在している一般的な半導体装置では、プリント基板に配置する半導体素子数が増加すると配置面積が大きくなってしまう。そのため、電極端子が半導体装置の側面に延在するのではなく、半導体装置の上面(半導体素子の表面と垂直方向)に延在するように構成することで半導体装置を小型化し、また、プリント基板への配置面積を小さくできる半導体装置の製造方法が提案されている。
特開2002−33433号公報
しかしながら、特許文献1に記載された半導体装置の製造方法では、電極端子を半導体素子の上面に延在させた半導体装置において、リードフォーミング工程から樹脂封止工程まで単一のリードフレームから複数の半導体装置を一括して製造することができず、生産効率が悪くなるといった問題点があった。
本発明は上記した問題点を解決するためになされたものであり、電極端子を半導体素子の上面に延在させた半導体装置において、単一のリードフレームから複数の半導体装置を一括して効率よく製造する方法を提供することを目的とする。
本発明に係る半導体装置の製造方法は、ダイパッドとダイパッドの周囲に設けられた電極端子部とを有し帯状に配列された複数の回路パターンと、電極端子部を構成する複数の電極端子の間を接続しつつ回路パターンの配列方向に延在するタイバーと、各回路パターン間に仕切り枠を有し複数の電極端子及びタイバーの両端部に接続され回路パターンを囲むように配置された枠部と、枠部とダイパッドとの間を回路パターンの配列方向に接続する吊リードと、を有するリードフレームにおいて、ダイパッドに半導体素子を接合するダイボンディング工程と、半導体素子と複数の電極端子とを金属ワイヤーによって電気的に接続するワイヤーボンディング工程と、複数の電極端子の端部と枠部との接続部分、回路パターンの配列方向の両端部における枠部とタイバーとの接続部分、回路パターン間における枠部でタイバーとの接続部位から回路パターンの配列方向に延在する枠部の部位までの間の接続部分、をそれぞれ切断し、電極端子部におけるタイバーとダイパッドとの間の部位を屈曲させてタイバーを含む電極端子部の端部を半導体素子の上面が向いている方向に延在せしめるリードフォーミング工程と、電極端子部でタイバーより半導体素子の上面が向いている方向に位置する部位およびタイバーが露出するようにリードフレームを樹脂封止する樹脂封止工程と、各回路パターン間をそれぞれ切断して個々の半導体装置へと分離するリードカット工程と、を備えることを特徴とする。
本発明に係る半導体装置の製造方法によれば、電極端子を半導体素子の上面に延在させた半導体装置を、リードフォーミング工程から樹脂封止工程まで単一のリードフレームから複数の半導体装置を一括して製造するため、生産効率を向上できる。
実施の形態1に係る半導体装置の製造方法で製造された半導体装置を示す平面図である。 実施の形態1に係る図1の半導体装置におけるA−A’線の断面図である。 実施の形態1に係る半導体装置の製造方法のフローチャートである。 実施の形態1に係る半導体装置の製造方法で製造された半導体装置におけるリードフレームの平面図である。 実施の形態1に係る半導体装置の製造方法で製造された半導体装置におけるフレーム枠を示すリードフレームの平面図である。 実施の形態1に係る半導体装置の製造方法におけるワイヤーボンディング工程後の半導体装置の構成を示す平面図である。 実施の形態1に係る半導体装置の製造方法におけるフレーム枠切り離し後の半導体装置の構成を示す平面図である。 実施の形態1に係る半導体装置の製造方法におけるリードフォーミング工程後の半導体装置の構成を示す平面図である。 実施の形態1に係る図8の半導体装置におけるL−L’線の断面図である。 実施の形態1に係る半導体装置の製造方法における樹脂封止金型の構成を示す断面図である。 実施の形態1に係る半導体装置の製造方法における樹脂封止工程での可動クランプの構成を示す斜視図(a)と平面図(b)と樹脂封止金型のクランプ位置(c)を示す図である。
実施の形態1.
実施の形態1における半導体装置の製造方法について説明する。図1は、実施の形態1の半導体装置の製造方法で製造された半導体装置を示す平面図である。半導体装置100は、半導体素子1a、1b、1c、1dがリードフレーム2上に、はんだあるいは金属ワイヤー3等で電気的に接続され、樹脂4により封止されることで構成される。半導体素子は、例えば、IGBT、ダイオード、MOSFET等が一例として挙げられる。
図1に示す回路においては、IGBT1aとダイオード1bが並列回路を構成し、IGBT1cとダイオード1dとが並列回路を構成し、両者が電気的に直列接続してインバーター回路を構成する。電極端子は主端子11、12、13と制御端子14、15とで構成され、電流経路として機能する。主端子11は、IGBT1aのコレクタ電極及びダイオード1bのアノード電極と電気的に接続されている。IGBT1aのエミッタ電極とダイオード1bのカソード電極とは、ワイヤーボンディングによって電気的に接続されている。また、制御端子14とIGBT1aのゲート電極(図示せず)とは、ワイヤーボンディングによって電気的に接続されている。さらに、IGBT1aのエミッタ電極と主端子12とは、ワイヤーボンディングによって電気的に接続されている。主端子12は、IGBT1cのコレクタ電極及びダイオード1dのアノード電極と電気的に接続されており、IGBT1cのエミッタ電極とダイオード1dのカソード電極とは、ワイヤーボンディングによって電気的に接続されている。また、制御端子15がIGBT1cのゲート電極(図示せず)とワイヤーボンディングによって電気的に接続されている。さらに、ダイオード1dのカソード電極は主端子13とワイヤーボンディングによって電気的に接続されている。なお、半導体素子の個数は4個に限定されるものではなく、任意の数を使用してもよい。
図2は、図1の半導体装置におけるA−A’線の断面図である。リードフレームの電極端子部2aが半導体装置の上面(半導体素子の表面と垂直方向)に延在するように配置されており、樹脂4の外部へ露出している。このような構成では、半導体装置の側面方向に電極端子が突出していない分、半導体装置を小型化することが可能となる。さらに、かかる半導体装置を外部基板へ配置する際には配置面積を小さくできる効果がある。以下、半導体装置100の製造方法について説明する。
図3は実施の形態1の半導体装置の製造方法のフローチャート、図4及び図5は実施の形態1に係る半導体装置の製造方法に使用されるリードフレームの平面図であり、図4では半導体装置の電極端子部となるべき部位、図5では、フレーム枠の部位をそれぞれ破線で示している。
図4及び図5に基づき、リードフレームについて説明する。リードフレーム2は、個々の半導体装置に対応した回路パターンが、個々の電極端子が延在する方向が側面となるように一列に並ぶ、つまり、複数の回路パターンが帯状に連なるように配列される。配列方向に対する側面部分は、後述するリードフォーミング工程において、折り曲げられる部位に対応する。リードフレーム2の材質としては、例えば銅が挙げられるが、他の導電性に優れた金属材料でも良い。
リードフレーム2における構成要素として、個々の半導体装置に対応する回路パターンの電極端子部2aとダイパッド部2bと、タイバー2cと、吊リード2dと、フレーム枠2eと、仕切り枠2fとを一体に備える。なお、フレーム枠2eと、仕切り枠2fとを総称して枠部と呼ぶ。電極端子部2aは、図1で説明した主端子11、12、13と制御端子14、15とに対応する部位であり、複数の電極端子で構成される。
一方、ダイパッド部2bは半導体素子をリードフレームに搭載する際の搭載部分である。タイバー2cは、電極端子部2aにおいて、隣り合う二つの各電極端子の間に配設され、各電極端子を繋いでいる。すなわち、各電極端子部2aと枠部とが、個々の電極端子が延在する方向に対して直角をなす方向に延在する各タイバー2cによってそれぞれ繋がれている。また、リードフレーム2の各半導体装置に対応する各タイバー2cは、リードフレーム全体としてみた場合、配列方向に、直線状となるようにそれぞれ配置されている。
なお、図5のフレーム枠2eとは、二つの破線の間で囲まれている範囲を指し、複数の半導体装置をリードフレーム単位で搬送する際に利用する部位である。ここでは、フレーム枠2eを明示するために、図4ではなく、図5中に破線で示している。さらに、フレーム枠2eで囲まれる領域は、仕切り枠2fにより各半導体装置に対応する個々の回路パターン領域に分けられている。配列方向において、仕切り枠2fはタイバー2cと交差して連結される。吊リード2dは、枠部(フレーム枠2e及び仕切り枠2f)とダイパッド2bとの間に設けられ、リードフレーム単位で製造される各工程において、仕切り枠2fおよびタイバー2cと共働しつつ、ダイパッド部2bを支える機能を果している。
次に、図3の各工程について説明する。まず、ダイボンディング工程において、半導体素子1a,1b,1c,1dを、ダイパッド部2bに、はんだによって接合する。次いで、ワイヤーボンディング工程において、半導体素子1a,1b,1c,1dの表面側の電極(図示せず)と電極端子部2a、並びに、半導体素子1aの電極と半導体素子1bの表面との電極間、及び、半導体素子1cの電極と半導体素子1dの表面との電極間を、それぞれ、金属ワイヤー3により電気的に接続する。
次いで、リードフォーミング工程について説明する。図6はワイヤーボンディング工程後の半導体装置の構成を示す平面図、図7はリードフォーミング工程におけるフレーム枠切り離し後の半導体装置の構成を示す平面図、図8はリードフォーミング工程後の半導体装置の構成を示す平面図、図9は図8の半導体装置におけるL−L’線の断面図である。
リードフォーミング工程では、電極端子部2aを屈曲させるが、屈曲させる前段階として、リードフレーム2のフレーム枠2eから、電極端子部2a、タイバー2c、及び仕切り枠2fをそれぞれ切り離す。
フレーム枠2eから、電極端子部2a、タイバー2c、及び仕切り枠2fを切り離す位置は、D−D’線、E−E’線、F−F’線、G−G’線、H−H’線、I−I’線であり、これらの線に沿ってリードフレームを切断する。なお、切断方法はパンチング等により行う。吊リード2dが、仕切り枠2fおよびタイバー2cと共働しつつフレーム枠からダイパッド部2bに繋がることによって、ダイパッド部2bを支えている。したがって、上記の切り離し位置で切断する際に、電極端子部2aあるいはダイパッド部2bが切断によりリードフレームから落下することを防止できる。
かかるリードフレーム構成の採用により、電極端子部2aあるいはダイパッド部2bが変形することをも抑制でき、フレーム枠2eを屈曲させることなく電極端子部2aを屈曲できる。なお、吊リード2dの厚みを厚く、吊リードの幅を一定の範囲内の幅とすることで、ダイパッド部2bをより一層強固に支えることができる。吊リード2dの厚みは0.4〜0.7mm、幅は10〜20mmで構成することが好ましい。さらに、図9に示すように、吊リード2dに、配列方向と直交する方向に平行な段差を設けることでダイパッド部2bをより一層強固に支えることができる。段差の曲率半径Rは0.3mm以上が好ましい。
フレーム枠2eから電極端子部2aとタイバー2cと各回路パターン間の仕切り枠2fとを切り離した後、電極端子部2aを、半導体素子の上面に延在する方向になるように屈曲する。屈曲位置は、図7中のJ−J’線、および、K−K’線である。図2のように半導体装置が完成した際に、電極端子が樹脂外部に突出する位置になるように屈曲させる。
電極端子部2aは、タイバー2cよりも内側(半導体素子側)で、かつ、金属ワイヤーと電極端子部2aとの接続位置よりも外側の範囲内で屈曲させる。電極端子部2aの屈曲後は、図9のように電極端子部2aが半導体素子の上面に延在する。なお、電極端子部2aの屈曲方法としては、ローラー曲げまたはカム曲げのいずれを使用してもよい。
一方、フレーム枠2eは屈曲させないため、フレーム枠2e部分をハンドリング領域として使用できる結果、複数の半導体装置をリードフレーム一体の状態で容易に搬送できる。つまり、リードフレーム2を搬送する際には、フレーム枠を掴む、押す、引くなどの動作により搬送する。さらに、フレーム枠2eに位置決め用の窪みあるいは孔を設けることで(図示せず)、リードフレーム搬送時の位置決め精度を高めることが可能となり、各工程において搬送先の位置の再調整が容易となる結果、円滑に加工を行うことができる。
次いで、樹脂封止工程について説明する。図10は、本実施の形態1に係る半導体装置の製造方法中の樹脂封止工程に用いられる樹脂封止金型の構成を示す断面図である。図10の樹脂封止金型は、上型定盤20に設けられた上金型21と、下型定盤30に設けられた下金型31とを、上下一対の金型として備えている。上金型21及び下金型31の一部である上金型キャビティブロック22の上金型パーティング面22aと下金型キャビティブロック32の下金型パーティング面32aとが合わせられることで、金型内部空間(22bと32bとにより形成される空間)が形成される。そして、当該金型内部空間に、電極端子部2aの先端部とタイバー2cと仕切り枠2fの先端部以外の残りの部分とが収納される。上記収納作業と並行して、金型内部空間と連通した端子孔22cに電極端子部2aの先端部とタイバー2cと仕切り枠2fの先端部とが配置(挿入)される。フレーム枠2dと電極端子部2aとは、該金型内部空間と一致するようにリードフォーミング工程時に切り分けていることから、電極端子を半導体素子の上面に延在するように構成された複数の半導体装置をフレーム枠で繋がった状態で一括して樹脂封止できる。
図11は、樹脂封止工程における可動クランプの構成を示す斜視図(a)と平面図(b)と樹脂封止金型でのクランプ位置を示す図(c)である。金型上面23は樹脂封止金型の上面を示しており、端子孔22cを備えている。端子孔22cを通して樹脂封止金型の外部へ突出している電極端子部2aの先端部とタイバー2cと仕切り枠2fとを、可動クランプ40でタイバー2c、並びに、その周辺部分の表面及び裏面を挟み込み、可動クランプ40の少なくとも一部を端子孔22cに嵌合することで電極端子部2aの一端側の空間と他端側(先端部側)の空間とを実質的に遮断した状態にする。
挟み込み後、電極端子部2aの一端側から液状の樹脂を注入する。可動クランプを利用した製造方法によれば、液状の樹脂が、電極端子部2aの他端側に流出するのを抑制することが可能となる。つまり、電極端子部2aの他端(先端部)が、トランスファーモールド樹脂となる液状の樹脂に付着したり埋没したりすることをタイバー2cなどによって抑制することが可能となる。
液状の樹脂を注入する際は、樹脂注入口であるゲート(図示せず)から金型内部空間に、トランスファーモールド樹脂(図1)となる液状の樹脂を注入する。注入する樹脂としては、例えばエポキシ樹脂などの熱硬化性樹脂が適用される。なお、ダイパッド部2bの下に樹脂が注入されるフルモールド構造に限らず、ダイパッド部2bの下に絶縁シートや絶縁基板を設け、さらにその下にヒートシンクを金型内部空間に設けてから樹脂封止してもよい。
上型定盤20及び下型定盤30にはヒータ(図示せず)が埋め込まれており、このヒータによって上金型21及び下金型31が昇温される。金型内部空間に注入された樹脂は、加圧された後、上金型21及び下金型31からの熱量によって硬化されることによって、トランスファーモールド樹脂となり、樹脂封止工程が完了する。
なお、樹脂封止工程では、ダイパッド部2bを支える吊リード2dを設けることによって、樹脂注入中における樹脂の圧力によるダイパッド部の浮き沈みを抑制することができる。
樹脂封止工程後のリードカット工程では、タイバー2cと、仕切り枠2fと、吊リード2d等がパンチングによりカットされる。かかるカットにより、複数の電極端子2aが各電極端子間で電気的に独立し、また、電極端子が半導体素子の上面に延在するように構成された複数の半導体装置は、個々の半導体装置に分離されて、図2に示した半導体装置が完成する。
なお、吊リード2dをカットする際に、半導体装置100を構成する樹脂4から吊リード2dを引き抜いてもよい。吊リード2dが樹脂内部から引き抜かれてカットされるため、電極端子の先端部から吊リードまでの絶縁距離を長くすることができる。
実施の形態1の半導体装置の製造方法によれば、ダイパッド部を支える吊リードをリードフレ−ムに設けることで、電極端子部をフレーム枠から選択的に切り離し、切り離した電極端子部を半導体素子の上面方向に延在するように屈曲させることで、ダイボンド工程から樹脂封止工程まで、特に、リードフォーミング工程から樹脂封止工程まで、単一のリードフレームを用いて電極端子が半導体素子の上面方向に延在するように構成された複数の半導体装置を一括して製造可能となる。また、上記各工程においてフレーム枠を利用することで簡便に搬送できるため、生産効率を向上できるという効果を奏する。
なお、本発明は、その発明の範囲内において、各実施の形態及び変形例を自由に組み合わせ、各実施の形態を適宜、変形、省略することが可能である。
100 半導体装置、1a, 1b, 1c, 1d 半導体素子、2 リードフレーム、2a 複数の電極端子(電極端子部)、2b ダイパッド部、2c タイバー、2d 吊リード、2e フレーム枠、2f 仕切り枠、3 金属ワイヤー、4 樹脂、11、12、13 主端子、14、15 制御端子、20 上型定盤、21 上金型、22 上金型キャビティブロック、22a 上金型パーティング面、22c端子孔、23 金型上面、30 下型定盤、31 下金型、32 下金型キャビティブロック、32a 下金型パーティング面、40 可動クランプ

Claims (6)

  1. ダイパッドと前記ダイパッドの周囲に設けられた電極端子部とを有し帯状に配列された複数の回路パターンと、前記電極端子部を構成する複数の電極端子の間を接続しつつ前記回路パターンの配列方向に延在するタイバーと、前記各回路パターン間に仕切り枠を有し前記複数の電極端子及び前記タイバーの両端部に接続され前記回路パターンを囲むように配置された枠部と、前記枠部と前記ダイパッドとの間を前記回路パターンの配列方向に接続する吊リードと、を有するリードフレームにおいて、前記ダイパッドに半導体素子を接合するダイボンディング工程と、
    前記半導体素子と前記複数の電極端子とを金属ワイヤーによって電気的に接続するワイヤーボンディング工程と、
    前記複数の電極端子の端部と前記枠部との接続部分、前記回路パターンの配列方向の両端部における前記枠部と前記タイバーとの接続部分、前記回路パターン間における前記枠部で前記タイバーとの接続部位から前記回路パターンの配列方向に延在する前記枠部の部位までの間の接続部分、をそれぞれ切断し、前記電極端子部における前記タイバーと前記ダイパッドとの間の部位を屈曲させて前記タイバーを含む前記電極端子部の端部を前記半導体素子の上面が向いている方向に延在せしめるリードフォーミング工程と、
    前記電極端子部で前記タイバーより前記半導体素子の上面が向いている方向に位置する部位および前記タイバーが露出するように前記リードフレームを樹脂封止する樹脂封止工程と、
    前記各回路パターン間をそれぞれ切断して個々の半導体装置へと分離するリードカット工程と、
    を備える半導体装置の製造方法。
  2. 前記樹脂封止工程において、前記リードフォーミング工程を経たリードフレームを金型の内部に配置し、前記金型の上部に設けられ配列方向が長手となる矩形状の開口を呈する端子孔を通して前記金型外部に露出した部位を可動クランプによってクランプすることにより前記タイバーを含む部位を挟持するとともに、前記可動クランプの先端部を前記端子孔に嵌合せしめることを特徴とする請求項1に記載の半導体装置の製造方法。
  3. 前記吊リードに、配列方向と直交する方向に平行な段差を設けることを特徴とする請求項1又は2に記載の半導体装置の製造方法。
  4. 前記吊リードの厚みが0.4〜0.7mmであり、配列方向と直交する方向の幅が10〜20mmであることを特徴とする請求項1〜3のいずれか1項に記載の半導体装置の製造方法。
  5. ダイパッドと前記ダイパッドの周囲に設けられた電極端子部とを有し帯状に配列された複数の回路パターンと、前記電極端子部と接続して前記電極端子部と前記ダイパッドとを囲むように配置された枠部と、前記枠部と前記ダイパッドとの間を接続する吊リードと、を有するリードフレームにおいて、前記ダイパッドに半導体素子を接合するダイボンディング工程と、
    前記半導体素子と前記電極端子部とを金属ワイヤーによって電気的に接続するワイヤーボンディング工程と、
    前記電極端子部と前記枠部との接続部位を切断し、前記半導体素子の上面が向いている方向に前記電極端子部を屈曲させて延在せしめるリードフォーミング工程と、
    前記電極端子部で前記半導体素子の上面が向いている方向に位置する部位が露出するように前記リードフレームを樹脂封止する樹脂封止工程と、
    前記各回路パターン間をそれぞれ切断して個々の半導体装置へと分離するリードカット工程と、
    を備える半導体装置の製造方法。
  6. 半導体素子の裏面と接合されたダイパッドを有するリードフレームと前記半導体素子とが単一の樹脂で覆われる半導体装置であって、
    前記半導体素子の表面が向いている方向に前記リードフレームの電極端子部が前記樹脂から露出して延在することを特徴とする半導体装置。
JP2016104791A 2016-05-26 2016-05-26 半導体装置およびその製造方法 Active JP6673012B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2016104791A JP6673012B2 (ja) 2016-05-26 2016-05-26 半導体装置およびその製造方法
US15/379,776 US10074598B2 (en) 2016-05-26 2016-12-15 Semiconductor device and manufacturing method thereof
DE102017205116.7A DE102017205116B4 (de) 2016-05-26 2017-03-27 Halbleitervorrichtung und Fertigungsverfahren derselben
KR1020170063825A KR102011559B1 (ko) 2016-05-26 2017-05-24 반도체 장치 및 그 제조 방법
CN201710385329.8A CN107437509B (zh) 2016-05-26 2017-05-26 半导体装置及其制造方法
CN202011244380.5A CN112382576A (zh) 2016-05-26 2017-05-26 半导体装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016104791A JP6673012B2 (ja) 2016-05-26 2016-05-26 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2017212349A true JP2017212349A (ja) 2017-11-30
JP6673012B2 JP6673012B2 (ja) 2020-03-25

Family

ID=60269134

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016104791A Active JP6673012B2 (ja) 2016-05-26 2016-05-26 半導体装置およびその製造方法

Country Status (5)

Country Link
US (1) US10074598B2 (ja)
JP (1) JP6673012B2 (ja)
KR (1) KR102011559B1 (ja)
CN (2) CN107437509B (ja)
DE (1) DE102017205116B4 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018211684A1 (ja) * 2017-05-19 2018-11-22 新電元工業株式会社 電子モジュール、リードフレーム及び電子モジュールの製造方法
JP7238277B2 (ja) * 2018-06-14 2023-03-14 富士電機株式会社 半導体装置、リードフレーム及び半導体装置の製造方法
US10867894B2 (en) * 2018-10-11 2020-12-15 Asahi Kasei Microdevices Corporation Semiconductor element including encapsulated lead frames
JP7145798B2 (ja) * 2019-03-19 2022-10-03 三菱電機株式会社 半導体装置の製造方法および半導体装置
US11152288B2 (en) * 2019-04-25 2021-10-19 Infineon Technologies Ag Lead frames for semiconductor packages
CN113423173B (zh) * 2021-05-29 2023-09-29 华为技术有限公司 电子元件封装体、电子元件封装组件及电子设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62158352A (ja) * 1986-01-06 1987-07-14 Mitsubishi Electric Corp 樹脂封止半導体装置
JPH04273158A (ja) * 1991-02-27 1992-09-29 Nec Corp 半導体装置
JPH10223825A (ja) * 1997-02-04 1998-08-21 Rohm Co Ltd 樹脂パッケージ型半導体装置、およびその製造方法
JP2012049320A (ja) * 2010-08-26 2012-03-08 Shindengen Electric Mfg Co Ltd 半導体装置及びリードフレーム

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5334872A (en) * 1990-01-29 1994-08-02 Mitsubishi Denki Kabushiki Kaisha Encapsulated semiconductor device having a hanging heat spreading plate electrically insulated from the die pad
JP2568748B2 (ja) * 1990-10-30 1997-01-08 三菱電機株式会社 半導体装置
JP3491481B2 (ja) 1996-08-20 2004-01-26 株式会社日立製作所 半導体装置とその製造方法
JP3892139B2 (ja) * 1998-03-27 2007-03-14 株式会社ルネサステクノロジ 半導体装置
JP3380464B2 (ja) 1998-06-18 2003-02-24 シャープ株式会社 リードフレームおよびそれを用いた半導体装置ならびに半導体装置の製造方法
JP3674333B2 (ja) 1998-09-11 2005-07-20 株式会社日立製作所 パワー半導体モジュール並びにそれを用いた電動機駆動システム
JP2002033433A (ja) 2000-07-13 2002-01-31 Hitachi Ltd 半導体装置およびその製法
JP4286465B2 (ja) * 2001-02-09 2009-07-01 三菱電機株式会社 半導体装置とその製造方法
JP2003204027A (ja) * 2002-01-09 2003-07-18 Matsushita Electric Ind Co Ltd リードフレーム及びその製造方法、樹脂封止型半導体装置及びその製造方法
JP4111767B2 (ja) * 2002-07-26 2008-07-02 株式会社ルネサステクノロジ 半導体装置の製造方法および小型素子の電気特性検査方法
JP4294405B2 (ja) * 2003-07-31 2009-07-15 株式会社ルネサステクノロジ 半導体装置
JP5252819B2 (ja) * 2007-03-26 2013-07-31 三菱電機株式会社 半導体装置およびその製造方法
CN101562163B (zh) * 2008-04-17 2011-06-01 力成科技股份有限公司 以导线架为基底的半导体封装构造及其适用的导线架
JP5634033B2 (ja) * 2008-08-29 2014-12-03 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 樹脂封止型半導体装置とその製造方法
JP2011253950A (ja) * 2010-06-02 2011-12-15 Mitsubishi Electric Corp 電力半導体装置
JP5383621B2 (ja) * 2010-10-20 2014-01-08 三菱電機株式会社 パワー半導体装置
US20130015567A1 (en) * 2010-10-21 2013-01-17 Panasonic Corporation Semiconductor device and production method for same
JP5602095B2 (ja) 2011-06-09 2014-10-08 三菱電機株式会社 半導体装置
JP2013187266A (ja) * 2012-03-06 2013-09-19 Sanken Electric Co Ltd リードフレーム及び半導体モジュール
JP2014082312A (ja) * 2012-10-16 2014-05-08 Renesas Electronics Corp 半導体装置の製造方法および半導体装置
KR101443985B1 (ko) * 2012-12-14 2014-11-03 삼성전기주식회사 전력 모듈 패키지
JP6028592B2 (ja) * 2013-01-25 2016-11-16 三菱電機株式会社 半導体装置
JP2014220439A (ja) * 2013-05-10 2014-11-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62158352A (ja) * 1986-01-06 1987-07-14 Mitsubishi Electric Corp 樹脂封止半導体装置
JPH04273158A (ja) * 1991-02-27 1992-09-29 Nec Corp 半導体装置
JPH10223825A (ja) * 1997-02-04 1998-08-21 Rohm Co Ltd 樹脂パッケージ型半導体装置、およびその製造方法
JP2012049320A (ja) * 2010-08-26 2012-03-08 Shindengen Electric Mfg Co Ltd 半導体装置及びリードフレーム

Also Published As

Publication number Publication date
CN112382576A (zh) 2021-02-19
DE102017205116B4 (de) 2022-08-18
JP6673012B2 (ja) 2020-03-25
CN107437509B (zh) 2021-07-06
US20170345742A1 (en) 2017-11-30
DE102017205116A1 (de) 2017-11-30
KR102011559B1 (ko) 2019-08-16
KR20170134232A (ko) 2017-12-06
US10074598B2 (en) 2018-09-11
CN107437509A (zh) 2017-12-05

Similar Documents

Publication Publication Date Title
JP6673012B2 (ja) 半導体装置およびその製造方法
US7495323B2 (en) Semiconductor package structure having multiple heat dissipation paths and method of manufacture
TWI411098B (zh) 功率半導體封裝結構及其製造方法
US20150223339A1 (en) Semiconductor device
US8884414B2 (en) Integrated circuit module with dual leadframe
KR20080073735A (ko) 상단 및 하단 노출 패키지 반도체 조립 장치 및 방법
KR101928681B1 (ko) 전력용 반도체 장치 및 그 제조 방법
JP5943795B2 (ja) 半導体装置の製造方法
JP5414644B2 (ja) 半導体装置
US9472491B2 (en) Semiconductor package with small gate clip and assembly method
US20150076674A1 (en) Semiconductor device and method of manufacturing the same
US20120241934A1 (en) Semiconductor apparatus and method for manufacturing the same
JP2018170348A (ja) 半導体装置とその製造方法
WO2017071418A1 (zh) 半导体器件及其制造方法
JP2007088160A (ja) 半導体デバイスの製造方法、半導体デバイス、及び電子機器
JP2013051295A (ja) 半導体装置及びその製造方法
JP2014199955A (ja) 半導体装置及び半導体装置の製造方法
JP5676413B2 (ja) 電力用半導体装置
US8378468B2 (en) Semiconductor device and method of manufacturing the same
JP2013143519A (ja) 接続子および樹脂封止型半導体装置
JP2012054319A (ja) リードフレーム、半導体装置及びその製造方法
KR20180021192A (ko) 반도체 장치의 제조 방법
JP2014030017A (ja) 垂直に置かれた基板を電気的に接続するための方法
JP2013187268A (ja) 半導体モジュール
JP2018110169A (ja) 半導体装置および半導体装置製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180710

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190318

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190402

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190528

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20191015

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191212

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200204

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200217

R151 Written notification of patent or utility model registration

Ref document number: 6673012

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250