JP2017147327A - 半導体装置及び製造方法 - Google Patents

半導体装置及び製造方法 Download PDF

Info

Publication number
JP2017147327A
JP2017147327A JP2016027946A JP2016027946A JP2017147327A JP 2017147327 A JP2017147327 A JP 2017147327A JP 2016027946 A JP2016027946 A JP 2016027946A JP 2016027946 A JP2016027946 A JP 2016027946A JP 2017147327 A JP2017147327 A JP 2017147327A
Authority
JP
Japan
Prior art keywords
semiconductor element
resin layer
wire
semiconductor device
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016027946A
Other languages
English (en)
Other versions
JP6711001B2 (ja
Inventor
直之 金井
Naoyuki Kanai
直之 金井
堀　元人
Motohito Hori
元人 堀
悟史 金子
Satoshi Kaneko
悟史 金子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2016027946A priority Critical patent/JP6711001B2/ja
Priority to US15/390,683 priority patent/US10418359B2/en
Priority to CN201611233908.2A priority patent/CN107093587B/zh
Priority to DE102017200013.9A priority patent/DE102017200013A1/de
Publication of JP2017147327A publication Critical patent/JP2017147327A/ja
Application granted granted Critical
Publication of JP6711001B2 publication Critical patent/JP6711001B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H01L23/295—Organic, e.g. plastic containing a filler
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3178—Coating or filling in grooves made in the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66143—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48105—Connecting bonding areas at different heights
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/8592—Applying permanent coating, e.g. protective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H01L23/049—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body the other leads being perpendicular to the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Dispersion Chemistry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

【課題】ワイヤの接合部を保護する。
【解決手段】半導体装置１００は、表面に電極を有する半導体素子１２、半導体素子１２の電極に接合されるワイヤ１５、半導体素子１２の表面におけるワイヤ１５の接合部を覆う樹脂層２２ｂ、並びに半導体素子１２、ワイヤ１５、及び樹脂層２２ｂを封止するゲル充填材２３を備える。樹脂層２２ｂによりワイヤ１５の接合部を保護することで、その劣化が緩和され、半導体装置１００の信頼性が向上する。
【選択図】図１Ｂ

Description

本発明は、半導体装置及び製造方法に関する。
太陽光発電、風力発電等の再生可能エネルギ分野、ハイブリッド自動車、電気自動車等の車載分野、及び車両等の鉄道分野のような効率的な電力変換が求められる分野において、パワー半導体装置（単に半導体装置とも呼ぶ）が広く利用されている。ここで、半導体装置において、シリコンカーバイド（ＳｉＣ）化合物半導体素子等の次世代半導体素子が搭載されるようになった。例えば特許文献１には、シリコン（Ｓｉ）半導体スイッチング素子にＳｉＣダイオードを逆並列に接続した半導体装置が開示されている。ＳｉＣ化合物半導体素子は、従来のＳｉ半導体素子に対して絶縁破壊電界強度が高いことから高耐圧であり、また不純物濃度をより高く、活性層をより薄くすることができることから高効率且つ高速動作が可能な小型の半導体装置を実現することができる。
特許文献１ 特開２００４−９５６７０号公報
しかしながら、ＳｉＣ化合物半導体素子は高温下での使用にも耐え得るが、チップジャンクション温度が上昇して電極膜及びワイヤ接合部が劣化することで、半導体装置としての信頼性が低下するという問題がある。
また、半導体装置において大きな電流容量が求められる一方で十分でない結晶品質によりＳｉＣ化合物半導体素子をＳｉ半導体素子ほどに大きく構成することができないことから、半導体素子の周縁に設けられる電界緩和領域（ガードリングとも呼ぶ）を狭く設計しなければならない。ここで、狭いガードリング上に大きな電界が集中することで、半導体素子とこれを封止するゲル充填材との界面で絶縁破壊が起こり得るという問題もある。
本発明の第１の態様においては、第１表面電極と第１ガードリングを有する第１半導体素子と、第２表面電極と第２ガードリングを有する第２半導体素子と、第１表面電極に接合される第１ワイヤと、第２表面電極に接合される第２ワイヤと、第１及び第２ガードリングの少なくとも一方を覆う第１樹脂層と、第１及び第２半導体素子、第１及び第２ワイヤ、および第１樹脂層を封止するゲル充填材と、を備える半導体装置が提供される。
本発明の第２の態様においては、半導体装置の製造方法であって、第１表面電極を有する第１半導体素子の第１表面電極に第１ワイヤを接合する段階と、第１表面電極と第１ワイヤの第１接合部を覆う第２樹脂層を形成する段階と、第１半導体素子、第１ワイヤ、および第２樹脂層をゲル充填材により封止する段階と、を備える製造方法が提供される。
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本実施形態に係る半導体装置の構成を、図１Ｂの基準線ＡＡに関する上面視において示す。 本実施形態に係る半導体装置の断面構成を、図１Ａの基準線ＢＢに関する側面視において示す。 半導体装置の第１の製造方法のフローを示す。 半導体装置の第１の製造方法において半導体素子を実装した状態を示す。 半導体装置の第１の製造方法において第２樹脂層を形成した状態を示す。 半導体装置の第１の製造方法においてワイヤ接合した状態を示す。 半導体装置の第１の製造方法において第１樹脂層を形成した状態を示す。 半導体装置の第１の製造方法においてゲル充填材により封止した状態を示す。 半導体装置の第２の製造方法のフローを示す。 半導体装置の第２の製造方法において半導体素子を実装した状態を示す。 半導体装置の第２の製造方法においてワイヤ接合した状態を示す。 半導体装置の第２の製造方法において樹脂層を形成した状態を示す。 半導体装置の第２の製造方法においてゲル充填材により封止した状態を示す。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１Ａ及び図１Ｂは、本実施形態に係る半導体装置１００の構成を示す。ただし、図１Ａは図１Ｂの基準線ＡＡに関する上面視における構成を示し、図１Ｂは図１Ａの基準線ＢＢに関する側面視における断面構成を示す。半導体装置１００は、これに搭載される半導体素子の電極とワイヤとの接合部を、樹脂層を用いて保護することで半導体装置の信頼性を確保するとともに、半導体素子のガードリングを樹脂層を用いて保護することで半導体装置の耐圧性を向上することを目的とし、ケース１、カバー２、絶縁基板３、端子５，６及び７、半導体素子１１及び１２、ワイヤ１５，１６及び１７、樹脂層２１及び２２、並びにゲル充填材２３を備える。
ケース１は、半導体装置１００の構成各部を収容する筐体であり、その底部をベース基板１ａとして含む。ベース基板１ａは、その上に半導体装置１００の構成各部を支持する。ベース基板１ａは、放熱性の高い銅（Ｃｕ）基板、アルミ炭化ケイ素複合材（Ａｌ−ＳｉＣ）基板等を採用することができる。なお、ケース１の底部を構成するベース基板１ａと側部を構成する枠体とを個別に形成し、ベース基板１ａの周縁上に枠体を立設することでケース１を形成することとしてもよい。
カバー２は、平板状の蓋体であり、ケース１の側部上に載置されて半導体装置１００の構成各部をケース１内に封入する。カバー２は、端子５，６及び７の上端をケース１外に突出するための複数の開口２ａが形成されている。
絶縁基板３は、半導体素子１１及び１２を搭載する基板であり、例えばＤＣＢ(Direct Copper Bonding)基板、ＡＭＢ(Active Metal Blazing)基板等を採用することができる。絶縁基板３は、絶縁板３ａ、金属層３ｂ、配線層３ｃを含む。絶縁板３ａは、例えば窒化アルミニウム、窒化珪素、酸化アルミニウム等の絶縁性セラミックスから例えば０．２〜１ｍｍ厚に構成される板状部材である。金属層３ｂは、銅、アルミニウム等の導電性金属を用いて、例えば０．１〜１ｍｍの膜厚で、絶縁板３ａの下面に設けられている。なお、防錆等の目的で、金属層３ｂの表面をニッケル等を用いてメッキ処理してもよい。配線層３ｃは、金属層３ｂと同様に銅、アルミニウム等の導電性金属を用いて、絶縁板３ａの上面に設けられている。絶縁基板３は、はんだ等の接合材（不図示）を介してベース基板１ａ上に固定される。
絶縁基板３の配線層３ｃは、３つの配線パターン３ｃ１，３ｃ２及び３ｃ３を有する。配線パターン３ｃ１は、矩形状を有し、絶縁板３ａ上における図面左側約３分の２の領域内に配設されている。配線パターン３ｃ１には、後述する半導体素子１１及び１２が並設される。配線パターン３ｃ２及び３ｃ３は、矩形状を有し、絶縁板３ａ上における図面右側約３分の１の領域内に並設されている。
端子５，６及び７は、半導体素子１１に外部信号を入力する又は半導体素子１１から電流を外部に入出力するための入出力用端子である。端子５，６及び７は、例えば銅、アルミニウム等の導電性金属を用いて円柱状又は平板状に成形されている。端子５は、配線層３ｃの配線パターン３ｃ１の左端近傍に２つ立設されている。端子５は、配線パターン３ｃ１を介して、後述する半導体素子１１のコレクタ電極及び半導体素子１２のカソード電極に接続する。端子６は、配線層３ｃの配線パターン３ｃ２上に２つ立設されている。端子６は、配線パターン３ｃ２及びワイヤ１５，１６を介して、半導体素子１１のエミッタ電極１１ａ及び半導体素子１２のアノード電極１２ａに接続する。端子７は、配線層３ｃの配線パターン３ｃ３上に１つ立設されている。端子７は、配線パターン３ｃ３及びワイヤ１７を介して、半導体素子１１のゲート電極１１ｂに接続する。端子５，６及び７は、はんだ等の接合材（不図示）により配線パターン上に立設されて、それぞれの先端をカバー２の開口２ａを介してケース１外に突出する。なお、端子５，６、及び７はケース１又はカバー２に予めインサート成形されていてもよい。
半導体素子１１は、本実施形態の半導体装置１００に組み込まれるＳｉ半導体素子であり、例えば、表面及び裏面のそれぞれに電極を有する縦型のパワー金属酸化物半導体電界効果トランジスタ（パワーＭＯＳＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）等を採用することができる。なお、半導体素子１１は、縦型の素子に限らず、表面にのみ電極が設けられた横型の素子であってもよい。半導体素子１１は、ＩＧＢＴ（又はパワーＭＯＳＦＥＴ）の場合に、表面にエミッタ電極（又はソース電極）１１ａ及びゲート電極１１ｂ並びにそれら電極の周囲又は表面の縁部にガードリング１１ｃ、裏面にコレクタ電極（又はドレイン電極（不図示））を有する。半導体素子１１は、コレクタ電極（又はドレイン電極）をはんだ等の接合材（不図示）により配線層３ｃの配線パターン３ｃ１に接続することで、その裏面にて絶縁基板３上に固定される。
半導体素子１２は、本実施形態の半導体装置１００に組み込まれるＳｉＣ半導体ダイオードあり、一例として、半導体素子１１に逆並列に接続されるショットキーバリアダイオード（ＳＢＤ）を採用することができる。半導体素子１２は、表面にアノード電極１２ａ及びその周囲に又は表面の縁部にガードリング１２ｂ、裏面にカソード電極（不図示）を有する。半導体素子１２は、カソード電極をはんだ等の接合材（不図示）により配線層３ｃの配線パターン３ｃ１に接続することで、その裏面にて絶縁基板３上に固定される。なお、配線層３ｃの配線パターン３ｃ１により、半導体素子１２のカソード電極は半導体素子１１のコレクタ電極に接続される。
ワイヤ１５，１６及び１７は、半導体素子１１及び１２の表面電極間に又はそれらの表面電極を配線パターン３ｃ１及び３ｃ２に接合するワイヤ状の部材である。ワイヤ１５，１６及び１７は、例えば銅、アルミニウム等の導電性金属又は鉄アルミ合金等の導電性合金を用いて、例えば高耐圧装置に対して直径３００〜５００μｍに形成される。ワイヤ１５は、複数（紺実施形態では一例として４つ）のワイヤを含み、半導体素子１１の表面電極、すなわちエミッタ電極１１ａと半導体素子１２の表面電極、すなわちアノード電極１２ａとに両端が接合される。ワイヤ１６は、複数（紺実施形態では一例として４つ）のワイヤを含み、半導体素子１１の表面電極、すなわちエミッタ電極１１ａを配線パターン３ｃ２に接続する。ワイヤ１７は、１つのワイヤを含み（複数のワイヤを含んでもよい）、半導体素子１１の表面電極、すなわちゲート電極１１ｂを配線パターン３ｃ３に接続する。なお、ワイヤ１５及び１６は、半導体素子１１の電極でステッチボンディングにより一体に構成されており、半導体素子１２の表面電極から配線パターン３ｃ３を連続したワイヤで配線されていてもよい。
樹脂層２１及び２２は、それぞれ半導体素子１１及び１２の表面を覆って、ワイヤ１５，１６、及び１７の接合部並びにガードリング１１ｃ及び１２ｂを保護する部材である。樹脂層２１及び２２は、例えばポリイミド樹脂（ガラス転移温度Ｔｇは３２４℃）、ポリアミドイミド樹脂（ガラス転移温度Ｔｇは２７５℃）等のポリイミドを含む。
半導体素子１１又は１２としてＳｉＣデバイスを採用すると、そのチップジャンクション温度（Ｔｊｍａｘ）は例えば１７５℃まで上昇すると予想されるため、その温度より十分高い、例えば２００℃以上のガラス転移温度Ｔｇを有するポリイミドを使用することとする。また、製造工程において半導体装置１００がより高温度下に置かれる場合、さらに高いガラス転移温度を有するポリイミドを使用することとしてもよい。それにより、樹脂層２１及び２２の硬度が維持されてワイヤ１５，１６、及び１７を半導体素子１１及び１２の電極に固定するとともに、各ワイヤの電極との接合部を保護することができる。ここで、半導体素子１１及び１２の表面電極の構造が異なる場合、それに応じて各ワイヤをそれぞれ適切な条件で電極に接合しなければならない。それに対して、樹脂層２１及び２２により覆うことで、表面電極の構造に依らず同じ条件で一律に各ワイヤを電極に接合することが可能となる。
また、樹脂層２１及び２２の膜厚は、例えば１０〜５０μｍとする。それにより、電界緩和効果が得られ、特にガードリング１１ｃ及び１２ｂとゲル充填材２３との界面での絶縁性を維持することができる。なお、樹脂層２１及び２２による電界緩和の効果は、５０μｍ以上の膜厚に対してさほど向上しない。
樹脂層２１は、第１及び第２樹脂層２１ａ，２１ｂを一体的に含む。第１樹脂層２１ａは、半導体素子１１の表面の周縁に設けられて、半導体素子１１のガードリング１１ｃを覆う。第２樹脂層２１ｂは、半導体素子１１の表面の中央に設けられて、エミッタ電極１１ａとのワイヤ１５及び１６の接合部並びにゲート電極１１ｂとのワイヤ１７の接合部を覆う。なお、樹脂層２１は、第１及び第２樹脂層２１ａ，２１ｂをそれぞれ別体として含んでもよい。
樹脂層２２は、第１及び第２樹脂層２２ａ，２２ｂを一体的に含む。第１樹脂層２２ａは、半導体素子１２の表面の周縁に設けられて、半導体素子１２のガードリング１２ｂを覆う。第２樹脂層２２ｂは、半導体素子１２の表面の中央に設けられて、アノード電極１２ａとのワイヤ１５の接合部を覆う。なお、樹脂層２２は、第１及び第２樹脂層２２ａ，２２ｂをそれぞれ別体として含んでもよい。
なお、樹脂層２１及び２２は、配線パターン３ｃ１の表面を少なくとも部分的に含んで半導体素子１１及び１２の両表面の上に一体的に設けてもよい。これにより、半導体素子１１及び１２の側面に発生する電界強度も緩和することができる。ここで、樹脂層２１及び２２により、ワイヤ１５の全体を覆ってもよい。また、配線層３ｃの配線パターン３ｃ２とのワイヤ１６の接合部及び配線パターン３ｃ３とのワイヤ１７の接合部に樹脂層を設けて、配線パターン３ｃ２及び３ｃ３を覆ってもよい。係る場合、樹脂層２１及び２２は、配線パターン３ｃ１，３ｃ２及び３ｃ３の表面を少なくとも部分的に含んで半導体素子１１及び１２の両表面の上に一体的に設けてもよい。ここで、樹脂層２１及び２２により、ワイヤ１５，１６及び１７の全体を覆ってもよい。ワイヤ全体を覆うことにより、振動等によりワイヤが変形することが防止され、ワイヤ接合部に発生する負荷が軽減でき、信頼性をさらに向上する。
ゲル充填材２３は、半導体装置１００の構成各部を封止するための部材であり、一例としてシリコーンゲルを用いることができる。ゲル充填材２３は、ケース１内（ベース基板１ａ上）に絶縁基板３、半導体素子１１及び１２、端子５，６及び７、ワイヤ１５，１６及び１７、並びに樹脂層２１及び２２が配設された後、それらの上に充填される。さらに、カバー２をケース１の側部上に載置することで、構成各部がケース１内に封入される。なお、樹脂層２１及び２２により覆われる接合部を除くワイヤ１５，１６及び１７の残りの部分はゲル充填材２３中に露出する。
図２に、半導体装置１００の第１の製造方法のフローを示す。
ステップＳ１では、半導体素子１１及び１２を実装する。図３に示すように、まず、絶縁基板３を、はんだ等の接合材（不図示）を介してベース基板１ａ上（ケース１内）に配設する。次に、半導体素子１１及び１２を、はんだ等の接合材（不図示）を介して絶縁基板３の配線層３ｃのうちの配線パターン３ｃ１上に並設する。次に、端子５，６及び７を、はんだ等の接合材（不図示）によりそれぞれ配線パターン３ｃ１，３ｃ２及び３ｃ３上に立設する。最後に、リフロー炉を用いて接合材をリフローすることで、ベース基板１ａ上に絶縁基板３が接合され、絶縁基板３の配線パターン３ｃ１上に半導体素子１１及び１２が接合され、絶縁基板３の配線パターン３ｃ１，３ｃ２及び３ｃ３上にそれぞれ端子５，６及び７の下端が接合される。
なお、リフロー炉は、接合材として板はんだを用いる場合はＨ２リフロー炉、フラックス入りはんだを用いる場合はＮ２リフロー炉を利用することができる。また、接合材としてはんだを用いる場合、好ましくは、例えばＳｎ−Ａｇ−Ｃｕ系、Ｓｎ−Ｓｂ系、Ｓｎ−Ｓｂ−Ａｇ系、Ｓｎ−Ｃｕ系、Ｓｎ−Ｓｂ−Ａｇ−Ｃｕ系、Ｓｎ−Ｃｕ−Ｎｉ系、Ｓｎ−Ａｇ系等の鉛フリーはんだを用いることとする。
ステップＳ２では、第１樹脂層２１ａ及び２２ａを形成する。
図４に示すように、ポリイミドを、例えばインクジェット塗布装置又はディスペンサ塗布装置により、半導体素子１１の表面の周縁に塗布し、乾燥させることで第１樹脂層２１ａを形成する。第１樹脂層２１ａにより、半導体素子１１のガードリング１１ｃが覆われる。
同様に、ポリイミドを半導体素子１２の表面の周縁に塗布し、乾燥させることで第１樹脂層２２ａを形成する。第１樹脂層２２ａにより、半導体素子１２のガードリング１２ｂが覆われる。なお、ステップＳ２は、必ず、後述するステップＳ３におけるワイヤ接合の前（ただし、直前である必要はない）に行うこととする。
ステップＳ３では、ワイヤ１５，１６及び１７を接合する。図５に示すように、まず、ワイヤ１５の両端を、半導体素子１１の表面電極、すなわちエミッタ電極１１ａと半導体素子１２の表面電極、すなわちアノード電極１２ａとにそれぞれ接合する。次に、ワイヤ１６の両端を、半導体素子１１の表面電極、すなわちエミッタ電極１１ａと配線パターン３ｃ２とにそれぞれ接合する。最後に、ワイヤ１７の両端を、半導体素子１１の表面電極、すなわちゲート電極１１ｂと配線パターン３ｃ３とにそれぞれ接合する。
ステップＳ４では、第２樹脂層２１ｂ及び２２ｂを形成する。
図６に示すように、ポリイミドを、例えばディスペンサ塗布装置により、半導体素子１１の表面の中央に塗布し、乾燥させることで第２樹脂層２１ｂを形成する。第２樹脂層２１ｂにより、半導体素子１１のエミッタ電極１１ａとのワイヤ１５及び１６の接合部並びにゲート電極１１ｂとのワイヤ１７の接合部が覆われる。ここで、ポリイミドを、半導体素子１１の表面の周縁に形成された第１樹脂層２１ａと少なくとも部分的に重ねて塗布することで、第１樹脂層２１ａと一体的に第２樹脂層２１ｂを形成して一体の樹脂層２１としてもよいし、第１樹脂層２１ａに重ねないで塗布することで、第１樹脂層２１ａと別体として第２樹脂層２１ｂを形成してもよい。
同様に、ポリイミドを半導体素子１２の表面の中央に塗布し、乾燥させることで第２樹脂層２２ｂを形成する。第２樹脂層２２ｂにより、半導体素子１２のアノード電極１２ａとのワイヤ１５の接合部が覆われる。ここで、ポリイミドを、半導体素子１２の表面の周縁に形成された第１樹脂層２２ａと少なくとも部分的に重ねて塗布することで、第１樹脂層２２ａと一体的に第２樹脂層２２ｂを形成して一体の樹脂層２２としてもよいし、第１樹脂層２２ａに重ねないで塗布することで、第１樹脂層２２ａと別体として第２樹脂層２２ｂを形成してもよい。
なお、先のステップＳ２において半導体素子１１及び１２の表面の周縁にポリイミドを塗布して第１樹脂層２１ａ及び２２ａを形成した後で、ステップＳ４において半導体素子１１の表面の中央、すなわち第１樹脂層２１ａ及び２２ａの内側にポリイミドを塗布して第２樹脂層２１ｂ及び２２ｂを形成することで、ポリイミドが第１樹脂層２１ａ及び２２ａを越えて半導体素子１１及び１２の表面外に塗布されることなく、また第１樹脂層２１ａ及び２２ａより大きな厚みで第２樹脂層２１ｂ及び２２ｂを形成することができる。
ステップＳ５では、ゲル充填材２３により半導体装置１００の構成各部を封止する。図７に示すように、まず、ゲル充填材２３を、絶縁基板３、半導体素子１１及び１２、端子５，６及び７、ワイヤ１５，１６及び１７、並びに樹脂層２１及び２２の上に充填する。次に、カバー２を、その開口２ａに端子５，６及び７の上端を通して、ケース１の側部上に載置する。最後に、カバー２をケース１に接合する。
なお、第１の製造方法では、第１及び第２樹脂層２１ａ，２１ｂをそれぞれ異なる工程（すなわちステップＳ２及びＳ４）で半導体素子１１上に形成し、同様に第１及び第２樹脂層２２ａ，２２ｂをそれぞれ異なる工程（すなわちステップＳ２及びＳ４）で半導体素子１２上に形成したが、これに代えて、同じ工程において、第１及び第２樹脂層２１ａ，２１ｂを一体的に、すなわち一体の樹脂層２１として半導体素子１１上に形成し、同様に第１及び第２樹脂層２２ａ，２２ｂを一体的に、すなわち一体の樹脂層２２として半導体素子１２上に形成してもよい。
図８に、半導体装置１００の第２の製造方法のフローを示す。
ステップＳ１１では、半導体素子１１及び１２を実装する。図９に示すように、絶縁基板３をベース基板１ａ上（ケース１内）に配設し、半導体素子１１及び１２を絶縁基板３の配線層３ｃのうちの配線パターン３ｃ１上に並設し、端子５，６及び７をそれぞれ配線パターン３ｃ１，３ｃ２及び３ｃ３上に立設する。詳細は、先述のステップＳ１と同様である。
ステップＳ１２では、ワイヤ１５，１６及び１７を接合する。図１０に示すように、ワイヤ１５の両端を半導体素子１１のエミッタ電極１１ａと半導体素子１２のアノード電極１２ａとにそれぞれ接合し、ワイヤ１６の両端を半導体素子１１のエミッタ電極１１ａと配線パターン３ｃ２とにそれぞれ接合し、ワイヤ１７の両端を半導体素子１１のゲート電極１１ｂと配線パターン３ｃ３とにそれぞれ接合する。詳細は、先述のステップＳ３と同様である。
ステップＳ１３では、樹脂層２１及び２２を形成する。
図１１に示すように、ポリイミドを、例えばディスペンサ塗布装置により、半導体素子１１の表面全体に塗布し、乾燥させることで樹脂層２１を形成する。樹脂層２１により、半導体素子１１のエミッタ電極１１ａとのワイヤ１５及び１６の接合部並びにゲート電極１１ｂとのワイヤ１７の接合部が覆われるとともに、半導体素子１１のガードリング１１ｃが覆われる。
同様に、ポリイミドを半導体素子１２の表面全体に塗布し、乾燥させることで樹脂層２２を形成する。樹脂層２２により、半導体素子１２のアノード電極１２ａとのワイヤ１５の接合部が覆われるとともに、半導体素子１２のガードリング１２ｂが覆われる。
ステップＳ１４では、ゲル充填材２３により半導体装置１００の構成各部を封止する。図１２に示すように、ゲル充填材２３を、ケース１内に充填し、カバー２をケース１の側部上に載置して接合する。詳細は、先述のステップＳ５と同様である。
以下に実施例を挙げて本発明をさらに具体的に説明するが、この実施例は本発明の範囲を限定するものではない。
《実施例１》
第２の製造方法に従って半導体装置１００を製造した。なお、絶縁基板３として、絶縁板３ａの厚さ１．０ｍｍ、金属層３ｂ及び配線層３ｃの厚さ０．２ｍｍ、配線層３ｃの端部と絶縁板３ａの端部との離間距離（額縁長）１．５ｍｍ、並びに金属層３ｂの端部と絶縁板３ａの端部との離間距離（額縁長）０．５ｍｍのデンカＡｌＮプレート（Ａｌ回路ＡｌＮ基板、電気化学工業製）を使用した。また、半導体素子１１及び１２として、Ｓｉ半導体ＩＧＢＴ及びＳｉＣ半導体ＳＢＤを使用した。また、ベース基板１ａとして、ＡｌＳｉＣ基板（電気化学工業製）を使用した。
また、ステップＳ１１において、半導体素子１１及び１２を絶縁基板３上に接合するための接合材として、はんだ（Sn-8Sb-3Ag、日本ハンダ製ペレット）を使用した。また、絶縁基板３をベース基板１ａ上に接合するための接合材として、はんだ（Sn-40Pb、日本ハンダ製ペレット）を使用した。
また、ステップＳ１２において、ワイヤ１５，１６及び１７として、直径４００μｍのアルミニウムワイヤを使用した。
また、ステップＳ１３において、半導体素子１１及び１２の表面全体（すなわち、表面の周縁及び中央の両方）に塗布するポリイミドとしてユピア（（登録商標）宇部興産製、ガラス転移温度３２４℃）を、ディスペンサ塗布装置としてSHOTMASTER（（登録商標）武蔵エンジニアリング製）を用いて、膜厚５０μｍで塗布した。
また、ステップＳ１４において、ゲル充填材２３としてTSE3051SK（モメンティブ・パフォーマンス・マテリアルズ・ジャパン製）を使用した。また、このゲル充填材２３をケース１内に充填し、１００℃で１時間加熱した。また、カバー２を、接着剤を用いてケース１の側部上に接合した。
《比較例１》
ステップＳ１３を省略して樹脂層２１及び２２を形成しなかったことを除いて、実施例１と同様に製造した。
《比較例２》
ステップＳ１３において使用するポリイミドをCT4112A1（京セラケミカル製、ガラス転移温度１７０℃）に変更したことを除いて、実施例１と同様に製造した。
《比較例３》
ステップＳ１３において、半導体素子１１及び１２の表面の周縁にのみポリイミドを塗布してガードリング１１ｃ及び１２ｂのみを樹脂層（第１樹脂層２１ａ及び２２ａに相当する）により覆ったことを除いて、実施例１と同様に製造した。
《比較例４》
ステップＳ１３において、半導体素子１１及び１２の表面の中央にのみポリイミドを塗布してワイヤ１５，１６及び１７の接合部のみを樹脂層により覆ったことを除いて、実施例１と同様に製造した。
≪比較例５≫
樹脂層の膜厚を８μｍとしたことを除いて、実施例１と同様に製造した。
《評価》
実施例１及び比較例１〜４の半導体装置のそれぞれについて、印加試験装置（ＣＳ−５４００、岩通製）を使用して１５０℃の温度下で逆バイアス３．３ｋＶを印加する試験を行い、半導体装置において特に半導体素子１２とゲル充填材２３との界面で絶縁破壊が生じた台数（破壊台数と呼ぶ）を評価した。なお、この破壊台数は、半導体装置の絶縁耐量を表す。また、温度２５℃と１５０℃とにおけるパワーサイクル評価（チップジャンクション温度は１５０℃）を行い、熱抵抗の変化率が２０％を超えたパワーサイクル数（パワーサイクル耐量と呼ぶ）を評価した。絶縁耐量が高く（すなわち、破壊台数が少なく）且つパワーサイクル耐量が高い（すなわち、パワーサイクル数が大きい）ほど高い信頼性を意味する。
実施例１の半導体装置に対して、印加試験による破壊台数は１００台の半導体装置当たり０台、パワーサイクル数は３０万サイクルと評価された。半導体素子１２の表面全体にガラス転移温度２００度以上のポリイミドを用いて樹脂層２２を形成して、まずガードリング１２ｂを保護したことで半導体素子１２の表面とゲル充填材２３との間での電界強度の集中が緩和されて絶縁耐量が向上し、さらにワイヤ１５の接合部を保護したことで半導体素子１２の電極膜の劣化及びワイヤクラックの発生が抑制されてパワーサイクル耐量が向上したものと判断される。
比較例１の半導体装置に対して、印加試験による破壊台数は１００台の半導体装置当たり６台、パワーサイクル数は１５万サイクルと評価された。この評価は、半導体素子１２の表面に樹脂層２２を形成せず、ガードリング１２ｂを保護しなかったことで半導体素子１２の表面とゲル充填材２３との界面に電界が集中して絶縁破壊が生じ、またアノード電極１２ａとのワイヤ１５の接合部を保護しなかったことで電極膜の劣化及び／又はワイヤクラックが生じたことを示唆する。
比較例２の半導体装置に対して、印加試験による破壊台数は１００台の半導体装置当たり２台、パワーサイクル数は２０万サイクルと評価された。半導体素子１２の表面に樹脂層２２を形成せず、ガードリング１２ｂ及びワイヤ１５の接合部ともに保護しなかった比較例１に対して、絶縁耐量及びパワーサイクル耐量ともに向上している。しかし、その程度は、実施例１の半導体装置と比較すると明らかに小さい。この評価は、実施例１の半導体装置において使用したポリイミドに対してガラス転移温度の低いポリイミドを用いて樹脂層２２を形成したことで、印加試験及びパワーサイクル評価の温度下において樹脂層２２の物性が変化し、ガードリング１２ｂ及びワイヤ１５の接合部を十分に保護することができなかったことを示唆する。
比較例３の半導体装置に対して、印加試験による破壊台数は実施例１と同様に１００台の半導体装置当たり０台、しかしパワーサイクル数は１５万サイクルと評価された。この評価は、比較例１と同様に、半導体素子１２の表面の中央に樹脂層２２を形成せず、アノード電極１２ａとのワイヤ１５の接合部を保護しなかったことで電極膜の劣化及び／又はワイヤクラックが生じたことを示唆する。
比較例４の半導体装置に対して、パワーサイクル数は実施例１と同様に３０万サイクル、しかし印加試験による破壊台数は１００台の半導体装置当たり６台と評価された。この評価は、比較例１と同様に、半導体素子１２の表面の周縁に樹脂層２２を形成せず、ガードリング１２ｂを保護しなかったことで半導体素子１２の表面とゲル充填材２３との界面に電界が集中して絶縁破壊が生じたことを示唆する。
比較例５の半導体装置に対して、パワーサイクル数は実施例１と同様に３０万サイクル、しかし印加試験による破壊台数は１００台の半導体装置当たり４台と評価された。この評価は、樹脂層２２の膜厚が８μｍと薄かったため、電界緩和の効果がそれほど発揮されなかったとことを示唆する。
以上の評価より、本実施形態の半導体装置１００は、これに搭載される半導体素子の電極とワイヤとの接合部を樹脂層を用いて保護することで半導体装置の信頼性を確保するとともに、半導体素子のガードリングを樹脂層を用いて保護することで半導体装置の耐圧性を向上することができる。
なお、本実施形態に係る半導体装置１００において、半導体素子１１はＳｉ半導体から構成されるＳｉ半導体デバイスに限らず、また半導体素子１２はＳｉＣ半導体から構成されるＳｉＣ半導体デバイスに限らず、任意の半導体から構成される半導体デバイスであってもよい。また、半導体素子１１及び１２は、単一の半導体デバイス又は任意の数の半導体デバイスの組み合わせであってもよい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１…ケース、１ａ…ベース基板、２…カバー、２ａ…開口、３…絶縁基板、３ａ…絶縁板、３ｂ…金属層、３ｃ…配線層、３ｃ１，３ｃ２，３ｃ３…配線パターン、５，６，７…端子、１１…半導体素子、１１ａ…エミッタ電極、１１ｂ…ゲート電極、１１ｃ…ガードリング、１２…半導体素子、１２ａ…アノード電極、１２ｂ…ガードリング、１５，１６，１７…ワイヤ、２１（２１ａ，２１ｂ）…樹脂層（第１樹脂層、第２樹脂層）、２２（２２ａ，２２ｂ）…樹脂層（第１樹脂層、第２樹脂層）、２３…ゲル充填材、１００…半導体装置。

Claims (13)

  1. 第１表面電極と第１ガードリングを有する第１半導体素子と、
    第２表面電極と第２ガードリングを有する第２半導体素子と、
    前記第１表面電極に接合される第１ワイヤと、
    前記第２表面電極に接合される第２ワイヤと、
    前記第１及び第２ガードリングの少なくとも一方を覆う第１樹脂層と、
    前記第１及び第２半導体素子、前記第１及び第２ワイヤ、および前記第１樹脂層を封止するゲル充填材と、
    を備える半導体装置。
  2. 前記第１表面電極と前記第１ワイヤとの第１接合部と、前記第２表面電極と第２ワイヤとの第２接合部の少なくとも一方の前記接合部を覆う第２樹脂層と、
    を更に備える請求項１に記載の半導体装置。
  3. 前記樹脂層は、ポリイミドを含む請求項１又は２に記載の半導体装置。
  4. 前記ポリイミドは、ガラス転移温度が２００℃以上である請求項３に記載の半導体装置。
  5. 前記第１樹脂層は、厚みが１０μｍから５０μｍである請求項１から４のいずれか一項に記載の半導体装置。
  6. 前記第２樹脂層は、厚みが１０μｍから５０μｍである請求項２に記載の半導体装置。
  7. 前記ゲル充填材は、シリコーンゲルを含む請求項１から６のいずれか一項に記載の半導体装置。
  8. 前記第１半導体素子は、ＳｉＣ半導体素子であり、
    前記第２半導体素子は、Ｓｉ半導体素子又はＳｉＣ半導体素子である
    請求項１から７のいずれか一項に記載の半導体装置。
  9. 前記第１半導体素子及び前記第２半導体素子を搭載する基板と、
    内部空間に前記第１半導体素子、前記第２半導体素子、前記基板、前記第１ワイヤ、第２ワイヤ、および前記第１樹脂層が配設され、当該内部空間に前記ゲル充填材が充填されるケースと、
    を更に備える請求項１から７のいずれか一項に記載の半導体装置。
  10. 半導体装置の製造方法であって、
    第１表面電極を有する第１半導体素子の前記第１表面電極に第１ワイヤを接合する段階と、
    前記第１表面電極と前記第１ワイヤの第１接合部を覆う第２樹脂層を形成する段階と、
    前記第１半導体素子、前記第１ワイヤ、および前記第２樹脂層をゲル充填材により封止する段階と、
    を備える製造方法。
  11. 前記第１半導体素子の表面の縁部に位置するガードリングを覆う、前記第２樹脂層と一体または別体の第１樹脂層を形成する段階を更に備える請求項１０に記載の製造方法。
  12. 前記第１樹脂層を形成する段階は、前記第１半導体素子の第１表面電極に第１ワイヤを接合する前に前記第１樹脂層を形成する請求項１１に記載の製造方法。
  13. 前記第１樹脂層を形成する段階は、インクジェット塗布装置によって前記ガードリングを覆う樹脂を塗布して前記第１樹脂層を形成し、
    前記第２樹脂層を形成する段階は、ディスペンサ塗布装置によって前記第１半導体素子の表面における前記ワイヤの接合部を覆う樹脂を塗布して前記第２樹脂層を形成する
    請求項１１または１２に記載の製造方法。
JP2016027946A 2016-02-17 2016-02-17 半導体装置及び製造方法 Active JP6711001B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2016027946A JP6711001B2 (ja) 2016-02-17 2016-02-17 半導体装置及び製造方法
US15/390,683 US10418359B2 (en) 2016-02-17 2016-12-26 Semiconductor device and manufacturing method
CN201611233908.2A CN107093587B (zh) 2016-02-17 2016-12-28 半导体装置及其制造方法
DE102017200013.9A DE102017200013A1 (de) 2016-02-17 2017-01-02 Halbleitervorrichtung und herstellungsverfahren

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016027946A JP6711001B2 (ja) 2016-02-17 2016-02-17 半導体装置及び製造方法

Publications (2)

Publication Number Publication Date
JP2017147327A true JP2017147327A (ja) 2017-08-24
JP6711001B2 JP6711001B2 (ja) 2020-06-17

Family

ID=59410609

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016027946A Active JP6711001B2 (ja) 2016-02-17 2016-02-17 半導体装置及び製造方法

Country Status (4)

Country Link
US (1) US10418359B2 (ja)
JP (1) JP6711001B2 (ja)
CN (1) CN107093587B (ja)
DE (1) DE102017200013A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022038833A1 (ja) * 2020-08-20 2022-02-24 株式会社日立パワーデバイス 半導体パワーモジュールおよび半導体パワーモジュールの製造方法
DE112020006683T5 (de) 2020-02-06 2022-11-17 Mitsubishi Electric Corporation Halbleitermodul und leistungswandlungsvorrichtung
KR20230058492A (ko) 2021-04-28 2023-05-03 후지 덴키 가부시키가이샤 반도체 장치

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109188232B (zh) * 2018-09-06 2021-04-27 河北工业大学 一种igbt模块状态评估与剩余寿命预测模型的构建方法
US20210066155A1 (en) * 2019-08-30 2021-03-04 Intel Corporation Microelectronics package comprising a package-on-package (pop) architecture with inkjet barrier material for controlling bondline thickness and pop adhesive keep out zone
US11121048B1 (en) 2020-03-12 2021-09-14 Infineon Technologies Americas Corp. System and method for a device package
CN112996235B (zh) * 2021-02-10 2022-09-27 武汉天马微电子有限公司 一种柔性电路板、显示面板及绝缘膜

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013191716A (ja) * 2012-03-14 2013-09-26 Hitachi Ltd ＳｉＣ素子搭載パワー半導体モジュール
WO2016016970A1 (ja) * 2014-07-30 2016-02-04 株式会社日立製作所 半導体装置、半導体装置の製造方法および電力変換装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004095670A (ja) 2002-08-29 2004-03-25 Toshiba Corp 半導体装置
JP3740116B2 (ja) * 2002-11-11 2006-02-01 三菱電機株式会社 モールド樹脂封止型パワー半導体装置及びその製造方法
TWI256095B (en) * 2004-03-11 2006-06-01 Siliconware Precision Industries Co Ltd Wafer level semiconductor package with build-up layer and process for fabricating the same
US7691682B2 (en) * 2007-06-26 2010-04-06 Micron Technology, Inc. Build-up-package for integrated circuit devices, and methods of making same
JP5183642B2 (ja) * 2007-12-20 2013-04-17 アイシン・エィ・ダブリュ株式会社 半導体装置およびその製造方法
US8936966B2 (en) * 2012-02-08 2015-01-20 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods for semiconductor devices
JP2013016629A (ja) * 2011-07-04 2013-01-24 Mitsubishi Electric Corp 半導体モジュール
DE112012005746B4 (de) * 2012-01-25 2021-02-18 Mitsubishi Electric Corporation Leistungshalbleitereinrichtung
US9804039B2 (en) * 2012-04-27 2017-10-31 Cameron International Corporation System and method for position monitoring using ultrasonic sensor
KR102352237B1 (ko) * 2014-10-23 2022-01-18 삼성전자주식회사 팬 아웃 웨이퍼 레벨 패키지의 제조 방법 및 그의 구조

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013191716A (ja) * 2012-03-14 2013-09-26 Hitachi Ltd ＳｉＣ素子搭載パワー半導体モジュール
WO2016016970A1 (ja) * 2014-07-30 2016-02-04 株式会社日立製作所 半導体装置、半導体装置の製造方法および電力変換装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112020006683T5 (de) 2020-02-06 2022-11-17 Mitsubishi Electric Corporation Halbleitermodul und leistungswandlungsvorrichtung
WO2022038833A1 (ja) * 2020-08-20 2022-02-24 株式会社日立パワーデバイス 半導体パワーモジュールおよび半導体パワーモジュールの製造方法
JP2022035179A (ja) * 2020-08-20 2022-03-04 株式会社 日立パワーデバイス 半導体パワーモジュールおよび半導体パワーモジュールの製造方法
JP7410822B2 (ja) 2020-08-20 2024-01-10 株式会社 日立パワーデバイス 半導体パワーモジュールおよび半導体パワーモジュールの製造方法
KR20230058492A (ko) 2021-04-28 2023-05-03 후지 덴키 가부시키가이샤 반도체 장치
DE112021004170T5 (de) 2021-04-28 2023-05-17 Fuji Electric Co., Ltd. Halbleitervorrichtung

Also Published As

Publication number Publication date
US20170236819A1 (en) 2017-08-17
CN107093587A (zh) 2017-08-25
CN107093587B (zh) 2022-04-01
DE102017200013A1 (de) 2017-08-17
JP6711001B2 (ja) 2020-06-17
US10418359B2 (en) 2019-09-17

Similar Documents

Publication Publication Date Title
JP6711001B2 (ja) 半導体装置及び製造方法
US10559538B2 (en) Power module
US9165871B2 (en) Semiconductor unit and semiconductor device using the same
US9673163B2 (en) Semiconductor device with flip chip structure and fabrication method of the semiconductor device
US10861833B2 (en) Semiconductor device
WO2014097798A1 (ja) 半導体装置
US8546926B2 (en) Power converter
US10727209B2 (en) Semiconductor device and semiconductor element with improved yield
JP2013069782A (ja) 半導体装置
JP2009283741A (ja) 半導体装置
JP2007012831A (ja) パワー半導体装置
JP2010283053A (ja) 半導体装置及びその製造方法
US10665768B2 (en) Thermoelectric conversion module package
CN115020258A (zh) 半导体装置、功率模块、半导体装置的制造方法及半导体模块
JP2015002273A (ja) 半導体モジュール
JP2012089563A (ja) 半導体モジュール
JP2015026667A (ja) 半導体モジュール
JP2015005583A (ja) 半導体装置及びその製造方法
JP7419781B2 (ja) 半導体モジュール
JP2014116478A (ja) 半導体モジュール及び半導体モジュールの製造方法並びに電力変換装置
JP2011176087A (ja) 半導体モジュール、及び電力変換装置
WO2018020640A1 (ja) 半導体装置
JP7004233B2 (ja) 半導体装置
US20230028808A1 (en) Semiconductor device
JP7192334B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190111

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190924

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20191029

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191225

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200428

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200511

R150 Certificate of patent or registration of utility model

Ref document number: 6711001

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250