JP2017130977A - 集積回路（ｉｃ）における磁気結合を低減させるためのシステムならびに関連構成要素および方法 - Google Patents

集積回路（ｉｃ）における磁気結合を低減させるためのシステムならびに関連構成要素および方法 Download PDF

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Abstract

【課題】集積回路（ＩＣ）における磁気結合を低減させる。【解決手段】集積回路(IC)における磁気結合を低減するためのシステムが開示される。関連構成要素および方法も開示される。ICは、複数のインダクタを有する。各インダクタは、認識可能な軸を有する磁束を発生させる。インダクタ間の磁気結合を低減させるために、磁束軸は非平行であるように設計される。具体的には、インダクタの磁束軸を互いに非平行にすることによって、磁束軸が平行である状況と比べて、インダクタ間の磁気結合が低減される。この構成は、ローパスフィルタおよびハイパスフィルタを有するダイプレクサで使用するのに特によく適し得る。【選択図】図５

Description

優先権出願
本出願は、その全体が参照により本明細書に組み込まれている、2013年6月4日に出願した、「SYSTEMS FOR REDUCING MAGNETIC COUPLING IN INTEGRATED CIRCUITS (ICs) AND RELATED COMPONENTS AND METHODS」という表題の米国仮特許出願第61/830,718号の優先権を主張するものである。
本出願はまた、その全体が参照により本明細書に組み込まれている、2013年9月6日に出願した、「SYSTEMS FOR REDUCING MAGNETIC COUPLING IN INTEGRATED CIRCUITS (ICs), AND RELATED COMPONENTS AND METHODS」という表題の米国特許出願第14/019,821号の優先権を主張するものである。
本開示の技術は、一般に集積回路(IC)に関し、詳細には、ICにおける構成要素間の磁気結合を低減させることに関する。
モバイル通信デバイスは、現在の社会において一般的になってきている。これらのモバイルデバイスの普及は、部分的に、そのようなデバイス上で現在可能とされる多くの機能によって推し進められている。そのような機能に対する需要により、処理能力の要件が増加し、バッテリーをより強力にする必要性が生じている。モバイル通信デバイスのハウジングの限られた空間内で、バッテリーは処理回路と競合している。構成要素のための空間をめぐる競合および他の要因は、回路内の構成要素を絶えず小型化する一因となっている。
構成要素の小型化は、処理回路におけるメモリトランジスタおよび他のリアクタンス素子を含め、処理回路のすべての態様に影響を及ぼす。モバイル通信デバイスにおける構成要素の小型化は、電話機がより小型かつ軽量となり、またバッテリー時間がより長いので、消費者にとっては評価しやすいものであるが、小型化のプレッシャーはモバイル通信デバイスにとって際限がない。デスクトップコンピュータなどの他の処理装置も、小型化を通じて、利用可能なメモリを増加させ、また、処理能力を向上させるように試みられている。
小型化の目標と同時に、ワイヤレス通信産業は、可能な限り広い帯域幅を消費者に提供するように努力し続けている。この目的のために、多くのワイヤレスキャリアは、現世代通信にキャリアアグリゲーション方針を採用している。すなわち、AT&T(登録商標)などのワイヤレスキャリアは、特定の地域において2つの周波数帯域(たとえば、約700MHzおよび2GHz)の権利を所有し得る。利用可能な帯域幅を最大にするために、ワイヤレスキャリアは、1つの通信ストリームに両方の周波数を同時に使用できる。1つの通信ストリームに対して両方の周波数帯域を使用すると、エンドユーザに提供され得るデータ量が増加するが、データを送信するのに使用される周波数の各々が、高調波周波数でノイズを生じさせるという問題がある。AT&Tの例では、700MHzの伝送は2.1GHzで高調波を引き起こし、これは、2GHzの周波数でブロードキャストされるデータを干渉し得るものである。そのような状況においては、ダイプレクサが、キャリアアグリゲーションシステムにおいて搬送される信号を処理するために提供され得る。そのようなキャリアアグリゲーションシステムを使用するデバイス用のチップセットにおいては、周波数帯域間にアイソレーションを提供して高性能を確実にするように、ダイプレクサがアンテナとチューナ(または、無線周波数(RF)スイッチ)との間に挿入されるのが通常である。通常、ダイプレクサ構成は、フィルタリングを提供するためのインダクタ及びキャパシタを含んでいる。ダイプレクサは、クオリティ(Q)ファクタの高いインダクタおよびキャパシタを使用することによって、高性能を達成できる。ダイプレクサの性能は、特定の周波数での挿入損失および阻止(たとえば、デシベル(dB)単位で表される数量)を測定することによって数量化することができる。
小型化の目標が、ダイプレクサなどの、1つよりも多いインダクタを含む素子に向けられる場合、このインダクタはたびたび互いに極めて近接して配置される。これらのインダクタが極めて近接していることは、インダクタ間の磁気結合をもたらし得る。たいていの場合、この磁気結合は、回路のアイソレーションおよび性能の低下をもたらす。
発明を実施するための形態において開示される実施形態は、集積回路(IC)における磁気結合を低減させるためのシステムを備える。関連構成要素および方法も開示される。本明細書において開示される例示的なICは、複数のインダクタを備える。各インダクタは、認識可能な磁束軸を有する磁束を発生させる。インダクタ間の磁気結合を低減させるために、磁束軸は、互いに非平行であるように設計される。具体的には、インダクタの磁束軸を互いに非平行にすることによって、磁束軸が平行である状況と比べて、インダクタ間の磁気結合が低減される。この構成は、ローパスフィルタおよびハイパスフィルタを有するダイプレクサにおいて使用するのに特によく適している。
一実施形態ではこの点に関して、3次元(3D)IC(3DIC)内のダイプレクサが開示される。ダイプレクサは、第1の磁束軸を有する第1のインダクタを含み、第1のインダクタは3Dインダクタを含む。ダイプレクサは、第2の磁束軸を有する第2のインダクタをさらに含み、第1の磁束軸と第2の磁束軸とは非平行である。
別の実施形態において、3DIC内のダイプレクサが開示される。ダイプレクサは、第1の磁束軸を有するインダクタンスを提供するための第1の手段を含む。ダイプレクサは、第2の磁束軸を有するインダクタンスを提供するための第2の手段をさらに含み、第1の磁束軸と第2の磁束軸とは非平行である。
別の実施形態において、3DICにおけるダイプレクサを設計する方法が開示される。方法は、第1のインダクタをダイプレクサ内に配置することを含み、第1のインダクタは第1の磁束軸を有する。方法は、第2のインダクタをダイプレクサ内に配置することをさらに含み、第2のインダクタは第2の磁束軸を有し、第1の磁束軸と第2の磁束軸とが平行である状況と比べて、第1のインダクタと第2のインダクタとの間の磁気結合を低減させるように、第2の磁束軸は第1の磁束軸と非平行である。
例示的な従来のダイプレクサの概略図である。 図1Aのダイプレクサの典型的な周波数応答のグラフである。 ダイプレクサを使用する例示的な無線送受信機の概略図である。 強調されたインダクタ間の磁気結合を有する、代替的な従来のダイプレクサ構成を示す図である。 図示される磁束軸を有する、図2の従来のダイプレクサ構成を実施する3次元(3D)集積回路(IC)(3DIC)の上面図である。 図3の従来のダイプレクサ構成の例示的な周波数応答のグラフである。 図示される非平行の磁束軸を有する、本開示の例示的な実施形態に従ったダイプレクサ回路を備える3DICの上面図である。 図5のダイプレクサの例示的な周波数応答のグラフである。 本開示の別の実施形態に従った代替的なインダクタ構成の上面図である。 図5のダイプレクサを備えることのできる、例示的なプロセッサベースのシステムのブロック図である。
次に図面を参照して、本開示のいくつかの例示的な実施形態が説明される。「例示的」という用語は、本明細書において、「実施例、例または実例として役立つこと」を意味するように使用される。「例示的」なものとして本明細書において説明されるどの実施形態も、他の実施形態と比較して好ましい、または有利であると必ずしも解釈する必要はない。
発明を実施するための形態において開示される実施形態は、集積回路(IC)における磁気結合を低減させるためのシステムを備える。関連構成要素および方法も開示される。ICは、複数のインダクタを有する。各インダクタは、認識可能な軸を有する磁束を発生させる。インダクタ間の磁気結合を低減させるために、磁束軸は非平行であるように設計される。具体的には、インダクタの磁束軸を互いに非平行にすることによって、磁束軸が平行である状況と比べて、インダクタ間の磁気結合が低減される。この構成は、ローパスフィルタおよびハイパスフィルタを有するダイプレクサにおいて使用するのに特によく適している。
3次元(3D)IC(3DIC)の到来は、3Dインダクタを含め、様々な回路革新を可能にした。たとえば、ローパスフィルタおよびハイパスフィルタを有するダイプレクサにおいては、インダクタがいくつか(たとえば、典型的にはフィルタ毎に1つまたは2つ)あってもよく、これらは、小型化のプレッシャーのために相対的に極めて近接して配置される。磁気結合が発生する場合、帯域消去における阻止が低下することがある。阻止が過度に低下すると、ダイプレクサは設計基準を満たすことができないであろう。2次元(2D)インダクタとは異なり、これは2Dインダクタの平面によって固定される不変の磁束軸を有するものであるが、3Dインダクタは、設計プロセスの間に、互いに対してインダクタの磁束軸の相対的な配向を変化させるように選択的に配置され得る。具体的には、インダクタの磁束軸を互いに非平行にすることによって、磁束軸が平行である状況と比べて、インダクタ間の磁気結合が低減される。インダクタの選択的な配置は、ハイパスフィルタのインダクタとローパスフィルタのインダクタとの間の結合を最小にすべきであるダイプレクサにおいて使用するのによく適している。
本開示のインダクタの配置を有するICの例示的な実施形態を扱う前に、いくつかの従来のダイプレクサおよびそれらの周波数応答の概要が、図1A〜図4を参照して提供される。本開示の例示的な実施形態に従った、磁束軸が非平行である複数のインダクタを有する3DICの実施形態は、図5以降を参照して始まる。
この点に関して、図1Aは、第1のポート12、第2のポート14およびアンテナポート16を備える従来のダイプレクサ10の概略図である。アース18への追加のポートが提供されてもよい。第1のポート12とアンテナポート16との間には、ハイパス(HP)フィルタ20がある。同様に、第2のポート14とアンテナポート16との間には、ローパス(LP)フィルタ22がある。HPフィルタ20は、第1のHPキャパシタ24、第2のHPキャパシタ26、第3のHPキャパシタ28およびHPインダクタ30を備える。共に、第3のHPキャパシタ28およびHPインダクタ30は、帯域消去のノッチ周波数を定める。本明細書において説明されるインダクタは、誘導のための手段として言及されることもあることに留意されたい。さらに、説明されるキャパシタは、静電容量を提供するための手段として本明細書において言及されることもある。
引き続き図1Aを参照すると、LPフィルタ22は、第1のLPインダクタ32、第2のLPインダクタ34、第3のLPインダクタ36、およびLPキャパシタ38を備える。共に、第1のLPインダクタ32およびLPキャパシタ38は、帯域消去のノッチ周波数を定める。
図1Aの「完全な」ダイプレクサ10からの例示的な周波数応答のグラフ40が、図1Bに提供される。容易に理解されるように、HPフィルタ20は、帯域消去44のために710MHzでノッチ42を有する。HP通過帯域46は、おおよそ1.710GHzで始まる。さらに、LPフィルタ22は、帯域消去50のために2.130GHzでノッチ48を有する。LP通過帯域52は、約1.040GHzで終わる。グラフ40が、能動素子間(たとえば、HPインダクタ30と第1のLPインダクタ32との間)の磁気結合が最小であるダイプレクサ10の「完全な」または理想的な周波数応答を示すことに留意されたい。磁気結合が発生するより現実的な状況は、図2〜図4を参照して以下で説明される。
完全性のために、ダイプレクサ10などのダイプレクサは、図1Cに示した送受信機用のチップセット60内に配置され得ることを理解すべきである。チップセット60は、電力増幅器62、デュプレクサ/フィルタ64、無線周波数(RF)スイッチモジュール66、パッシブコンバイナ68、受信機70、チューナ回路72(たとえば、第1のチューナ回路72Aおよび第2のチューナ回路72B)、ダイプレクサ10、キャパシタ74、インダクタ76、アース端子78およびアンテナ80を備える。電力増幅器62は、信号を伝送できるように特定の電力レベルに増幅する。デュプレクサ/フィルタ64は、周波数、挿入損失、阻止、または他の同様のパラメータを含む様々な異なるパラメータに応じて入出力信号をフィルタリングする。RFスイッチモジュール66は、入力信号の一定の部分を選択して、チップセット60のその他の構成要素に伝えることができる。パッシブコンバイナ68は、第1のチューナ回路72Aおよび第2のチューナ回路72Bからの検出された電力を結合する。受信機70は、パッシブコンバイナ68からの情報を処理して、チップセット60をさらに動作させるようにこの情報を使用する。チューナ回路72は、チューナ、ポータブルデータ入力ターミナル(PDET)、およびハウスキーピングアナログ-デジタルコンバータ(HKADC)などの構成要素を備える。チューナ回路72は、アンテナ80のインピーダンス同調(たとえば、電圧定在波比(VSWR)最適化)を実行してよい。
図1Cに示すように、ダイプレクサ10は、チューナ回路72のチューナ構成要素と、キャパシタ74、インダクタ76およびアンテナ80との間にある。ダイプレクサ10は、チップセット60に高いシステム性能を提供するように、アンテナ80とチューナ回路72との間に配置されてもよい。ダイプレクサ10は、高帯域周波数と低帯域周波数の両方に対して周波数ドメイン多重化も実行する。ダイプレクサ10が入力信号に対してダイプレクサ10の周波数多重化機能を実行した後、ダイプレクサ10の出力が、キャパシタ74とインダクタ76とを含む任意のLCネットワークに送られる。LCネットワークは、必要に応じて、アンテナ80の追加のインピーダンス整合構成要素を構成してよい。その場合、特定の周波数を有する信号がアンテナ80によって送受信される。
図1Bは、理想的なダイプレクサ10の周波数応答を表し、図2は、代替的な従来のダイプレクサ90を示す。ダイプレクサ90は、LPフィルタ92およびHPフィルタ94を備える。LPフィルタ92は、複数のキャパシタ96、98および100(それぞれC11、C12およびC13)ならびに複数のインダクタ102、104(それぞれL11、L12)を備える。ダイプレクサ10のように、LPフィルタ92は、LPフィルタ22と同様に機能する。HPフィルタ94は、複数のキャパシタ106、108、110、112および114(それぞれC21、C22、C23、C24,およびC25)ならびに複数のインダクタ116、118(それぞれL21、L22)を備える。ダイプレクサ10のように、HPフィルタ94は、HPフィルタ20と同様に機能する。理想的でない状況においては、インダクタ102(L11)とインダクタ118(L22)との間に延びる磁気結合の矢印120によって図示するように、LPフィルタ92におけるインダクタとHPフィルタ94におけるインダクタとの間には磁気結合がある。特定の磁気結合が図示されるが、多かれ少なかれインダクタの相対的な近接性およびサイズにより、他の磁気結合も他のインダクタ間に存在し得る。
この点に関して、図3は、3DIC 121におけるダイプレクサ90の上面図を示す。インダクタは、一般に、ガラス貫通ビア(TGV)インダクタまたは基板貫通ビア(TSV)インダクタなどの3Dインダクタである。TGVおよびTSVインダクタに関する詳細について、関心のある読者は、その全体が参照により本明細書に組み込まれている、2013年1月11日に出願した、「DIPLEXER DESIGN USING THROUGH GLASS VIA TECHNOLOGY」という表題の米国仮特許出願第61/751,539号、および、その全体が参照によりやはり本明細書に組み込まれている'539出願の実用特許への変更、すなわち、2013年3月13日に出願した、「DIPLEXER DESIGN USING THROUGH GLASS VIA TECHNOLOGY」という表題の米国特許出願第13/798,733号に注意を向ける。TSVインダクタは、1GHzで、約30またはそれ以上のQを提供し、TGVインダクタは、1GHzで、60よりも多いQを提供できる。一般に理解されるように、インダクタは磁束軸を有する磁場を発生させる。たとえば、インダクタ102(L11)は磁束軸122を有する磁場を発生させる。同様に、インダクタ118(L22)は、磁束軸124を有する磁場を発生させる。磁束軸122は磁束軸124と平行であり、これにより、インダクタ間の矢印120によって示した磁気結合が可能となる。
ダイプレクサ90のインダクタ間の矢印120によって示した磁気結合は、図4のグラフ126によって図示するように、ダイプレクサ90の周波数応答に影響を及ぼす。図4において特に興味深いのは、1.648GHz(地点112)での阻止が-22.699dBにすぎないことである。たいていのセルラー通信規格の仕様では、阻止は27dBよりも大きいことが要求され、それゆえ、ダイプレクサ90はこの仕様を満たしていない。上記の考察は、複数のインダクタを有するダイプレクサに重点を置くものであるが、3DIC内の他の素子(たとえば、整合回路)が3Dインダクタを有してもよく、また、平行のインダクタ間の磁気結合に応じて同様の性能の低下を受けることがあることを理解すべきである。
旧来の2D回路においては、インダクタの磁束軸を変化させるために成し得ることはほとんどなかった。すなわち、各インダクタは概ね平坦であり、平行な(回路の面への、またはそこから外側への)磁束軸を有するものであった。磁気結合の低減は、インダクタを互いから離間することによって実現された。この離間の結果、導電経路はより長くなり、回路設計はより一層困難なものとなった。
3DICの到来は、磁気結合の問題を解決する新たな機会を提供する。具体的には、本開示では、3DIC内のインダクタが、磁束軸が非平行であるように配置され得ることが教示される。磁束軸を非平行にすることによって、磁気結合が低減される。
この点に関して、図5は、非平行であるインダクタを有するダイプレクサ130を示す。話を簡単にするために、ダイプレクサ90と同一の基本回路が使用されているが、ここでは、インダクタ102A(L11)は、インダクタ118A(L22)に対して垂直である。それゆえ、インダクタ102A(L11)の磁束軸132は、インダクタ118A(L22)の磁束軸134に対して垂直である。インダクタが垂直であるように図示されるが、45度から135度の間の非平行の角度が磁気結合を最も低減させることを理解すべきである。0度から45度の間および135度から180度の間でいくらかの低減が実現されるが、そのような低減は準最適なものと考えられる。
磁束軸132、134を互いに対して垂直に配置することによって、周波数応答は、図6のグラフ140に示したように生成される。ここでは1.648GHz(地点132)での阻止は-29.028dBであり、これは、図3のダイプレクサ90の平行のインダクタと比べて6dBの改善であり、仕様を満たすものである。性能の同様の改善が、インピーダンス整合回路または他の同種の回路などの非ダイプレクサ回路において実現され得る。
本開示では、3Dインダクタ間の磁気結合を改善することに重点が置かれたが、図7の回路142によって図示するように、インダクタのうちの1つを2Dインダクタにすることによって同様の低減が実現され得る。たとえば、第1のインダクタ144は3Dインダクタであり、第2のインダクタ146は2Dインダクタである。第1のインダクタ144は、図示するように右から左へ延びる磁束の軸148を有する磁場を発生させ、第2のインダクタ146は、第2のインダクタ146の面に対して垂直の(すなわち、このページの中へ、またはそこから外側へ延在する)磁束の軸150を有する磁場を発生させる。例示的な実施形態においては、第1のインダクタ144はダイプレクサ130内のインダクタL11とすることができ、第2のインダクタ146はインダクタL22とすることができる。他の実施形態において、第1のインダクタ144は、ダイプレクサ130内のインダクタL11、L12、L21、L22のうちの1つまたは複数(ただし、4つすべてではない)とすることができる。
本明細書において開示される実施形態に従った3DIC内の調整可能なダイプレクサおよび関連構成要素ならびに方法は、任意のプロセッサベースのデバイス内に提供されてもよく、またはそこに統合されてもよい。実施例は、無制限に、セットトップボックス、エンタテインメントユニット、ナビゲーションデバイス、通信デバイス、固定位置データユニット、モバイル位置データユニット、モバイル電話、携帯電話、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、パーソナルデジタルアシスタント(PDA)、モニタ、コンピュータモニタ、テレビ、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、およびポータブルデジタルビデオプレーヤを備える。
この点に関して、図8は、図5および図7に示したダイプレクサ130または回路142を使用できるプロセッサベースのシステム160の実施例を示す。ダイプレクサ130または回路142は半導体ダイに組み込まれ、それ以外の場合は、そのようなプロセッサベースのシステム160において使用され得る。この実施例において、プロセッサベースのシステム160は、それぞれが1つまたは複数のプロセッサ164を備える1つまたは複数の中央処理装置(CPU)162を備える。CPU162は、マスタデバイスとすることができる。CPU162は、一時的に記憶されたデータに迅速にアクセスするために、プロセッサ164に結合されたキャッシュメモリ166を有することができる。CPU162は、システムバス168に結合され、プロセッサベースのシステム160内に含まれるマスタデバイスおよびスレーブデバイスに相互接続できる。よく知られているように、CPU162は、システムバス168を介して、アドレス、制御およびデータ情報を交換することによって、これらの他のデバイスと通信する。たとえば、CPU162は、スレーブデバイスの実施例として、バストランザクションリクエストをメモリコントローラ170に伝達できる。図8に示していないが、複数のシステムバス168が提供されてもよく、この場合、各システムバス168は異なるファブリックを構成する。
他のマスタデバイスおよびスレーブデバイスが、システムバス168に接続されてもよい。図8に示すように、これらのデバイスは、実施例として、メモリシステム172、1つまたは複数の入力デバイス174、1つまたは複数の出力デバイス176、1つまたは複数のネットワークインターフェースデバイス178、および1つまたは複数のディスプレイコントローラ180を備えることができる。入力デバイス174は、これに限定されないが、入力キー、スイッチ、音声プロセッサ等を含む、任意のタイプの入力デバイスを備えることができる。出力デバイス176は、これに限定されないが、音声、ビデオ、他の視覚インジケータ等を含む、任意のタイプの出力デバイスを備えることができる。ネットワークインターフェースデバイス178は、ネットワーク182へのデータ、およびそこからのデータのやり取りを可能にするように構成される任意のデバイスとすることができる。ネットワーク182は、これに限定されないが、有線またはワイヤレスネットワーク、私設または公衆ネットワーク、ローカルエリアネットワーク(LAN)、ワイドローカルエリアネットワーク(WLAN)、およびインターネットを含む、任意のタイプのネットワークとすることができる。ネットワークインターフェースデバイス178は、任意のタイプの所望の通信プロトコルをサポートするように構成され得る。メモリシステム172は、1つまたは複数のメモリユニット184(0〜N)を含むことができる。
CPU162はまた、システムバス168を介してディスプレイコントローラ180にアクセスし、1つまたは複数のディスプレイ186に送られる情報を制御するように構成され得る。ディスプレイコントローラ180は、表示すべき情報をディスプレイ186に適した形式に処理する1つまたは複数のビデオプロセッサ188を介して、情報を、表示されるようにディスプレイ186に送る。ディスプレイ186は、これに限定されないが、陰極線管(CRT)、液晶ディスプレイ(LCD)、プラズマディスプレイ等を含む、任意のタイプのディスプレイを備えることができる。
本明細書において開示される実施形態に関して説明された、様々な説明的な論理ブロック、モジュール、回路およびアルゴリズムは、電子ハードウェアとして、メモリまたは別のコンピュータ可読媒体に記憶され、かつプロセッサまたは他の処理装置によって実行される命令として、または両方の組合せとして実施され得ることを、当業者はさらに理解するであろう。本明細書において説明されるアービタ、マスタデバイスおよびスレーブデバイスは、実施例として、任意の回路、ハードウェア構成要素、ICまたはICチップにおいて使用され得る。本明細書において開示されるメモリは、任意のタイプおよびサイズのメモリとすることができ、また、任意のタイプの所望の情報を記憶するように構成され得る。この互換性を明確に説明するために、様々な説明的な構成要素、ブロック、モジュール、回路、およびステップが、全般にそれらの機能の観点で上述された。そのような機能がどのように実施されるかは、特定の用途、設計上の選択、および/または、システム全体に課された設計上の制約によって決まる。当業者は、各特定の用途に適した様々な方法で、説明された機能を実施できるが、そのような実施の決定は、本開示の範囲からの逸脱を生じさせるものと解釈すべきでない。
本明細書において開示される実施形態に関して説明された、様々な説明的な論理ブロック、モジュールおよび回路は、本明細書において説明される機能を実施するように設計された、プロセッサ、デジタルシグナルプロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)もしくは他のプログラム可能な論理デバイス、ディスクリートなゲートもしくはトランジスタ論理、ディスクリートなハードウェア構成要素、またはそれらの任意の組合せにより、実施または実行され得る。プロセッサは、マイクロプロセッサとすることができるが、別の方法では、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンとすることができる。プロセッサはまた、処理装置の組合せとして、たとえば、マイクロプロセッサ、複数のマイクロプロセッサ、DSPコアと関連した1つまたは複数のマイクロプロセッサ、または任意の他のそのような構成と、DSPとの組合せとして実施され得る。
本明細書において開示される実施形態は、ハードウェアにおいて、また、ハードウェアに記憶された命令において具体化でき、さらに、たとえば、ランダムアクセスメモリ(RAM)、フラッシュメモリ、リードオンリメモリ(ROM)、電気的プログラマブルROM(EPROM)、電気的消去可能プログラマブルROM(EEPROM)、レジスタ、ハードディスク、リムーバブルディスク、CD-ROM、または当分野で知られたコンピュータ可読媒体の任意の他の形態内に常駐できる。例示的な記憶媒体はプロセッサに結合され、プロセッサはこの記憶媒体から情報を読み出し、また、そこに情報を書き込むことができる。別の方法では、記憶媒体は、プロセッサと一体化され得る。プロセッサおよび記憶媒体は、ASIC内に常駐できる。ASICは遠隔ステーションに常駐できる。別の方法では、プロセッサおよび記憶媒体は、ディスクリートな構成要素として、遠隔ステーション、基地局またはサーバに常駐できる。
本明細書における例示的な実施形態のいずれかで説明された作業手順は、実施例および考察を提供するために説明されるものであることにも留意されたい。説明された作業は、示された順序以外の多くの異なる順序で実施され得る。さらに、単一の作業手順において説明された作業は、実際には多数の異なる手順で実施され得る。加えて、例示的な実施形態において説明された1つまたは複数の作業手順は、組み合わせることができる。当業者には容易に明らかとなるように、フローチャート図に示した作業手順は多くの様々な修正を受けてもよいことを理解すべきである。情報および信号は、多種多様な技術および技法のいずれかを使用して表され得ることも、当業者には理解されよう。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光学場もしくは光学粒子、またはそれらの任意の組合せによって表され得る。
本開示の先の説明は、当業者が本開示を製造または使用することを可能にするために提供されるものである。本開示に対する様々な修正形態が当業者には容易に明らかとなり、本明細書において規定された包括的な原則は、本開示の精神および範囲から逸脱することなく、他の変形形態に適用され得る。それゆえ、本開示は、本明細書において説明される実施例および設計に限定されることを意図しておらず、本明細書において開示される原則および新規性の特徴と一致した最も広範な範囲を与えるものである。
10 ダイプレクサ
12 第1のポート
14 第2のポート
16 アンテナポート
18 アース
20 ハイパス(HP)フィルタ
22 ローパス(LP)フィルタ
24 第1のHPキャパシタ
26 第2のHPキャパシタ
28 第3のHPキャパシタ
30 HPインダクタ
32 第1のLPインダクタ
34 第2のLPインダクタ
36 第3のLPインダクタ
38 LPキャパシタ
40 グラフ
42 ノッチ
44 帯域消去
46 HP通過帯域
48 ノッチ
50 帯域消去
52 LP通過帯域
60 チップセット
62 電力増幅器
64 デュプレクサ/フィルタ
66 無線周波数(RF)スイッチモジュール
68 パッシブコンバイナ
70 受信機
72 チューナ回路
72A 第1のチューナ回路
72B 第2のチューナ回路
74 キャパシタ
76 インダクタ
78 アース端子
80 アンテナ
90 ダイプレクサ
92 LPフィルタ
94 HPフィルタ
96 キャパシタ
98 キャパシタ
100 キャパシタ
102 インダクタ
102A インダクタ
104 インダクタ
106 キャパシタ
108 キャパシタ
110 キャパシタ
112 キャパシタ
114 キャパシタ
116 インダクタ
118 インダクタ
118A インダクタ
120 矢印
122 磁束軸
124 磁束軸
126 グラフ
130 ダイプレクサ
132 磁束軸
134 磁束軸
140 グラフ
142 回路
144 第1のインダクタ
146 第2のインダクタ
148 磁束の軸
150 磁束の軸
160 プロセッサベースのシステム
162 中央処理装置(CPU)
164 プロセッサ
166 キャッシュメモリ
168 システムバス
170 メモリコントローラ
172 メモリシステム
174 入力デバイス
176 出力デバイス
178 ネットワークインターフェースデバイス
180 ディスプレイコントローラ
182 ネットワーク
184 メモリユニット
186 ディスプレイ
188 ビデオプロセッサ

Claims (1)

  1. 3次元(3D)集積回路(IC)(3DIC)内のダイプレクサであって、
    基板貫通ビア(TSV)3Dインダクタを含む、第1の磁束軸を有する第1のインダクタと、
    第2の磁束軸を有する第2のインダクタと、を含み、前記第1の磁束軸と前記第2の磁束軸とが非平行であり、
    前記第2のインダクタが2次元(2D)インダクタを含み、
    前記第1のインダクタが、前記ダイプレクサ内のローパスフィルタに統合され、前記第2のインダクタが、前記ダイプレクサ内のハイパスフィルタまたは帯域通過フィルタに統合される、
    ダイプレクサ。
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