JP2004281847A - 積層複合電子部品 - Google Patents
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Abstract
【課題】インダクタがグランド電極やコンデンサ電極に近接配置される場合に特性が低下しない積層複合電子部品を提供する。インダクタ間の結合も低減できる構成の積層複合電子部品を提供する。
【解決手段】グランド電極Ｇおよび／またはコンデンサ電極Ｃ１、Ｃ５、Ｃ６、Ｃ８、Ｃ１３はインダクタＬ１、Ｌ３、Ｌ４、Ｌ６、Ｌ８〜Ｌ１０に対して誘電体層の上下に近接した層に配置される。インダクタＬ３、Ｌ６、Ｌ９、Ｌ１０は、その巻芯方向が、誘電体層の積層方向に対して垂直である。これらのインダクタにそれぞれ隣接する残部のインダクタＬ１、Ｌ４、Ｌ８は、巻芯方向が誘電体層の積層方向と同方向である。インダクタＬ１、Ｌ４、Ｌ８とインダクタＬ３、Ｌ６、Ｌ９、Ｌ１０は巻芯方向が互いに直角をなす。
【選択図】 図３
【解決手段】グランド電極Ｇおよび／またはコンデンサ電極Ｃ１、Ｃ５、Ｃ６、Ｃ８、Ｃ１３はインダクタＬ１、Ｌ３、Ｌ４、Ｌ６、Ｌ８〜Ｌ１０に対して誘電体層の上下に近接した層に配置される。インダクタＬ３、Ｌ６、Ｌ９、Ｌ１０は、その巻芯方向が、誘電体層の積層方向に対して垂直である。これらのインダクタにそれぞれ隣接する残部のインダクタＬ１、Ｌ４、Ｌ８は、巻芯方向が誘電体層の積層方向と同方向である。インダクタＬ１、Ｌ４、Ｌ８とインダクタＬ３、Ｌ６、Ｌ９、Ｌ１０は巻芯方向が互いに直角をなす。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本発明は、複数の誘電体層を導電体と共に積層することにより、グランド電極やコンデンサ電極とを内部または表面に形成すると共に、内部または表面にインダクタを設けた積層複合電子部品に関する。
【０００２】
【従来の技術】
例えば携帯電話等の移動体通信機器において、複数のコンデンサやインダクタを１つの積層複合電子部品に内蔵して例えばダイプレクサおよび高周波スイッチ回路を構成することが行われる。このような積層複合電子部品として例えば特許文献１や特許文献２がある。このような特許文献に記載のインダクタは、グランド電極やコンデンサ電極に近接して配置される。
【０００３】
【特許文献１】
特許第２９８３０１６号公報
【特許文献２】
特許第３０３１１７８号公報
【発明が解決しようとする課題】
前記積層複合電子部品において、その小型化を進めるとき、内蔵する受動素子間の間隔が狭くなる。このため、受動素子間の結合が問題になりやすい。特に上下に配置されるインダクタとコンデンサ電極間またはインダクタとグランド電極間では、形状が大きい場合にはその間隔を広くする構成をとることができるので問題にならないが、誘電体層を薄くすることで小型化すると、コンデンサ電極あるいはグランド電極とインダクタとの間では発生する磁束がコンデンサ電極やグランド電極と鎖交する。また、インダクタをスパイラル状あるいはミアンダ状に形成すると、コンデンサ電極やグランド電極との対向面積が大きくなり、容量結合が増大する。このため、インダクタのＬ値、Ｑ値が低下する。
【０００４】
また、小型化により、インダクタ間が近接配置されると、インダクタ間の結合が大きくなり、アイソレーションが困難になるという問題点もある。
【０００５】
本発明は、上記問題点に鑑み、インダクタがグランド電極やコンデンサ電極に近接配置される場合に特性が低下し、小型化が図れる構成の積層複合電子部品を提供することを目的とする。また、本発明は、複数のインダクタを近接配置する場合、コンデンサ電極やグランド電極とインダクタ間のみならず、インダクタ間の結合も低減でき、小型化が図れる構成の積層複合電子部品を提供することを目的とする。
【０００６】
【課題を解決するための手段】
（１）本発明による積層複合電子部品は、複数の誘電体層を導電体と共に積層することにより、グランド電極および／またはコンデンサ電極とを内部または表面に形成すると共に、内部または表面にインダクタを設けた積層複合電子部品であって、
前記グランド電極および／またはコンデンサ電極は前記インダクタに対して前記誘電体層の上下の少なくともいずれかに近接する層に配置され、
前記インダクタは、その巻芯方向が、前記誘電体層の積層方向に対して垂直であることを特徴とする。
【０００７】
（２）また、本発明の積層複合電子部品は、複数の誘電体層を導電体と共に積層することにより、グランド電極および／またはコンデンサ電極とを内部または表面に形成すると共に、内部または表面にインダクタを設けた積層複合電子部品であって、
前記グランド電極および／またはコンデンサ電極は前記インダクタに対して前記誘電体層の上下の少なくともいずれかに近接する層に配置され、
前記インダクタは横並びに複数個形成され、一部のインダクタの巻芯方向は、前記誘電体層の積層方向に対して垂直をなし、該インダクタにそれぞれ隣接する残部のインダクタは、巻芯方向が誘電体層の積層方向と同方向であることを特徴とする。
【０００８】
（３）また、本発明の積層複合電子部品は、複数の誘電体層を導電体と共に積層することにより、グランド電極および／またはコンデンサ電極とを内部または表面に形成すると共に、内部または表面にインダクタを設けた積層複合電子部品であって、
前記グランド電極および／またはコンデンサ電極は前記インダクタに対して前記誘電体層の上下の少なくともいずれかに近接する層に配置され、
前記インダクタは横並びに複数個形成され、各インダクタは巻芯方向が前記誘電体層の積層方向に対して垂直をなし、隣接するインダクタの巻芯方向は、互いに直角をなすことを特徴とする。
【０００９】
（４）また、本発明の積層複合電子部品は、前記積層複合電子部品は半導体部品およびチップ部品を搭載したものであることを特徴とする。
【００１０】
（５）また、本発明の積層複合電子部品は、前記誘電体層は樹脂材料または樹脂に機能材料粉末を混合した複合材料からなることを特徴とする。
【００１１】
（６）また、本発明の積層複合電子部品は、前記（１）から（５）までのいずれかに記載の積層複合電子部品が、移動体通信機器のダイプレクサと高周波スイッチ回路を構成するものであることを特徴とする。
【００１２】
【発明の実施の形態】
図１は本発明による積層複合電子部品を適用する回路の例であり、ＧＳＭ方式とＤＣＳ方式の携帯電話に兼用されるマルチバンド用高周波スイッチモジュールであり、このモジュールはダイプレクサ２を含んで構成される。ＧＳＭ方式側回路（ＤＣＳ方式側回路）は、フィルタＦ１（Ｆ２）と高周波スイッチＳ１（Ｓ２）とを備え、通信機器のアンテナと受信回路、送信回路を接続するデュアルバンドのアンテナスイッチ回路を構成している。高周波スイッチＳ１（Ｓ２）は、ダイプレクサ２を介してアンテナ１に接続されると共に、送信回路に繋がるＴｘおよび受信回路につながる端子Ｒｘに信号ラインにより接続される。
【００１３】
各方式の送信回路の端子Ｔｘには、主にパワーアンプの高調波の伝送を阻止するために設けられるフィルタＦ１（Ｆ２）が接続される。フィルタＦ１（Ｆ２）は、インダクタＬ１（Ｌ４）とコンデンサＣ０〜Ｃ２（Ｃ８〜Ｃ１０）により構成される。
【００１４】
高周波スイッチＳ１（Ｓ２）は、ダイオードＤ１、Ｄ２（Ｄ３、Ｄ４）と、Ｃ３〜Ｃ７（Ｃ１１〜１５）と、インダクタＬ２、Ｌ３（Ｌ５、Ｌ６、Ｌ７）と、抵抗Ｒ１（Ｒ２）とからなる。
【００１５】
ダイプレクサ２は、通過帯域の異なるＧＳＭ方式、ＤＣＳ方式の送受信系の受信信号を分波すると共に、一方の送信信号が他方の系に伝播されることを防止する分波回路である。ダイプレクサ２のＧＳＭ側回路は、インダクタＬ８とコンデンサＣ１６、Ｃ１７とにより構成される。またダイプレクサ２のＤＣＳ側回路は、インダクタＬ９、Ｌ１０とコンデンサＣ１８とにより構成される。
【００１６】
この回路において、送信を行う場合、コントロール端子Ｖｃ１（Ｖｃ４）に正のバイアス電圧を印加し、コントロール端子Ｖｃ２（Ｖｃ３）には負のバイアス電圧を印加する。この電圧は、ダイオードＤ１（Ｄ３）、Ｄ２（Ｄ４）に対して順方向のバイアス電圧として働くため、これらのダイオードＤ１（Ｄ３）、Ｄ２（Ｄ４）をオンにする。このとき、コンデンサＣ１〜Ｃ７（Ｃ８、Ｃ１０〜Ｃ１６）によって直流分がカットされ、ダイオードＤ１（Ｄ３）、Ｄ２（Ｄ４）を含む回路にのみコントロール端子Ｖｃ１（Ｖｃ４）、Ｖｃ２（Ｖｃ３）に加えられた電圧が印加される。
【００１７】
従ってインダクタＬ３（Ｌ６）がダイオードＤ２（Ｄ４）により接地されて送信周波数で共振し、インピーダンスが無限大となるため、端子Ｔｘから加えられる送信信号は受信側端子Ｒｘにはほとんど伝送されず、ダイオードＤ１（Ｄ３）を経てダイプレクサ２からアンテナ１へと伝送される。
【００１８】
なおこのとき、チョークコイルとして作用するインダクタＬ２（Ｌ５）のインピーダンスはほぼ無限大となり、送信信号がアース側へ漏れることを防止している。
【００１９】
一方、受信時には、コントロール端子Ｖｃ１（Ｖｃ４）に負のバイアス電圧を印加し、コントロール端子Ｖｃ２（Ｖｃ３）に正のバイアス電圧を印加する。この電圧はダイオードＤ１（Ｄ３）、Ｄ２（Ｄ４）に対し逆方向のバイアス電圧として働くため、ダイオードＤ１（Ｄ３）、Ｄ２（Ｄ４）はオフ状態となり、アンテナ１からの受信信号はインダクタＬ３（Ｌ６）を通して受信側端子Ｒｘに伝送され、送信側端子Ｔｘにはほとんど伝送されない。
【００２０】
なお、インダクタＬ７とコンデンサＣ１５との直列回路は、コンデンサＣ１５とオフ時のダイオードＤ３との合成容量と、インダクタＬ７のインダクタンス値との間で共振する並列共振回路を形成し、かつその共振周波数を受信信号の周波数と一致させた周波数で共振させることにより、オフ時のダイオードＤ３のインダクタＬ７との接続点のインピーダンスを増加させ、挿入損失や反射損失を低減させるのに用いられる。
【００２１】
ダイプレクサ２において、インダクタＬ８とコンデンサＣ１７とで１つ（ＧＳＭ側）のノッチ回路を構成し、インダクタＬ９とコンデンサＣ１８とで他の１つ（ＤＣＳ側）のノッチ回路を構成している。そしてＧＳＭ側のノッチ回路は、コンデンサＣ１６およびＣ５を介して接地される。この２つのコンデンサＣ１６、Ｃ５は分波特性のＬＰＦ特性を向上させる目的で接続される。ＤＣＳ側のノッチ回路は、直列に接続されたインダクタＬ１０とコンデンサＣ１２を介して接地される。このインダクタＬ１０とコンデンサＣ１２は分波特性のＨＰＦ特性を向上させる目的で設置される。
【００２２】
図２は図１の回路を１つの積層複合電子部品として構成した層構成図である。この積層複合電子部品は、受動素子を内蔵した積層体（ベース基板）３とその上に搭載された前記ダイオードＤ１〜Ｄ４等の半導体素子や必要に応じて搭載される後述の受動素子からなる搭載部品４とからなる。
【００２３】
３ａ〜３ｋは前記積層体３を構成する誘電体層、５ａ〜５ｊは誘電体層に設けられた導体パターンである。誘電体層３ａ〜３ｋは樹脂材料または樹脂と機能材料粉末をコンポジットした複合材料からなる。また各誘電体層３ａ〜３ｋは一般的にはガラスクロスに前記樹脂材料または複合材料を含浸させたものが用いられ、これらを熱プレスすることにより一体化している。
【００２４】
この場合の積層体３の構成方法は、本硬化後のコア基板に必要に応じてビアホールを形成すると共に、金属箔のエッチングやサブトラクティブ工法、アディティブ工法あるいはセミアディティブ工法により導体パターンを形成する。そしてそのコア基板の両面または片面にプリプレグを圧着し本硬化させて前記ビアホールや導体パターンの形成を行うという工程（ビルドアップ工法）を繰り返す。この場合、ガラスクロスを用いないビルドアップ工法や厚膜印刷工法を採用することも可能である。
【００２５】
本例においては、誘電体層３ａ〜３ｋの積層は次のように行った。誘電体層７（３ｃ〜３ｅ）を積層し、次に誘電体層８（３ｂ、７、３ｆ）を積層した。またこれとは別に誘電体層９（３ｈ、３ｉ）を積層し、最後に誘電体層３ａ、８、３ｇ、９、３ｊ、３ｋを積層した。また、搭載部品４は、前記ダイオードＤ１〜Ｄ４、前記抵抗Ｒ１、Ｒ２、インダクタＬ２、Ｌ５、Ｌ７およびコンデンサＣ２、Ｃ３、Ｃ４、Ｃ７、Ｃ１０、Ｃ１１、Ｃ１４、Ｃ１５とした。
【００２６】
図３は前記誘電体層上の導体パターン５ａ〜５ｊを示しており、第１誘電体層３ａ上には前記搭載部品４を搭載するための導体パターン１０を形成する。また、第２〜第６の誘電体層３ａ〜３ｆには前記コンデンサＣ０、Ｃ１、Ｃ５、Ｃ６、Ｃ８、Ｃ９、Ｃ１２、Ｃ１３、Ｃ１６〜Ｃ１８の電極を形成しており、これらのコンデンサ電極を図１と同符号で示している。第７〜９誘電体層３ｇ、３ｉにはインダクタＬｘ（＝Ｌ３、Ｌ６、Ｌ９、Ｌ１０）、Ｌｙ（＝Ｌ１、Ｌ４、Ｌ８）を形成するための導体パターンを形成する。積層体３の裏面にグランド電極Ｇを形成する。
【００２７】
なお、誘電体層３ａ〜３ｋを構成する樹脂としては、熱硬化性樹脂、熱可塑性樹脂が用いられる。熱可塑性樹脂としては、エポキシ樹脂、フェノール樹脂、不飽和ポリエステル樹脂、ビニルエステル樹脂、ポリイミド樹脂、ポリフェニレンエーテル（オキサイド）樹脂、ビスマレイミドトリアジン（シアネートエステル）樹脂、フマレート樹脂、ポリブタジエン樹脂、ビニルベンジルエ−テル樹脂等が用いられる。
【００２８】
また、熱可塑性樹脂としては、芳香族ポリエステル樹脂、ポリフェニレンサルファイド樹脂、ポリエチレンテレフタレート樹脂、ポリブチレンテレフタレート樹脂、ポリエチレンサルファイド樹脂、ポリエーテルエーテルケトン樹脂、ポリテトラフルオロエチレン樹脂、グラフト樹脂等が用いられる。これらの中でも、特にエポキシ樹脂、低誘電率エポキシ樹脂、フェノール樹脂、ポリブタジエン樹脂、ビスマレイミドトリアジン（シアネートエステル）樹脂、ビニルベンジルエ−テル樹脂等が好ましい。
【００２９】
また、混合する機能材料粉末としては、具体的には、誘電体粉末として、チタン−バリウム−ネオジウム系セラミックス、チタン−バリウム−錫系セラミックス、鉛−カルシウム系セラミックス、二酸化チタン系セラミックス、チタン酸バリウム系セラミックス、チタン酸鉛系セラミックス、チタン酸ストロンチウム系セラミックス、チタン酸カルシウム系セラミックス、チタン酸ビスマス系セラミック、チタン酸マグネシウム系セラミックス等が挙げられる。さらに、ＣａＷＯ４系セラミックス、Ｂａ（Ｍｇ，Ｎｂ）Ｏ３系セラミックス、Ｂａ（Ｍｇ，Ｔａ）Ｏ３系セラミックス、Ｂａ（Ｃｏ，Ｍｇ，Ｎｂ）Ｏ３系セラミックス、Ｂａ（Ｃｏ，Ｍｇ，Ｔａ）Ｏ３系セラミックス等が挙げられる。
【００３０】
さらに、誘電率をあまり高くせず、高いＱを得るためには、アルミナ、ジルコニア、チタン酸カリウムウイスカ、チタン酸カルシウムウイスカ、チタン酸バリウムウイスカ、酸化亜鉛ウイスカ、ガラスチップ、ガラスビース、カーボン繊維、酸化マグネシウム（タルク）等が用いられる。これらの誘電体粉末は単独で用いてもよいし、２種以上を混合して用いてもよい。
【００３１】
さらに、インダクタを構成する誘電体層に次に示すような機能材料粉末として磁性粉末を混合してもよい。その内、磁性粉末のうち、磁性酸化物として、Ｍｎ−Ｚｎ系フェライト、Ｎｎ−Ｚｎ系フェライト、Ｍｎ−Ｍｇ−Ｚｎ系フェライト、Ｎｉ−Ｃｕ−Ｚｎ系フェライト、Ｃｕ−Ｚｎ系フェライト、Ｍｎフェライト、Ｃｏフェライト、Ｌｉフェライト、Ｍｇフェライト、Ｎｉフェライトなどがある。また、Ｂａフェライト等の六方晶フェライトであっても良い。それ以外にもＦｅ２Ｏ３、Ｆｅ３Ｏ４等の酸化鉄でも差し支えない。また、磁性金属粉末や磁性被覆金属粒子を用いてもよい。
【００３２】
また、導体パターンを構成する金属としては、金、銀、銅、アルミニウム等の導電性の高いものを用いることが、Ｑを高める意味において好ましい。
【００３３】
図４は前記インダクタＬ１、Ｌ３、Ｌ４、Ｌ６、Ｌ８〜Ｌ１０を構成するための導体パターンを示すもので、上層の導体パターンＬ１ａ、Ｌ３ａ、Ｌ４ａ、Ｌ６ａ、Ｌ８ａ〜Ｌ１０ａと下層の導体パターンＬ１ｂ、Ｌ３ｂ、Ｌ４ｂ、Ｌ６ｂ、Ｌ８ｂ〜Ｌ１０ｂとはそれぞれ対応するものどうしがビアホール６によって接続される。
【００３４】
図４から分かるように、比較的巻数の多いインダクタＬ３、Ｌ６、Ｌ９、Ｌ１０については、巻芯方向が誘電体層３ａ〜３ｋの積層方向に対して垂直をなすように導体パターンＬ３ａとＬ３ｂ、Ｌ６ａとＬ６ｂ、Ｌ９ａとＬ９ｂ、Ｌ１０ａとＬ１０ｂおよびビアホール６を形成する。これにより、インダクタＬ３、Ｌ６、Ｌ９、Ｌ１０により発生する磁束が積層方向に隣接するコンデンサＣ１、Ｃ５、Ｃ６、Ｃ８、Ｃ１３、Ｃ１８やグランド電極Ｇと鎖交する度合を低減し、これにより、Ｌ値やＱ値の低下を防ぐ。
【００３５】
また、巻数が比較的少ないインダクタＬ１、Ｌ４、Ｌ８については、巻芯方向が積層方向となるように導体パターンＬ１ａとＬ１ｂ、Ｌ４ａとＬ４ｂ、Ｌ８ａとＬ８ｂおよびビアホール６を形成する。
【００３６】
一般的には、誘電体層３ａ〜３ｋの厚みは４０〜１００μｍ程度に形成され、コンデンサ電極やグランド電極の存在がインダクタの特性に影響を与えるのは、前記厚みの誘電体層が２層以内でインダクタとコンデンサ電極やグランド電極と対向する場合である。本実施の形態においても、前記インダクタＬ１、Ｌ３、Ｌ４、Ｌ６、Ｌ８〜Ｌ１０はコンデンサ電極Ｃ１、Ｃ５、Ｃ６、Ｃ８、Ｃ１３、Ｃ１８やグランド電極Ｇと２層以内で対向している。
【００３７】
前記巻芯方向が積層方向のインダクタＬ１、Ｌ４、Ｌ８どうしはその間に巻芯方向の異なる前記インダクタＬ３、Ｌ６、Ｌ９、Ｌ１０が介在するように配置することにより、発生磁束の干渉を防止してアイソレーション化を図る。
【００３８】
ここで、巻芯方向が積層方向のインダクタＬ１に対して横並びに隣接するインダクタＬ３、Ｌ１０の巻芯方向は積層方向に対して垂直をなす方向に設定する。巻芯方向が積層方向のインダクタＬ４、Ｌ８に対して隣接するインダクタＬ３、Ｌ６、Ｌ９、Ｌ１０も巻芯方向は積層方向に対して垂直方向である。これにより、隣接するインダクタの発生磁束の干渉を可及的に低減し、インダクタ間のアイソレーション化を高める。
【００３９】
また、巻芯方向が積層方向に対して垂直方向のインダクタＬ３、Ｌ６、Ｌ９、Ｌ１０のうち、一部のインダクタＬ３（またはＬ６）に対して隣接するインダクタＬ９、Ｌ１０は、発生磁束が直角をなすように形成する。これにより、インダクタＬ３、Ｌ６、Ｌ９、Ｌ１０間のアイソレーション化を高める。
【００４０】
本発明による効果を確認するため、誘電体層を構成する樹脂としてビニルエステル樹脂を用い、誘電体粉末にチタン−バリウム−ネオジウム系セラミックスを用いてその含有率を３５ＶＯＬ％とし、誘電体層の厚みを４０または１００μｍとし、インダクタ用の導体として銅を用い、巻数を３とし、図５のように巻芯方向Ｓ１を積層方向Ｙに一致させた場合（モデルＤ）と、図６のように巻芯方向Ｓ２を積層方向Ｙに対して垂直方向にした場合（モデルＥ）とで、周波数に対するＱ値の変化を調べた。各モデル共に上下に近接するグランド電極またはコンデンサ電極となる電極を設けている。その結果、図７に示すように、巻芯方向Ｓ２を積層方向Ｙに対して垂直方向にしたモデルＥ（図６の例）の方が、巻芯方向Ｓ１が積層方向Ｙと同じであるモデルＤ（図５の場合）よりもＱ値が大となった。
【００４１】
また、図８に示すように、巻芯方向Ｓ２、Ｓ３を積層方向Ｙに互いに直角をなす方向とした２つのインダクタを内蔵した場合（本発明による場合のモデルＡ）と、図９に示すように、巻芯方向Ｓ２を積層方向Ｙに対して垂直方向にしたものと、巻芯方向Ｓ１を積層方向Ｙと同じにした２つのインダクタを内蔵した場合（本発明による場合のモデルＢ）と、図１０に示すように巻芯方向Ｓ１を共に積層方向Ｙとした２つのインダクタを内蔵した場合（従来構造のモデルＣ）についてアイソレーションの度合を調べた。
【００４２】
各モデルについて、各インダクタの巻数はすべて３とし、２つのインダクタ間の距離を０．３ｍｍとした。また、各モデルにおいて、ポート１（Ｐ１）とポート２（Ｐ２）とを信号入力側ポートとし、ポート３（Ｐ３）、ポート４（Ｐ４）を信号検出側ポートとした。また、ポート２（Ｐ２）、ポート４（Ｐ４）とグランド間にそれぞれ整合用抵抗Ｒ（＝５０Ω）を接続した。
【００４３】
表１は各モデルについて、ポート１（Ｐ１）から加える信号の周波数を変化させ、その加える信号のレベルに対し、ポート３（Ｐ３）から検出される信号のレベル（アイソレーションレベル（ｄＢ））と、ポート４（Ｐ４）から得られる信号のレベル（アイソレーションレベル（ｄＢ））とを示す。また、図１１はポート３（Ｐ３）から検出される信号の入力信号のレベル（アイソレーションレベル）に対する減衰度合を示し、図１２は同様にポート４（Ｐ４）から検出される信号の減衰レベル（アイソレーションレベル）を示す。
【００４４】
【表１】
【００４５】
表１および図１１、図１２から分かるように、本発明によるモデルＡ、Ｂの場合には、従来構造によるモデルＣに比較してアイソレーションの度合を向上させることができる。
【００４６】
本発明の構造は、小型化の要求が強く、ＭＨｚ帯以上の高周波で使用される積層電子部品において好適に用いられ、特に前記携帯電話等の移動体通信機器において、前記ダイプレクサと高周波スイッチ回路等を１つの部品として含んで構成する高周波部品等において用いる場合に好適である。
【００４７】
【発明の効果】
本発明によれば、インダクタの巻芯方向を積層方向に対して垂直方向に設定したので、インダクタがグランド電極やコンデンサ電極に近接配置される場合においても、インダクタに発生する磁束がグランド電極やコンデンサ電極と鎖交する度合を減らすことが可能となるので、インダクタの特性（Ｌ値、Ｑ値）の低下の度合が減少し、従来品より特性が向上する。また、本発明によれば、複数のインダクタを近接配置する場合、隣接するインダクタ間では巻芯方向が直角をなすように構成したので、インダクタ間の結合を低減できる。これらにより素子間の近接配置が可能になり、積層複合部品の小型化が図れる。
【図面の簡単な説明】
【図１】本発明を適用する積層複合電子部品の一例である携帯電話における高周波スイッチおよびダイプレクサを含む部品を示す回路図である。
【図２】図１の積層複合電子部品の層構造図である。
【図３】図２の積層複合電子部品の導体パターンを示す図である。
【図４】図３の導体パターンの一部を拡大して示す図である。
【図５】従来の電子部品のコイルの模式図である。
【図６】本発明の電子部品のコイルの一例を示す模式図である。
【図７】図５、図６のコイルの周波数変化に対するＱ特性を示す図である。
【図８】本発明の電子部品のコイルの他の例を示す模式図である。
【図９】本発明の電子部品のコイルの他の例を示す模式図である。
【図１０】従来の電子部品のコイルの他の例を示す模式図である。
【図１１】図９、図１０のコイルの周波数変化に対するアイソレーション特性を示す図である。
【図１２】図９、図１０のコイルの周波数変化に対するアイソレーション特性を示す図である。
【符号の説明】
１：アンテナ、２：ダイプレクサ、３：積層体、３ａ〜３ｋ：誘電体層、４：搭載部品、５ａ〜５ｊ：導体パターン、６：ビアホール、Ｃ０〜Ｃ１８：コンデンサ、Ｌ１〜Ｌ１０：インダクタ、Ｐ１〜Ｐ４：ポート、Ｒ：抵抗
【発明の属する技術分野】
本発明は、複数の誘電体層を導電体と共に積層することにより、グランド電極やコンデンサ電極とを内部または表面に形成すると共に、内部または表面にインダクタを設けた積層複合電子部品に関する。
【０００２】
【従来の技術】
例えば携帯電話等の移動体通信機器において、複数のコンデンサやインダクタを１つの積層複合電子部品に内蔵して例えばダイプレクサおよび高周波スイッチ回路を構成することが行われる。このような積層複合電子部品として例えば特許文献１や特許文献２がある。このような特許文献に記載のインダクタは、グランド電極やコンデンサ電極に近接して配置される。
【０００３】
【特許文献１】
特許第２９８３０１６号公報
【特許文献２】
特許第３０３１１７８号公報
【発明が解決しようとする課題】
前記積層複合電子部品において、その小型化を進めるとき、内蔵する受動素子間の間隔が狭くなる。このため、受動素子間の結合が問題になりやすい。特に上下に配置されるインダクタとコンデンサ電極間またはインダクタとグランド電極間では、形状が大きい場合にはその間隔を広くする構成をとることができるので問題にならないが、誘電体層を薄くすることで小型化すると、コンデンサ電極あるいはグランド電極とインダクタとの間では発生する磁束がコンデンサ電極やグランド電極と鎖交する。また、インダクタをスパイラル状あるいはミアンダ状に形成すると、コンデンサ電極やグランド電極との対向面積が大きくなり、容量結合が増大する。このため、インダクタのＬ値、Ｑ値が低下する。
【０００４】
また、小型化により、インダクタ間が近接配置されると、インダクタ間の結合が大きくなり、アイソレーションが困難になるという問題点もある。
【０００５】
本発明は、上記問題点に鑑み、インダクタがグランド電極やコンデンサ電極に近接配置される場合に特性が低下し、小型化が図れる構成の積層複合電子部品を提供することを目的とする。また、本発明は、複数のインダクタを近接配置する場合、コンデンサ電極やグランド電極とインダクタ間のみならず、インダクタ間の結合も低減でき、小型化が図れる構成の積層複合電子部品を提供することを目的とする。
【０００６】
【課題を解決するための手段】
（１）本発明による積層複合電子部品は、複数の誘電体層を導電体と共に積層することにより、グランド電極および／またはコンデンサ電極とを内部または表面に形成すると共に、内部または表面にインダクタを設けた積層複合電子部品であって、
前記グランド電極および／またはコンデンサ電極は前記インダクタに対して前記誘電体層の上下の少なくともいずれかに近接する層に配置され、
前記インダクタは、その巻芯方向が、前記誘電体層の積層方向に対して垂直であることを特徴とする。
【０００７】
（２）また、本発明の積層複合電子部品は、複数の誘電体層を導電体と共に積層することにより、グランド電極および／またはコンデンサ電極とを内部または表面に形成すると共に、内部または表面にインダクタを設けた積層複合電子部品であって、
前記グランド電極および／またはコンデンサ電極は前記インダクタに対して前記誘電体層の上下の少なくともいずれかに近接する層に配置され、
前記インダクタは横並びに複数個形成され、一部のインダクタの巻芯方向は、前記誘電体層の積層方向に対して垂直をなし、該インダクタにそれぞれ隣接する残部のインダクタは、巻芯方向が誘電体層の積層方向と同方向であることを特徴とする。
【０００８】
（３）また、本発明の積層複合電子部品は、複数の誘電体層を導電体と共に積層することにより、グランド電極および／またはコンデンサ電極とを内部または表面に形成すると共に、内部または表面にインダクタを設けた積層複合電子部品であって、
前記グランド電極および／またはコンデンサ電極は前記インダクタに対して前記誘電体層の上下の少なくともいずれかに近接する層に配置され、
前記インダクタは横並びに複数個形成され、各インダクタは巻芯方向が前記誘電体層の積層方向に対して垂直をなし、隣接するインダクタの巻芯方向は、互いに直角をなすことを特徴とする。
【０００９】
（４）また、本発明の積層複合電子部品は、前記積層複合電子部品は半導体部品およびチップ部品を搭載したものであることを特徴とする。
【００１０】
（５）また、本発明の積層複合電子部品は、前記誘電体層は樹脂材料または樹脂に機能材料粉末を混合した複合材料からなることを特徴とする。
【００１１】
（６）また、本発明の積層複合電子部品は、前記（１）から（５）までのいずれかに記載の積層複合電子部品が、移動体通信機器のダイプレクサと高周波スイッチ回路を構成するものであることを特徴とする。
【００１２】
【発明の実施の形態】
図１は本発明による積層複合電子部品を適用する回路の例であり、ＧＳＭ方式とＤＣＳ方式の携帯電話に兼用されるマルチバンド用高周波スイッチモジュールであり、このモジュールはダイプレクサ２を含んで構成される。ＧＳＭ方式側回路（ＤＣＳ方式側回路）は、フィルタＦ１（Ｆ２）と高周波スイッチＳ１（Ｓ２）とを備え、通信機器のアンテナと受信回路、送信回路を接続するデュアルバンドのアンテナスイッチ回路を構成している。高周波スイッチＳ１（Ｓ２）は、ダイプレクサ２を介してアンテナ１に接続されると共に、送信回路に繋がるＴｘおよび受信回路につながる端子Ｒｘに信号ラインにより接続される。
【００１３】
各方式の送信回路の端子Ｔｘには、主にパワーアンプの高調波の伝送を阻止するために設けられるフィルタＦ１（Ｆ２）が接続される。フィルタＦ１（Ｆ２）は、インダクタＬ１（Ｌ４）とコンデンサＣ０〜Ｃ２（Ｃ８〜Ｃ１０）により構成される。
【００１４】
高周波スイッチＳ１（Ｓ２）は、ダイオードＤ１、Ｄ２（Ｄ３、Ｄ４）と、Ｃ３〜Ｃ７（Ｃ１１〜１５）と、インダクタＬ２、Ｌ３（Ｌ５、Ｌ６、Ｌ７）と、抵抗Ｒ１（Ｒ２）とからなる。
【００１５】
ダイプレクサ２は、通過帯域の異なるＧＳＭ方式、ＤＣＳ方式の送受信系の受信信号を分波すると共に、一方の送信信号が他方の系に伝播されることを防止する分波回路である。ダイプレクサ２のＧＳＭ側回路は、インダクタＬ８とコンデンサＣ１６、Ｃ１７とにより構成される。またダイプレクサ２のＤＣＳ側回路は、インダクタＬ９、Ｌ１０とコンデンサＣ１８とにより構成される。
【００１６】
この回路において、送信を行う場合、コントロール端子Ｖｃ１（Ｖｃ４）に正のバイアス電圧を印加し、コントロール端子Ｖｃ２（Ｖｃ３）には負のバイアス電圧を印加する。この電圧は、ダイオードＤ１（Ｄ３）、Ｄ２（Ｄ４）に対して順方向のバイアス電圧として働くため、これらのダイオードＤ１（Ｄ３）、Ｄ２（Ｄ４）をオンにする。このとき、コンデンサＣ１〜Ｃ７（Ｃ８、Ｃ１０〜Ｃ１６）によって直流分がカットされ、ダイオードＤ１（Ｄ３）、Ｄ２（Ｄ４）を含む回路にのみコントロール端子Ｖｃ１（Ｖｃ４）、Ｖｃ２（Ｖｃ３）に加えられた電圧が印加される。
【００１７】
従ってインダクタＬ３（Ｌ６）がダイオードＤ２（Ｄ４）により接地されて送信周波数で共振し、インピーダンスが無限大となるため、端子Ｔｘから加えられる送信信号は受信側端子Ｒｘにはほとんど伝送されず、ダイオードＤ１（Ｄ３）を経てダイプレクサ２からアンテナ１へと伝送される。
【００１８】
なおこのとき、チョークコイルとして作用するインダクタＬ２（Ｌ５）のインピーダンスはほぼ無限大となり、送信信号がアース側へ漏れることを防止している。
【００１９】
一方、受信時には、コントロール端子Ｖｃ１（Ｖｃ４）に負のバイアス電圧を印加し、コントロール端子Ｖｃ２（Ｖｃ３）に正のバイアス電圧を印加する。この電圧はダイオードＤ１（Ｄ３）、Ｄ２（Ｄ４）に対し逆方向のバイアス電圧として働くため、ダイオードＤ１（Ｄ３）、Ｄ２（Ｄ４）はオフ状態となり、アンテナ１からの受信信号はインダクタＬ３（Ｌ６）を通して受信側端子Ｒｘに伝送され、送信側端子Ｔｘにはほとんど伝送されない。
【００２０】
なお、インダクタＬ７とコンデンサＣ１５との直列回路は、コンデンサＣ１５とオフ時のダイオードＤ３との合成容量と、インダクタＬ７のインダクタンス値との間で共振する並列共振回路を形成し、かつその共振周波数を受信信号の周波数と一致させた周波数で共振させることにより、オフ時のダイオードＤ３のインダクタＬ７との接続点のインピーダンスを増加させ、挿入損失や反射損失を低減させるのに用いられる。
【００２１】
ダイプレクサ２において、インダクタＬ８とコンデンサＣ１７とで１つ（ＧＳＭ側）のノッチ回路を構成し、インダクタＬ９とコンデンサＣ１８とで他の１つ（ＤＣＳ側）のノッチ回路を構成している。そしてＧＳＭ側のノッチ回路は、コンデンサＣ１６およびＣ５を介して接地される。この２つのコンデンサＣ１６、Ｃ５は分波特性のＬＰＦ特性を向上させる目的で接続される。ＤＣＳ側のノッチ回路は、直列に接続されたインダクタＬ１０とコンデンサＣ１２を介して接地される。このインダクタＬ１０とコンデンサＣ１２は分波特性のＨＰＦ特性を向上させる目的で設置される。
【００２２】
図２は図１の回路を１つの積層複合電子部品として構成した層構成図である。この積層複合電子部品は、受動素子を内蔵した積層体（ベース基板）３とその上に搭載された前記ダイオードＤ１〜Ｄ４等の半導体素子や必要に応じて搭載される後述の受動素子からなる搭載部品４とからなる。
【００２３】
３ａ〜３ｋは前記積層体３を構成する誘電体層、５ａ〜５ｊは誘電体層に設けられた導体パターンである。誘電体層３ａ〜３ｋは樹脂材料または樹脂と機能材料粉末をコンポジットした複合材料からなる。また各誘電体層３ａ〜３ｋは一般的にはガラスクロスに前記樹脂材料または複合材料を含浸させたものが用いられ、これらを熱プレスすることにより一体化している。
【００２４】
この場合の積層体３の構成方法は、本硬化後のコア基板に必要に応じてビアホールを形成すると共に、金属箔のエッチングやサブトラクティブ工法、アディティブ工法あるいはセミアディティブ工法により導体パターンを形成する。そしてそのコア基板の両面または片面にプリプレグを圧着し本硬化させて前記ビアホールや導体パターンの形成を行うという工程（ビルドアップ工法）を繰り返す。この場合、ガラスクロスを用いないビルドアップ工法や厚膜印刷工法を採用することも可能である。
【００２５】
本例においては、誘電体層３ａ〜３ｋの積層は次のように行った。誘電体層７（３ｃ〜３ｅ）を積層し、次に誘電体層８（３ｂ、７、３ｆ）を積層した。またこれとは別に誘電体層９（３ｈ、３ｉ）を積層し、最後に誘電体層３ａ、８、３ｇ、９、３ｊ、３ｋを積層した。また、搭載部品４は、前記ダイオードＤ１〜Ｄ４、前記抵抗Ｒ１、Ｒ２、インダクタＬ２、Ｌ５、Ｌ７およびコンデンサＣ２、Ｃ３、Ｃ４、Ｃ７、Ｃ１０、Ｃ１１、Ｃ１４、Ｃ１５とした。
【００２６】
図３は前記誘電体層上の導体パターン５ａ〜５ｊを示しており、第１誘電体層３ａ上には前記搭載部品４を搭載するための導体パターン１０を形成する。また、第２〜第６の誘電体層３ａ〜３ｆには前記コンデンサＣ０、Ｃ１、Ｃ５、Ｃ６、Ｃ８、Ｃ９、Ｃ１２、Ｃ１３、Ｃ１６〜Ｃ１８の電極を形成しており、これらのコンデンサ電極を図１と同符号で示している。第７〜９誘電体層３ｇ、３ｉにはインダクタＬｘ（＝Ｌ３、Ｌ６、Ｌ９、Ｌ１０）、Ｌｙ（＝Ｌ１、Ｌ４、Ｌ８）を形成するための導体パターンを形成する。積層体３の裏面にグランド電極Ｇを形成する。
【００２７】
なお、誘電体層３ａ〜３ｋを構成する樹脂としては、熱硬化性樹脂、熱可塑性樹脂が用いられる。熱可塑性樹脂としては、エポキシ樹脂、フェノール樹脂、不飽和ポリエステル樹脂、ビニルエステル樹脂、ポリイミド樹脂、ポリフェニレンエーテル（オキサイド）樹脂、ビスマレイミドトリアジン（シアネートエステル）樹脂、フマレート樹脂、ポリブタジエン樹脂、ビニルベンジルエ−テル樹脂等が用いられる。
【００２８】
また、熱可塑性樹脂としては、芳香族ポリエステル樹脂、ポリフェニレンサルファイド樹脂、ポリエチレンテレフタレート樹脂、ポリブチレンテレフタレート樹脂、ポリエチレンサルファイド樹脂、ポリエーテルエーテルケトン樹脂、ポリテトラフルオロエチレン樹脂、グラフト樹脂等が用いられる。これらの中でも、特にエポキシ樹脂、低誘電率エポキシ樹脂、フェノール樹脂、ポリブタジエン樹脂、ビスマレイミドトリアジン（シアネートエステル）樹脂、ビニルベンジルエ−テル樹脂等が好ましい。
【００２９】
また、混合する機能材料粉末としては、具体的には、誘電体粉末として、チタン−バリウム−ネオジウム系セラミックス、チタン−バリウム−錫系セラミックス、鉛−カルシウム系セラミックス、二酸化チタン系セラミックス、チタン酸バリウム系セラミックス、チタン酸鉛系セラミックス、チタン酸ストロンチウム系セラミックス、チタン酸カルシウム系セラミックス、チタン酸ビスマス系セラミック、チタン酸マグネシウム系セラミックス等が挙げられる。さらに、ＣａＷＯ４系セラミックス、Ｂａ（Ｍｇ，Ｎｂ）Ｏ３系セラミックス、Ｂａ（Ｍｇ，Ｔａ）Ｏ３系セラミックス、Ｂａ（Ｃｏ，Ｍｇ，Ｎｂ）Ｏ３系セラミックス、Ｂａ（Ｃｏ，Ｍｇ，Ｔａ）Ｏ３系セラミックス等が挙げられる。
【００３０】
さらに、誘電率をあまり高くせず、高いＱを得るためには、アルミナ、ジルコニア、チタン酸カリウムウイスカ、チタン酸カルシウムウイスカ、チタン酸バリウムウイスカ、酸化亜鉛ウイスカ、ガラスチップ、ガラスビース、カーボン繊維、酸化マグネシウム（タルク）等が用いられる。これらの誘電体粉末は単独で用いてもよいし、２種以上を混合して用いてもよい。
【００３１】
さらに、インダクタを構成する誘電体層に次に示すような機能材料粉末として磁性粉末を混合してもよい。その内、磁性粉末のうち、磁性酸化物として、Ｍｎ−Ｚｎ系フェライト、Ｎｎ−Ｚｎ系フェライト、Ｍｎ−Ｍｇ−Ｚｎ系フェライト、Ｎｉ−Ｃｕ−Ｚｎ系フェライト、Ｃｕ−Ｚｎ系フェライト、Ｍｎフェライト、Ｃｏフェライト、Ｌｉフェライト、Ｍｇフェライト、Ｎｉフェライトなどがある。また、Ｂａフェライト等の六方晶フェライトであっても良い。それ以外にもＦｅ２Ｏ３、Ｆｅ３Ｏ４等の酸化鉄でも差し支えない。また、磁性金属粉末や磁性被覆金属粒子を用いてもよい。
【００３２】
また、導体パターンを構成する金属としては、金、銀、銅、アルミニウム等の導電性の高いものを用いることが、Ｑを高める意味において好ましい。
【００３３】
図４は前記インダクタＬ１、Ｌ３、Ｌ４、Ｌ６、Ｌ８〜Ｌ１０を構成するための導体パターンを示すもので、上層の導体パターンＬ１ａ、Ｌ３ａ、Ｌ４ａ、Ｌ６ａ、Ｌ８ａ〜Ｌ１０ａと下層の導体パターンＬ１ｂ、Ｌ３ｂ、Ｌ４ｂ、Ｌ６ｂ、Ｌ８ｂ〜Ｌ１０ｂとはそれぞれ対応するものどうしがビアホール６によって接続される。
【００３４】
図４から分かるように、比較的巻数の多いインダクタＬ３、Ｌ６、Ｌ９、Ｌ１０については、巻芯方向が誘電体層３ａ〜３ｋの積層方向に対して垂直をなすように導体パターンＬ３ａとＬ３ｂ、Ｌ６ａとＬ６ｂ、Ｌ９ａとＬ９ｂ、Ｌ１０ａとＬ１０ｂおよびビアホール６を形成する。これにより、インダクタＬ３、Ｌ６、Ｌ９、Ｌ１０により発生する磁束が積層方向に隣接するコンデンサＣ１、Ｃ５、Ｃ６、Ｃ８、Ｃ１３、Ｃ１８やグランド電極Ｇと鎖交する度合を低減し、これにより、Ｌ値やＱ値の低下を防ぐ。
【００３５】
また、巻数が比較的少ないインダクタＬ１、Ｌ４、Ｌ８については、巻芯方向が積層方向となるように導体パターンＬ１ａとＬ１ｂ、Ｌ４ａとＬ４ｂ、Ｌ８ａとＬ８ｂおよびビアホール６を形成する。
【００３６】
一般的には、誘電体層３ａ〜３ｋの厚みは４０〜１００μｍ程度に形成され、コンデンサ電極やグランド電極の存在がインダクタの特性に影響を与えるのは、前記厚みの誘電体層が２層以内でインダクタとコンデンサ電極やグランド電極と対向する場合である。本実施の形態においても、前記インダクタＬ１、Ｌ３、Ｌ４、Ｌ６、Ｌ８〜Ｌ１０はコンデンサ電極Ｃ１、Ｃ５、Ｃ６、Ｃ８、Ｃ１３、Ｃ１８やグランド電極Ｇと２層以内で対向している。
【００３７】
前記巻芯方向が積層方向のインダクタＬ１、Ｌ４、Ｌ８どうしはその間に巻芯方向の異なる前記インダクタＬ３、Ｌ６、Ｌ９、Ｌ１０が介在するように配置することにより、発生磁束の干渉を防止してアイソレーション化を図る。
【００３８】
ここで、巻芯方向が積層方向のインダクタＬ１に対して横並びに隣接するインダクタＬ３、Ｌ１０の巻芯方向は積層方向に対して垂直をなす方向に設定する。巻芯方向が積層方向のインダクタＬ４、Ｌ８に対して隣接するインダクタＬ３、Ｌ６、Ｌ９、Ｌ１０も巻芯方向は積層方向に対して垂直方向である。これにより、隣接するインダクタの発生磁束の干渉を可及的に低減し、インダクタ間のアイソレーション化を高める。
【００３９】
また、巻芯方向が積層方向に対して垂直方向のインダクタＬ３、Ｌ６、Ｌ９、Ｌ１０のうち、一部のインダクタＬ３（またはＬ６）に対して隣接するインダクタＬ９、Ｌ１０は、発生磁束が直角をなすように形成する。これにより、インダクタＬ３、Ｌ６、Ｌ９、Ｌ１０間のアイソレーション化を高める。
【００４０】
本発明による効果を確認するため、誘電体層を構成する樹脂としてビニルエステル樹脂を用い、誘電体粉末にチタン−バリウム−ネオジウム系セラミックスを用いてその含有率を３５ＶＯＬ％とし、誘電体層の厚みを４０または１００μｍとし、インダクタ用の導体として銅を用い、巻数を３とし、図５のように巻芯方向Ｓ１を積層方向Ｙに一致させた場合（モデルＤ）と、図６のように巻芯方向Ｓ２を積層方向Ｙに対して垂直方向にした場合（モデルＥ）とで、周波数に対するＱ値の変化を調べた。各モデル共に上下に近接するグランド電極またはコンデンサ電極となる電極を設けている。その結果、図７に示すように、巻芯方向Ｓ２を積層方向Ｙに対して垂直方向にしたモデルＥ（図６の例）の方が、巻芯方向Ｓ１が積層方向Ｙと同じであるモデルＤ（図５の場合）よりもＱ値が大となった。
【００４１】
また、図８に示すように、巻芯方向Ｓ２、Ｓ３を積層方向Ｙに互いに直角をなす方向とした２つのインダクタを内蔵した場合（本発明による場合のモデルＡ）と、図９に示すように、巻芯方向Ｓ２を積層方向Ｙに対して垂直方向にしたものと、巻芯方向Ｓ１を積層方向Ｙと同じにした２つのインダクタを内蔵した場合（本発明による場合のモデルＢ）と、図１０に示すように巻芯方向Ｓ１を共に積層方向Ｙとした２つのインダクタを内蔵した場合（従来構造のモデルＣ）についてアイソレーションの度合を調べた。
【００４２】
各モデルについて、各インダクタの巻数はすべて３とし、２つのインダクタ間の距離を０．３ｍｍとした。また、各モデルにおいて、ポート１（Ｐ１）とポート２（Ｐ２）とを信号入力側ポートとし、ポート３（Ｐ３）、ポート４（Ｐ４）を信号検出側ポートとした。また、ポート２（Ｐ２）、ポート４（Ｐ４）とグランド間にそれぞれ整合用抵抗Ｒ（＝５０Ω）を接続した。
【００４３】
表１は各モデルについて、ポート１（Ｐ１）から加える信号の周波数を変化させ、その加える信号のレベルに対し、ポート３（Ｐ３）から検出される信号のレベル（アイソレーションレベル（ｄＢ））と、ポート４（Ｐ４）から得られる信号のレベル（アイソレーションレベル（ｄＢ））とを示す。また、図１１はポート３（Ｐ３）から検出される信号の入力信号のレベル（アイソレーションレベル）に対する減衰度合を示し、図１２は同様にポート４（Ｐ４）から検出される信号の減衰レベル（アイソレーションレベル）を示す。
【００４４】
【表１】
表１および図１１、図１２から分かるように、本発明によるモデルＡ、Ｂの場合には、従来構造によるモデルＣに比較してアイソレーションの度合を向上させることができる。
【００４６】
本発明の構造は、小型化の要求が強く、ＭＨｚ帯以上の高周波で使用される積層電子部品において好適に用いられ、特に前記携帯電話等の移動体通信機器において、前記ダイプレクサと高周波スイッチ回路等を１つの部品として含んで構成する高周波部品等において用いる場合に好適である。
【００４７】
【発明の効果】
本発明によれば、インダクタの巻芯方向を積層方向に対して垂直方向に設定したので、インダクタがグランド電極やコンデンサ電極に近接配置される場合においても、インダクタに発生する磁束がグランド電極やコンデンサ電極と鎖交する度合を減らすことが可能となるので、インダクタの特性（Ｌ値、Ｑ値）の低下の度合が減少し、従来品より特性が向上する。また、本発明によれば、複数のインダクタを近接配置する場合、隣接するインダクタ間では巻芯方向が直角をなすように構成したので、インダクタ間の結合を低減できる。これらにより素子間の近接配置が可能になり、積層複合部品の小型化が図れる。
【図面の簡単な説明】
【図１】本発明を適用する積層複合電子部品の一例である携帯電話における高周波スイッチおよびダイプレクサを含む部品を示す回路図である。
【図２】図１の積層複合電子部品の層構造図である。
【図３】図２の積層複合電子部品の導体パターンを示す図である。
【図４】図３の導体パターンの一部を拡大して示す図である。
【図５】従来の電子部品のコイルの模式図である。
【図６】本発明の電子部品のコイルの一例を示す模式図である。
【図７】図５、図６のコイルの周波数変化に対するＱ特性を示す図である。
【図８】本発明の電子部品のコイルの他の例を示す模式図である。
【図９】本発明の電子部品のコイルの他の例を示す模式図である。
【図１０】従来の電子部品のコイルの他の例を示す模式図である。
【図１１】図９、図１０のコイルの周波数変化に対するアイソレーション特性を示す図である。
【図１２】図９、図１０のコイルの周波数変化に対するアイソレーション特性を示す図である。
【符号の説明】
１：アンテナ、２：ダイプレクサ、３：積層体、３ａ〜３ｋ：誘電体層、４：搭載部品、５ａ〜５ｊ：導体パターン、６：ビアホール、Ｃ０〜Ｃ１８：コンデンサ、Ｌ１〜Ｌ１０：インダクタ、Ｐ１〜Ｐ４：ポート、Ｒ：抵抗
Claims (6)
- 複数の誘電体層を導電体と共に積層することにより、グランド電極および／またはコンデンサ電極とを内部または表面に形成すると共に、内部または表面にインダクタを設けた積層複合電子部品であって、
前記グランド電極および／またはコンデンサ電極は前記インダクタに対して前記誘電体層の上下の少なくともいずれかに近接する層に配置され、
前記インダクタは、その巻芯方向が、前記誘電体層の積層方向に対して垂直であることを特徴とする積層複合電子部品。 - 複数の誘電体層を導電体と共に積層することにより、グランド電極および／またはコンデンサ電極とを内部または表面に形成すると共に、内部または表面にインダクタを設けた積層複合電子部品であって、
前記グランド電極および／またはコンデンサ電極は前記インダクタに対して前記誘電体層の上下の少なくともいずれかに近接する層に配置され、
前記インダクタは横並びに複数個形成され、一部のインダクタの巻芯方向は、前記誘電体層の積層方向に対して垂直をなし、該インダクタにそれぞれ隣接する残部のインダクタは、巻芯方向が誘電体層の積層方向と同方向であることを特徴とする積層複合電子部品。 - 複数の誘電体層を導電体と共に積層することにより、グランド電極および／またはコンデンサ電極とを内部または表面に形成すると共に、内部または表面にインダクタを設けた積層複合電子部品であって、
前記グランド電極および／またはコンデンサ電極は前記インダクタに対して前記誘電体層の上下の少なくともいずれかに近接する層に配置され、
前記インダクタは横並びに複数個形成され、各インダクタは巻芯方向が前記誘電体層の積層方向に対して垂直をなし、隣接するインダクタの巻芯方向は、互いに直角をなすことを特徴とする積層複合電子部品。 - 請求項１から３までのいずれかに記載の積層複合電子部品において、
前記積層複合電子部品は半導体部品およびチップ部品を搭載したものであることを特徴とする積層複合電子部品。 - 請求項１から４までのいずれかに記載の積層複合電子部品において、
前記誘電体層は樹脂材料または樹脂に機能材料粉末を混合した複合材料からなることを特徴とする積層複合電子部品。 - 請求項１から５までのいずれかに記載の積層複合電子部品が、移動体通信機器のダイプレクサと高周波スイッチ回路を構成するものであることを特徴とする積層複合電子部品。
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