JP7424176B2

JP7424176B2 - 回路

Info

Publication number: JP7424176B2
Application number: JP2020069972A
Authority: JP
Inventors: 敦夫比留川
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2020-04-08
Filing date: 2020-04-08
Publication date: 2024-01-30
Anticipated expiration: 2040-04-08
Also published as: CN113496801B; US20210319946A1; CN216054110U; CN113496801A; JP2021166370A

Description

本発明は、回路に関する。

回路には、種々のインダクタが用いられている。このようなインダクタとして、例えば、特許文献１には、複数の絶縁層が積層されてなり、内部にコイルを内蔵する積層体と、コイルに電気的に接続されている第１の外部電極及び第２の外部電極と、を備える積層型コイル部品が開示されている。

特開２０１９－９６８１９号公報

特許文献１に記載の積層型コイル部品は、高周波特性に優れているため、光通信回路内のバイアスティー（Ｂｉａｓ－Ｔｅｅ）回路等に好適に用いられる、とされている。また、特許文献１に記載の積層型コイル部品では、積層体を構成する絶縁層が、例えば、フェライト材料等の磁性材料で構成されている。絶縁層が磁性材料で構成された積層型コイル部品では、積層体の外部に磁束が漏れにくくなると考えられる。しかしながら、このような積層型コイル部品が複数用いられて回路内に近接して設けられると、近接して設けられた積層型コイル部品同士が磁気結合しやすくなるため、高周波帯（例えば、２０ＧＨｚ以上のＧＨｚ帯）で磁束が干渉し、結果的に、高周波特性が低下するおそれがある。

本発明は、上記の問題を解決するためになされたものであり、複数のインダクタが近接して設けられていても、高周波特性の低下が抑制される回路を提供することを目的とするものである。

本発明の回路は、信号ラインと、定電圧源と、インダクタと、コンデンサと、を有するバイアスティー回路を備え、上記信号ラインは、第１信号ラインと、第２信号ラインと、を含み、上記インダクタは、第１インダクタと、第２インダクタと、を含み、上記第１インダクタは、上記第１信号ライン及び上記定電圧源に接続され、上記第２インダクタは、上記第２信号ライン及び上記定電圧源に接続され、上記第１インダクタと上記第２インダクタとの最短距離は、０．０５ｍｍ以上、１ｍｍ以下であり、上記第１インダクタのコイル軸の方向と上記第２インダクタのコイル軸の方向とは、実装面に平行であり、かつ、略９０°の角度をなす、ことを特徴とする。

本発明によれば、複数のインダクタが近接して設けられていても、高周波特性の低下が抑制される回路を提供できる。

本発明の回路の一例を示す平面模式図である。本発明の回路で用いられるインダクタの一例を示す斜視模式図である。図２中の線分Ａ１－Ａ２に対応する部分を示す断面模式図である。比較例１の回路を示す平面模式図である。実施例１～６の回路について、周波数毎の透過係数Ｓ２１のシミュレーション結果を示すグラフである。比較例１～６の回路について、周波数毎の透過係数Ｓ２１のシミュレーション結果を示すグラフである。

以下、本発明の回路について説明する。なお、本発明は、以下の構成に限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更されてもよい。また、以下において記載する個々の好ましい構成を複数組み合わせたものもまた本発明である。

図１は、本発明の回路の一例を示す平面模式図である。

図１に示すように、回路１は、第１バイアスティー回路１０ａと、第２バイアスティー回路１０ｂと、を有している。

第１バイアスティー回路１０ａは、第１信号ライン２０ａと、第１電源ライン３０ａと、第１インダクタ４０ａと、第１コンデンサ５０ａと、を有している。

第１信号ライン２０ａは、入力部２１ａと、出力部２２ａと、を有している。第１信号ライン２０ａの入力部２１ａに入力された入力信号は、経路Ｓ１を伝わって、第１信号ライン２０ａの出力部２２ａから透過信号（出力信号）として出力される。

第１電源ライン３０ａは、第１定電圧源３１ａに接続されている。つまり、第１バイアスティー回路１０ａは、第１定電圧源３１ａも有している。

第１インダクタ４０ａは、第１信号ライン２０ａ及び第１電源ライン３０ａに接続されている。第１電源ライン３０ａは第１定電圧源３１ａに接続されているため、第１インダクタ４０ａは、第１電源ライン３０ａを介して、第１定電圧源３１ａに電気的に接続されている。このように第１インダクタ４０ａが設けられていることにより、経路Ｐ１で示すように、第１定電圧源３１ａの電源電圧は、第１信号ライン２０ａの入力部２１ａに印加される。第１信号ライン２０ａの入力部２１ａに、例えば、ドライバＩＣが接続されていると、第１定電圧源３１ａの電源電圧がドライバＩＣに印加される。また、第１インダクタ４０ａが設けられていることにより、第１信号ライン２０ａを伝わる信号は、第１電源ライン３０ａに伝わらない。

第１コンデンサ５０ａは、第１信号ライン２０ａと第１インダクタ４０ａとの接続部と、第１信号ライン２０ａの出力部２２ａとの間に設けられている。このように第１コンデンサ５０ａが設けられていることにより、第１定電圧源３１ａの電源電圧は、第１信号ライン２０ａの出力部２２ａに印加されることなく、第１信号ライン２０ａの入力部２１ａに確実に印加される。

第２バイアスティー回路１０ｂは、第２信号ライン２０ｂと、第１電源ライン３０ａと、第２インダクタ４０ｂと、第２コンデンサ５０ｂと、を有している。

第２信号ライン２０ｂは、入力部２１ｂと、出力部２２ｂと、を有している。第２信号ライン２０ｂの入力部２１ｂに入力された入力信号は、経路Ｓ２を伝わって、第２信号ライン２０ｂの出力部２２ｂから透過信号（出力信号）として出力される。

第１電源ライン３０ａは第１定電圧源３１ａに接続されているため、第２バイアスティー回路１０ｂは、第１定電圧源３１ａも有している。

第２インダクタ４０ｂは、第２信号ライン２０ｂ及び第１電源ライン３０ａに接続されている。第１電源ライン３０ａは第１定電圧源３１ａに接続されているため、第２インダクタ４０ｂは、第１電源ライン３０ａを介して、第１定電圧源３１ａに電気的に接続されている。このように第２インダクタ４０ｂが設けられていることにより、経路Ｐ２で示すように、第１定電圧源３１ａの電源電圧は、第２信号ライン２０ｂの入力部２１ｂに印加される。第２信号ライン２０ｂの入力部２１ｂに、例えば、ドライバＩＣが接続されていると、第１定電圧源３１ａの電源電圧がドライバＩＣに印加される。また、第２インダクタ４０ｂが設けられていることにより、第２信号ライン２０ｂを伝わる信号は、第１電源ライン３０ａに伝わらない。

第２コンデンサ５０ｂは、第２信号ライン２０ｂと第２インダクタ４０ｂとの接続部と、第２信号ライン２０ｂの出力部２２ｂとの間に設けられている。このように第２コンデンサ５０ｂが設けられていることにより、第１定電圧源３１ａの電源電圧は、第２信号ライン２０ｂの出力部２２ｂに印加されることなく、第２信号ライン２０ｂの入力部２１ｂに確実に印加される。

第１インダクタ４０ａと第２インダクタ４０ｂとの最短距離Ｄは、０．０５ｍｍ以上、１ｍｍ以下であり、好ましくは０．０５ｍｍ以上、０．４ｍｍ以下である。このように、第１インダクタ４０ａと第２インダクタ４０ｂとが近接して設けられていることにより、回路１が小型化される。

第１インダクタ４０ａは、コイル軸Ｃ１を有している。第２インダクタ４０ｂは、コイル軸Ｃ２を有している。

第１インダクタ４０ａのコイル軸Ｃ１の方向と第２インダクタ４０ｂのコイル軸Ｃ２の方向とは、実装面に平行である。

本明細書中、各部品の実装面は、各部品における回路に実装される面、より具体的には、各部品における回路基板に対向する面を示す。つまり、第１インダクタ４０ａの実装面と第２インダクタ４０ｂの実装面とは、各々、図１で見えている表面に対向する裏面に相当する。

第１インダクタ４０ａのコイル軸Ｃ１の方向と第２インダクタ４０ｂのコイル軸Ｃ２の方向とは、略９０°の角度をなしている。これにより、上述したように近接して設けられた第１インダクタ４０ａと第２インダクタ４０ｂとが磁気結合しにくくなるため、高周波帯で磁束が干渉しにくくなり、結果的に、高周波特性の低下が抑制される。

本明細書中、２つのコイル軸の方向が略９０°の角度をなすとは、２つのコイル軸の方向のなす角度が８０°以上、１００°以下であることを示し、好ましくは８５°以上、９５°以下、特に好ましくは９０°であることを示す。つまり、第１インダクタ４０ａのコイル軸Ｃ１の方向と第２インダクタ４０ｂのコイル軸Ｃ２の方向とが略９０°の角度をなすとは、第１インダクタ４０ａのコイル軸Ｃ１の方向と第２インダクタ４０ｂのコイル軸Ｃ２の方向とのなす角度αが８０°以上、１００°以下であることを示し、好ましくは８５°以上、９５°以下、特に好ましくは９０°であることを示す。第１インダクタ４０ａのコイル軸Ｃ１の方向と第２インダクタ４０ｂのコイル軸Ｃ２の方向とのなす角度αが９０°に近づくにつれて、第１インダクタ４０ａ及び第２インダクタ４０ｂで生じる磁束が干渉しにくくなる。つまり、第１インダクタ４０ａのコイル軸Ｃ１の方向と第２インダクタ４０ｂのコイル軸Ｃ２の方向とが、９０°の角度をなす、すなわち、直交すると、第１インダクタ４０ａ及び第２インダクタ４０ｂで生じる磁束が最も干渉しにくくなる。

以上より、回路１では、複数のインダクタ、ここでは、第１インダクタ４０ａ及び第２インダクタ４０ｂが近接して設けられていても、高周波特性の低下が抑制される。

高周波特性については、４０ＧＨｚでの透過係数Ｓ２１が、好ましくは－１ｄＢ以上、０ｄＢ以下であり、５０ＧＨｚでの透過係数Ｓ２１が、好ましくは－３ｄＢ以上、０ｄＢ以下である。透過係数Ｓ２１は、入力信号に対する透過信号の電力の比から求められる。より具体的には、回路１における透過係数Ｓ２１は、第１信号ライン２０ａの入力部２１ａに入力される入力信号に対する、第１信号ライン２０ａの出力部２２ａから出力される透過信号の電力の比から求められる。あるいは、第２信号ライン２０ｂの入力部２１ｂに入力される入力信号に対する、第２信号ライン２０ｂの出力部２２ｂから出力される透過信号の電力の比から求められる。周波数毎の透過係数Ｓ２１は、例えば、ネットワークアナライザを用いて求められる。

第１バイアスティー回路１０ａ及び第２バイアスティー回路１０ｂは、第１電源ライン３０ａを共有している。つまり、第１バイアスティー回路１０ａ及び第２バイアスティー回路１０ｂは、第１定電圧源３１ａを共有している。これにより、回路１が簡素化される。

一方、第１バイアスティー回路１０ａ及び第２バイアスティー回路１０ｂは、別々の電源ラインを有していてもよい。つまり、第１バイアスティー回路１０ａ及び第２バイアスティー回路１０ｂは、別々の定電圧源を有していてもよい。

回路１は、第３バイアスティー回路１０ｃと、第４バイアスティー回路１０ｄと、を更に有していてもよい。

第３バイアスティー回路１０ｃは、第１信号ライン２０ａと、第２電源ライン３０ｂと、第３インダクタ４０ｃと、第１コンデンサ５０ａと、を有している。

第２電源ライン３０ｂは、第２定電圧源３１ｂに接続されている。つまり、第３バイアスティー回路１０ｃは、第２定電圧源３１ｂも有している。

第３インダクタ４０ｃは、第１信号ライン２０ａ及び第２電源ライン３０ｂに接続されている。第２電源ライン３０ｂは第２定電圧源３１ｂに接続されているため、第３インダクタ４０ｃは、第２電源ライン３０ｂを介して、第２定電圧源３１ｂに電気的に接続されている。このように第３インダクタ４０ｃが設けられていることにより、経路Ｐ３で示すように、第２定電圧源３１ｂの電源電圧は、第１信号ライン２０ａの出力部２２ａに印加される。第１信号ライン２０ａの出力部２２ａに、例えば、レーザーダイオードが接続されていると、第２定電圧源３１ｂの電源電圧がレーザーダイオードに印加される。また、第３インダクタ４０ｃが設けられていることにより、第１信号ライン２０ａを伝わる信号は、第２電源ライン３０ｂに伝わらない。

第３インダクタ４０ｃは、コイル軸Ｃ３を有している。第３インダクタ４０ｃのコイル軸Ｃ３の方向は、実装面に平行である。

第３インダクタ４０ｃに近接して他のインダクタが設けられている場合、より具体的には、第３インダクタ４０ｃと他のインダクタとの最短距離が０．０５ｍｍ以上、１ｍｍ以下である場合、第３インダクタ４０ｃのコイル軸Ｃ３の方向と他のインダクタのコイル軸の方向とは、略９０°の角度をなすことが好ましい。これにより、近接して設けられた第３インダクタ４０ｃと他のインダクタとが磁気結合しにくくなるため、高周波帯で磁束が干渉しにくくなる。そのため、第１インダクタ４０ａと第２インダクタ４０ｂとの間で磁束が干渉しにくくなる効果と相まって、高周波特性の低下が更に抑制される。

例えば、第３インダクタ４０ｃと第１インダクタ４０ａとの最短距離が０．０５ｍｍ以上、１ｍｍ以下である場合、第３インダクタ４０ｃのコイル軸Ｃ３の方向と第１インダクタ４０ａのコイル軸Ｃ１の方向とは、略９０°の角度をなすことが好ましい。

第１コンデンサ５０ａは、第１信号ライン２０ａと第３インダクタ４０ｃとの接続部と、第１信号ライン２０ａの入力部２１ａとの間に設けられている。このように第１コンデンサ５０ａが設けられていることにより、第２定電圧源３１ｂの電源電圧は、第１信号ライン２０ａの入力部２１ａに印加されることなく、第１信号ライン２０ａの出力部２２ａに確実に印加される。

第１バイアスティー回路１０ａ及び第３バイアスティー回路１０ｃを合わせて見たとき、第１コンデンサ５０ａは、第１信号ライン２０ａと第１インダクタ４０ａとの接続部と、第１信号ライン２０ａと第３インダクタ４０ｃとの接続部との間に設けられている。

第４バイアスティー回路１０ｄは、第２信号ライン２０ｂと、第３電源ライン３０ｃと、第４インダクタ４０ｄと、第２コンデンサ５０ｂと、を有している。

第３電源ライン３０ｃは、第３定電圧源３１ｃに接続されている。つまり、第４バイアスティー回路１０ｄは、第３定電圧源３１ｃも有している。

第４インダクタ４０ｄは、第２信号ライン２０ｂ及び第３電源ライン３０ｃに接続されている。第３電源ライン３０ｃは第３定電圧源３１ｃに接続されているため、第４インダクタ４０ｄは、第３電源ライン３０ｃを介して、第３定電圧源３１ｃに電気的に接続されている。このように第４インダクタ４０ｄが設けられていることにより、経路Ｐ４で示すように、第３定電圧源３１ｃの電源電圧は、第２信号ライン２０ｂの出力部２２ｂに印加される。第２信号ライン２０ｂの出力部２２ｂに、例えば、レーザーダイオードが接続されていると、第３定電圧源３１ｃの電源電圧がレーザーダイオードに印加される。また、第４インダクタ４０ｄが設けられていることにより、第２信号ライン２０ｂを伝わる信号は、第３電源ライン３０ｃに伝わらない。

第４インダクタ４０ｄは、コイル軸Ｃ４を有している。第４インダクタ４０ｄのコイル軸Ｃ４の方向は、実装面に平行である。

第４インダクタ４０ｄに近接して他のインダクタが設けられている場合、より具体的には、第４インダクタ４０ｄと他のインダクタとの最短距離が０．０５ｍｍ以上、１ｍｍ以下である場合、第４インダクタ４０ｄのコイル軸Ｃ４の方向と他のインダクタのコイル軸の方向とは、略９０°の角度をなすことが好ましい。これにより、近接して設けられた第４インダクタ４０ｄと他のインダクタとが磁気結合しにくくなるため、高周波帯で磁束が干渉しにくくなる。そのため、第１インダクタ４０ａと第２インダクタ４０ｂとの間で磁束が干渉しにくくなる効果と相まって、高周波特性の低下が更に抑制される。

例えば、第４インダクタ４０ｄと第２インダクタ４０ｂとの最短距離が０．０５ｍｍ以上、１ｍｍ以下である場合、第４インダクタ４０ｄのコイル軸Ｃ４の方向と第２インダクタ４０ｂのコイル軸Ｃ２の方向とは、略９０°の角度をなすことが好ましい。

第２コンデンサ５０ｂは、第２信号ライン２０ｂと第４インダクタ４０ｄとの接続部と、第２信号ライン２０ｂの入力部２１ｂとの間に設けられている。このように第２コンデンサ５０ｂが設けられていることにより、第３定電圧源３１ｃの電源電圧は、第２信号ライン２０ｂの入力部２１ｂに印加されることなく、第２信号ライン２０ｂの出力部２２ｂに確実に印加される。

第２バイアスティー回路１０ｂ及び第４バイアスティー回路１０ｄを合わせて見たとき、第２コンデンサ５０ｂは、第２信号ライン２０ｂと第２インダクタ４０ｂとの接続部と、第２信号ライン２０ｂと第４インダクタ４０ｄとの接続部との間に設けられている。

第１信号ライン２０ａ及び第２信号ライン２０ｂとしては、公知の信号ラインを使用可能である。

第１電源ライン３０ａ、第２電源ライン３０ｂ、及び、第３電源ライン３０ｃとしては、公知の電源ラインを使用可能である。

第１定電圧源３１ａ、第２定電圧源３１ｂ、及び、第３定電圧源３１ｃとしては、公知の定電圧源を使用可能である。

第１定電圧源３１ａ、第２定電圧源３１ｂ、及び、第３定電圧源３１ｃは、電源電圧が互いに同じであってもよいし、互いに異なっていてもよい。また、第１定電圧源３１ａ、第２定電圧源３１ｂ、及び、第３定電圧源３１ｃのうち、２つの定電圧源の電源電圧が同じであり、かつ、残り１つの定電圧源の電源電圧が異なっていてもよい。

第１コンデンサ５０ａ及び第２コンデンサ５０ｂとしては、公知のコンデンサを使用可能である。

第１インダクタ４０ａ、第２インダクタ４０ｂ、第３インダクタ４０ｃ、及び、第４インダクタ４０ｄとしては、公知のインダクタを使用可能である。中でも、フェライト材料で構成された複数の絶縁層が積層されてなる積層体と、積層体の内部に設けられたコイルと、積層体の表面上に設けられ、コイルに電気的に接続された外部電極と、を有するインダクタが好ましい。このようなインダクタの一例について、以下に説明する。以下では、第１インダクタ、第２インダクタ、第３インダクタ、及び、第４インダクタを特に区別しない場合、単に、インダクタと言う。

図２は、本発明の回路で用いられるインダクタの一例を示す斜視模式図である。

図２に示すように、インダクタ４０は、積層体６０と、第１外部電極７０ａと、第２外部電極７０ｂと、を有している。図２に示していないが、後述するように、インダクタ４０は、積層体６０の内部に設けられたコイルも有している。

本明細書中、長さ方向、幅方向、及び、高さ方向を、図２等に示すように、各々、Ｌ、Ｗ、及び、Ｔで定められる方向とする。ここで、長さ方向Ｌと幅方向Ｗと高さ方向Ｔとは、互いに直交している。

積層体６０は、６面を有する略直方体状である。積層体６０は、長さ方向Ｌに相対する第１端面６１ａ及び第２端面６１ｂと、幅方向Ｗに相対する第１側面６２ａ及び第２側面６２ｂと、高さ方向Ｔに相対する第１主面６３ａ及び第２主面６３ｂと、を有している。

インダクタ４０を回路内に実装する際、積層体６０の第１主面６３ａが実装面となる。

積層体６０は、角部及び稜線部に丸みが付けられていることが好ましい。積層体６０の角部は、積層体６０の３面が交わる部分である。積層体６０の稜線部は、積層体６０の２面が交わる部分である。

第１外部電極７０ａは、積層体６０の表面上に設けられている。より具体的には、第１外部電極７０ａは、積層体６０の第１端面６１ａの一部から、第１側面６２ａの一部と、第２側面６２ｂの一部と、第１主面６３ａの一部とにわたって延在している。

第１外部電極７０ａの位置は、図２に示した位置に限定されない。例えば、第１外部電極７０ａは、積層体６０の第１端面６１ａの一部上のみに設けられていてもよい。また、第１外部電極７０ａは、積層体６０の第１端面６１ａの一部から、第１主面６３ａの一部のみにわたって延在していてもよい。第１外部電極７０ａが実装面である積層体６０の第１主面６３ａの一部上に設けられていると、インダクタ４０の実装性が向上する。

第２外部電極７０ｂは、積層体６０の表面上に設けられている。より具体的には、第２外部電極７０ｂは、積層体６０の第２端面６１ｂの一部から、第１側面６２ａの一部と、第２側面６２ｂの一部と、第１主面６３ａの一部とにわたって延在している。

第２外部電極７０ｂの位置は、図２に示した位置に限定されない。例えば、第２外部電極７０ｂは、積層体６０の第２端面６１ｂの一部上のみに設けられていてもよい。また、第２外部電極７０ｂは、積層体６０の第２端面６１ｂの一部から、第１主面６３ａの一部のみにわたって延在していてもよい。第２外部電極７０ｂが実装面である積層体６０の第１主面６３ａの一部上に設けられていると、インダクタ４０の実装性が向上する。

第１外部電極７０ａ及び第２外部電極７０ｂは、各々、単層構造であってもよいし、複層構造であってもよい。

第１外部電極７０ａ及び第２外部電極７０ｂが、各々、単層構造である場合、各外部電極の構成材料としては、例えば、銀、金、銅、パラジウム、ニッケル、アルミニウム、これらの金属の少なくとも１種を含有する合金等が挙げられる。

第１外部電極７０ａ及び第２外部電極７０ｂが、各々、複層構造である場合、各外部電極は、積層体６０の表面側から順に、例えば、銀を含有する下地電極層と、ニッケルめっき被膜と、錫めっき被膜と、を有していてもよい。

図３は、図２中の線分Ａ１－Ａ２に対応する部分を示す断面模式図である。

図３に示すように、積層体６０は、複数の絶縁層６５が長さ方向Ｌに積層されてなる。なお、図３では、説明の便宜上、これらの絶縁層６５の境界が示されているが、実際には境界が明瞭に現れていなくてもよい。

絶縁層６５は、フェライト材料で構成されている。これにより、積層体６０の外部に磁束が漏れにくくなる。

従来では、絶縁層がフェライト材料で構成されたインダクタであっても、複数用いられて回路内に近接して設けられると、近接して設けられたインダクタ同士が磁気結合しやすくなるため、高周波帯で磁束が干渉し、結果的に、高周波特性が低下するおそれがある。これに対して、回路１では、第１インダクタ４０ａと第２インダクタ４０ｂとが近接して設けられているものの、両者のコイル軸の方向が略９０°の角度をなしている。これにより、第１インダクタ４０ａと第２インダクタ４０ｂとが磁気結合しにくくなるため、高周波帯で磁束が干渉しにくくなり、結果的に、高周波特性の低下が抑制される。この場合、第１インダクタ４０ａ及び第２インダクタ４０ｂの絶縁層がフェライト材料で構成されていると、第１インダクタ４０ａ及び第２インダクタ４０ｂの外部に磁束が漏れにくくなるため、高周波特性の低下が更に抑制される。

フェライト材料としては、例えば、以下の方法で作製されるものが挙げられる。

まず、酸化物原料である、酸化鉄（Ｆｅ_２Ｏ_３）、酸化亜鉛（ＺｎＯ）、酸化銅（ＣｕＯ）、及び、酸化ニッケル（ＮｉＯ）を所定の比率になるように秤量する。各酸化物原料には、不可避不純物が含まれていてもよい。次に、これらの酸化物原料を湿式で混合した後、粉砕する。この際、酸化マンガン（Ｍｎ_３Ｏ_４）、酸化コバルト（Ｃｏ_３Ｏ_４）、酸化錫（ＳｎＯ_２）、酸化ビスマス（Ｂｉ_２Ｏ_３）、酸化ケイ素（ＳｉＯ_２）等の添加剤を添加してもよい。そして、得られた粉砕物を乾燥させた後、仮焼成する。仮焼成の温度については、例えば、７００℃以上、８００℃以下とする。以上により、粉末状のフェライト材料が得られる。

インダクタ４０のインダクタンスを高める観点から、フェライト材料の組成は、酸化鉄（Ｆｅ_２Ｏ_３）が４０ｍоｌ％以上、４９．５ｍоｌ％以下、酸化亜鉛（ＺｎＯ）が５ｍоｌ％以上、３５ｍоｌ％以下、酸化銅（ＣｕＯ）が６ｍоｌ％以上、１２ｍоｌ％以下、酸化ニッケル（ＮｉＯ）が８ｍоｌ％以上、４０ｍоｌ％以下、であることが好ましい。

積層体６０の内部には、コイル８０が設けられている。コイル８０は、複数のコイル導体８１が絶縁層６５とともに長さ方向Ｌに積層されつつ電気的に接続されてなり、例えば、ソレノイド状である。インダクタ４０は、このようなコイル８０を有しているため、積層型コイル部品とも呼ばれる。なお、図３では、コイル８０の形状、コイル導体８１の位置、コイル導体８１の接続等が厳密に示されていない。例えば、長さ方向Ｌに隣り合うコイル導体８１は、図示していないビア導体を介して互いに電気的に接続されている。

インダクタ４０、より具体的には、コイル８０は、コイル軸Ｃを有している。インダクタ４０のコイル軸Ｃは、長さ方向Ｌに延伸し、かつ、積層体６０の第１端面６１ａと第２端面６１ｂとの間を貫通している。つまり、インダクタ４０のコイル軸Ｃの方向は、実装面である積層体６０の第１主面６３ａに平行である。

インダクタ４０のコイル軸Ｃは、長さ方向Ｌから見たときのコイル８０の形状の重心を通る。長さ方向Ｌから見たとき、コイル８０は、円形状であってもよいし、多角形状であってもよい。

第１外部電極７０ａは、第１連結導体９０ａを介して、コイル８０に電気的に接続されている。ここで、複数のコイル導体８１のうち、積層体６０の第１端面６１ａに最も近い位置には、コイル導体８１ａが設けられている。よって、第１外部電極７０ａは、第１連結導体９０ａを介して、コイル導体８１ａに電気的に接続されている。

第１連結導体９０ａは、図示していないビア導体が絶縁層６５とともに長さ方向Ｌに積層されつつ電気的に接続されてなる。第１連結導体９０ａは、積層体６０の第１端面６１ａから露出している。

第１連結導体９０ａは、第１外部電極７０ａとコイル８０との間、ここでは、第１外部電極７０ａとコイル導体８１ａとの間を直線状に接続することが好ましい。また、長さ方向Ｌから見たとき、第１連結導体９０ａは、コイル導体８１ａと重なり、かつ、コイル軸Ｃよりも、実装面である積層体６０の第１主面６３ａ側に位置していることが好ましい。これらにより、第１外部電極７０ａとコイル８０との電気的な接続が容易になる。

第１連結導体９０ａが第１外部電極７０ａとコイル８０との間を直線状に接続するとは、長さ方向Ｌから見たとき、第１連結導体９０ａを構成するビア導体同士が重なっていることを示す。なお、第１連結導体９０ａを構成するビア導体同士は、厳密に直線状に並んでいなくてもよい。

第１連結導体９０ａは、コイル導体８１ａにおける、積層体６０の第１主面６３ａに最も近い部分に接続されていることが好ましい。これにより、第１外部電極７０ａにおける積層体６０の第１端面６１ａ上の部分の面積を小さくできる。その結果、第１外部電極７０ａとコイル８０との間の浮遊容量が小さくなるため、インダクタ４０の高周波特性が向上する。

第１連結導体９０ａは、１つのみ設けられていてもよいし、複数設けられていてもよい。

第２外部電極７０ｂは、第２連結導体９０ｂを介して、コイル８０に電気的に接続されている。ここで、複数のコイル導体８１のうち、積層体６０の第２端面６１ｂに最も近い位置には、コイル導体８１ｂが設けられている。よって、第２外部電極７０ｂは、第２連結導体９０ｂを介して、コイル導体８１ｂに電気的に接続されている。

第２連結導体９０ｂは、図示していないビア導体が絶縁層６５とともに長さ方向Ｌに積層されつつ電気的に接続されてなる。第２連結導体９０ｂは、積層体６０の第２端面６１ｂから露出している。

第２連結導体９０ｂは、第２外部電極７０ｂとコイル８０との間、ここでは、第２外部電極７０ｂとコイル導体８１ｂとの間を直線状に接続することが好ましい。また、長さ方向Ｌから見たとき、第２連結導体９０ｂは、コイル導体８１ｂと重なり、かつ、コイル軸Ｃよりも、実装面である積層体６０の第１主面６３ａ側に位置していることが好ましい。これらにより、第２外部電極７０ｂとコイル８０との電気的な接続が容易になる。

第２連結導体９０ｂが第２外部電極７０ｂとコイル８０との間を直線状に接続するとは、長さ方向Ｌから見たとき、第２連結導体９０ｂを構成するビア導体同士が重なっていることを示す。なお、第２連結導体９０ｂを構成するビア導体同士は、厳密に直線状に並んでいなくてもよい。

第２連結導体９０ｂは、コイル導体８１ｂにおける、積層体６０の第１主面６３ａに最も近い部分に接続されていることが好ましい。これにより、第２外部電極７０ｂにおける積層体６０の第２端面６１ｂ上の部分の面積を小さくできる。その結果、第２外部電極７０ｂとコイル８０との間の浮遊容量が小さくなるため、インダクタ４０の高周波特性が向上する。

第２連結導体９０ｂは、１つのみ設けられていてもよいし、複数設けられていてもよい。

インダクタ４０は、例えば、以下の方法で製造される。

まず、フェライト材料と、ポリビニルブチラール系樹脂等の有機バインダと、エタノール、トルエン等の有機溶剤と、等を混合した後、粉砕することにより、セラミックスラリーを作製する。そして、セラミックスラリーをドクターブレード法等でシート状に成形した後、所定の大きさに打ち抜くことにより、セラミックグリーンシートを作製する。

次に、セラミックグリーンシートの所定の箇所にレーザー照射を行うことにより、ビアホールを形成する。そして、スクリーン印刷等により、銀ペースト等の導電性ペーストを、ビアホールに充填しつつセラミックグリーンシートの主面上に塗工する。これにより、セラミックグリーンシートに対して、ビア導体用導体パターンをビアホールに形成しつつ、ビア導体用導体パターンに接続されたコイル導体用導体パターンを主面上に形成する。その後、乾燥させることにより、セラミックグリーンシートにコイル導体用導体パターン及びビア導体用導体パターンが形成されたコイルシートが得られる。

また、コイルシートとは別に、セラミックグリーンシートにビア導体用導体パターンが形成されたビアシートを作製する。

次に、コイルシート及びビアシートを所定の順序で積層した後、熱圧着することにより、積層体ブロックを作製する。

次に、積層体ブロックを所定の大きさに切断することにより、個片化されたチップを作製する。個片化されたチップに対しては、例えば、バレル研磨を施すことにより、角部及び稜線部に丸みを付けてもよい。その後、個片化されたチップを焼成する。この際、コイルシート及びビアシートのセラミックグリーンシートは、焼成後に絶縁層６５となり、積層体６０を構成する。また、コイルシートのコイル導体用導体パターン及びビア導体用導体パターンは、各々、焼成後にコイル導体８１及びビア導体となり、コイル８０を構成する。これらにより、フェライト材料で構成された複数の絶縁層６５が積層されてなる積層体６０と、積層体６０の内部に設けられたコイル８０とが作製される。一方、ビアシートのビア導体用導体パターンは、焼成後にビア導体となり、第１連結導体９０ａ及び第２連結導体９０ｂを構成する。

次に、銀ペースト等の導電性ペーストを所定の厚みに引き伸ばした層に、積層体６０を斜めに浸漬する。そして、得られた塗膜を焼き付けることにより、積層体６０の表面上に下地電極層を形成する。より具体的には、積層体６０の第１端面６１ａの一部から、第１側面６２ａの一部と、第２側面６２ｂの一部と、第１主面６３ａの一部とにわたって延在する下地電極層を形成する。また、積層体６０の第２端面６１ｂの一部から、第１側面６２ａの一部と、第２側面６２ｂの一部と、第１主面６３ａの一部とにわたって延在する下地電極層を形成する。その後、電解めっき等により、各下地電極層上に、ニッケルめっき被膜と錫めっき被膜とを順に形成する。これらにより、第１外部電極７０ａ及び第２外部電極７０ｂが形成される。

以上により、インダクタ４０が製造される。

以下、本発明の回路をより具体的に開示した実施例を示す。なお、本発明は、これらの実施例のみに限定されるものではない。

［実施例１］
実施例１の回路として、図１に示した回路１を用いた。第１インダクタ４０ａ、第２インダクタ４０ｂ、第３インダクタ４０ｃ、及び、第４インダクタ４０ｄとしては、図２及び図３に示したインダクタ４０を用いた。第１インダクタ４０ａと第２インダクタ４０ｂとの最短距離Ｄは、０．０５ｍｍであった。第１インダクタ４０ａのコイル軸Ｃ１の方向と第２インダクタ４０ｂのコイル軸Ｃ２の方向とは、９０°の角度をなしていた。

［実施例２］
実施例２の回路は、第１インダクタ４０ａと第２インダクタ４０ｂとの最短距離Ｄが０．１ｍｍであること以外、実施例１の回路と同様であった。

［実施例３］
実施例３の回路は、第１インダクタ４０ａと第２インダクタ４０ｂとの最短距離Ｄが０．２ｍｍであること以外、実施例１の回路と同様であった。

［実施例４］
実施例４の回路は、第１インダクタ４０ａと第２インダクタ４０ｂとの最短距離Ｄが０．３ｍｍであること以外、実施例１の回路と同様であった。

［実施例５］
実施例５の回路は、第１インダクタ４０ａと第２インダクタ４０ｂとの最短距離Ｄが０．４ｍｍであること以外、実施例１の回路と同様であった。

［実施例６］
実施例６の回路は、第１インダクタ４０ａと第２インダクタ４０ｂとの最短距離Ｄが１ｍｍであること以外、実施例１の回路と同様であった。

［比較例１］
図４は、比較例１の回路を示す平面模式図である。図４に示すように、比較例１の回路１０１は、第１インダクタ４０ａのコイル軸Ｃ１の方向と第２インダクタ４０ｂのコイル軸Ｃ２の方向とが平行であったこと以外、実施例１の回路と同様であった。

［比較例２］
比較例２の回路は、第１インダクタ４０ａと第２インダクタ４０ｂとの最短距離Ｄが０．１ｍｍであること以外、比較例１の回路と同様であった。

［比較例３］
比較例３の回路は、第１インダクタ４０ａと第２インダクタ４０ｂとの最短距離Ｄが０．２ｍｍであること以外、比較例１の回路と同様であった。

［比較例４］
比較例４の回路は、第１インダクタ４０ａと第２インダクタ４０ｂとの最短距離Ｄが０．３ｍｍであること以外、比較例１の回路と同様であった。

［比較例５］
比較例５の回路は、第１インダクタ４０ａと第２インダクタ４０ｂとの最短距離Ｄが０．４ｍｍであること以外、比較例１の回路と同様であった。

［比較例６］
比較例６の回路は、第１インダクタ４０ａと第２インダクタ４０ｂとの最短距離Ｄが１ｍｍであること以外、比較例１の回路と同様であった。

［評価］
実施例１～６の回路、及び、比較例１～６の回路について、周波数毎の透過係数Ｓ２１をシミュレーションにより求めた。この際、第１定電圧源３１ａの電源電圧を３．３Ｖ、第２定電圧源３１ｂの電源電圧を－２．０Ｖ、第３定電圧源３１ｃの電源電圧を－２．０Ｖに設定した。

図５は、実施例１～６の回路について、周波数毎の透過係数Ｓ２１のシミュレーション結果を示すグラフである。実施例１～６の回路では、第１インダクタ４０ａと第２インダクタ４０ｂとが近接して設けられていた、より具体的には、第１インダクタ４０ａと第２インダクタ４０ｂとの最短距離Ｄが０．０５ｍｍ以上、１ｍｍ以下であったが、図５に示すように、透過係数Ｓ２１は良好な値を示した。また、実施例１～６の回路では、第１インダクタ４０ａと第２インダクタ４０ｂとの最短距離Ｄが小さくなるにつれて、透過係数Ｓ２１がほとんど劣化せず、高周波特性の低下も抑制されていた。

図６は、比較例１～６の回路について、周波数毎の透過係数Ｓ２１のシミュレーション結果を示すグラフである。比較例１～６の回路でも、実施例１～６の回路と同様に、第１インダクタ４０ａと第２インダクタ４０ｂとの最短距離Ｄが０．０５ｍｍ以上、１ｍｍ以下であったが、図６に示すように、第１インダクタ４０ａと第２インダクタ４０ｂとの最短距離Ｄが小さくなるにつれて、透過係数Ｓ２１が大きく劣化した。

１、１０１回路
１０ａ第１バイアスティー回路
１０ｂ第２バイアスティー回路
１０ｃ第３バイアスティー回路
１０ｄ第４バイアスティー回路
２０ａ第１信号ライン
２０ｂ第２信号ライン
２１ａ、２１ｂ入力部
２２ａ、２２ｂ出力部
３０ａ第１電源ライン
３０ｂ第２電源ライン
３０ｃ第３電源ライン
３１ａ第１定電圧源
３１ｂ第２定電圧源
３１ｃ第３定電圧源
４０インダクタ
４０ａ第１インダクタ
４０ｂ第２インダクタ
４０ｃ第３インダクタ
４０ｄ第４インダクタ
５０ａ第１コンデンサ
５０ｂ第２コンデンサ
６０積層体
６１ａ第１端面
６１ｂ第２端面
６２ａ第１側面
６２ｂ第２側面
６３ａ第１主面
６３ｂ第２主面
６５絶縁層
７０ａ第１外部電極
７０ｂ第２外部電極
８０コイル
８１、８１ａ、８１ｂコイル導体
９０ａ第１連結導体
９０ｂ第２連結導体
Ｃ、Ｃ１、Ｃ２、Ｃ３、Ｃ４コイル軸
Ｄ第１インダクタと第２インダクタとの最短距離
Ｌ長さ方向
Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｓ１、Ｓ２経路
Ｔ高さ方向
Ｗ幅方向
α 第１インダクタのコイル軸の方向と第２インダクタのコイル軸の方向とのなす角度

Claims

信号ラインと、定電圧源と、インダクタと、コンデンサと、を有するバイアスティー回路を備え、
前記信号ラインは、第１信号ラインと、第２信号ラインと、を含み、
前記インダクタは、フェライト材料で構成された複数の絶縁層が積層されてなる積層体と、前記積層体の内部に設けられたコイルと、前記積層体の表面上に設けられ、前記コイルに電気的に接続された外部電極と、を有し、
前記インダクタは、第１インダクタと、第２インダクタと、を含み、
前記第１インダクタは、前記第１信号ライン及び前記定電圧源に接続され、
前記第２インダクタは、前記第２信号ライン及び前記定電圧源に接続され、
前記第１インダクタと前記第２インダクタとの最短距離は、０．０５ｍｍ以上、１ｍｍ以下であり、
前記第１インダクタのコイル軸の方向と前記第２インダクタのコイル軸の方向とは、実装面に平行であり、かつ、略９０°の角度をなし、
前記第１インダクタのコイル軸の方向は、前記第１信号ラインの延びる方向に平行である、ことを特徴とする回路。
前記第２インダクタのコイル軸の方向は、前記第２信号ラインの延びる方向に直交している、請求項１に記載の回路。
信号ラインと、定電圧源と、インダクタと、コンデンサと、を有するバイアスティー回路を備え、
前記信号ラインは、第１信号ラインと、第２信号ラインと、を含み、
前記インダクタは、フェライト材料で構成された複数の絶縁層が積層されてなる積層体と、前記積層体の内部に設けられたコイルと、前記積層体の表面上に設けられ、前記コイルに電気的に接続された外部電極と、を有し、
前記インダクタは、第１インダクタと、第２インダクタと、を含み、
前記第１インダクタは、前記第１信号ライン及び前記定電圧源に接続され、
前記第２インダクタは、前記第２信号ライン及び前記定電圧源に接続され、
前記第１インダクタと前記第２インダクタとの最短距離は、０．０５ｍｍ以上、１ｍｍ以下であり、
前記第１インダクタのコイル軸の方向と前記第２インダクタのコイル軸の方向とは、実装面に平行であり、かつ、略９０°の角度をなし、
前記第２インダクタのコイル軸の方向は、前記第２信号ラインの延びる方向に直交している、ことを特徴とする回路。
前記コンデンサは、前記第１コンデンサと、前記第２コンデンサと、を含み、
前記第１コンデンサは、前記第１信号ラインと前記第１インダクタとの接続部と、前記第１信号ラインの出力部との間に設けられ、
前記第２コンデンサは、前記第２信号ラインと前記第２インダクタとの接続部と、前記第２信号ラインの出力部との間に設けられている、請求項１～３のいずれかに記載の回路。
前記定電圧源は、第１定電圧源と、第２定電圧源と、第３定電圧源と、を含み、
前記インダクタは、第３インダクタと、第４インダクタと、を更に含み、
前記第１インダクタは、前記第１信号ライン及び前記第１定電圧源に接続され、
前記第２インダクタは、前記第２信号ライン及び前記第１定電圧源に接続され、
前記第３インダクタは、前記第１信号ライン及び前記第２定電圧源に接続され、
前記第４インダクタは、前記第２信号ライン及び前記第３定電圧源に接続され、
前記第１コンデンサは、前記第１信号ラインと前記第３インダクタとの接続部と、前記第１信号ラインの入力部との間に設けられ、
前記第２コンデンサは、前記第２信号ラインと前記第４インダクタとの接続部と、前記第２信号ラインの入力部との間に設けられている、請求項４に記載の回路。
信号ラインと、定電圧源と、インダクタと、コンデンサと、を有するバイアスティー回路を備え、
前記信号ラインは、第１信号ラインと、第２信号ラインと、を含み、
前記定電圧源は、第１定電圧源と、第２定電圧源と、第３定電圧源と、を含み、
前記インダクタは、フェライト材料で構成された複数の絶縁層が積層されてなる積層体と、前記積層体の内部に設けられたコイルと、前記積層体の表面上に設けられ、前記コイルに電気的に接続された外部電極と、を有し、
前記インダクタは、第１インダクタと、第２インダクタと、第３インダクタと、第４インダクタと、を含み、
前記第１インダクタは、前記第１信号ライン及び前記第１定電圧源に接続され、
前記第２インダクタは、前記第２信号ライン及び前記第１定電圧源に接続され、
前記第３インダクタは、前記第１信号ライン及び前記第２定電圧源に接続され、
前記第４インダクタは、前記第２信号ライン及び前記第３定電圧源に接続され、
前記第１インダクタと前記第２インダクタとの最短距離は、０．０５ｍｍ以上、１ｍｍ以下であり、
前記第１インダクタのコイル軸の方向と前記第２インダクタのコイル軸の方向とは、実装面に平行であり、かつ、略９０°の角度をなし、
前記コンデンサは、前記第１コンデンサと、前記第２コンデンサと、を含み、
前記第１コンデンサは、前記第１信号ラインと前記第１インダクタとの接続部と、前記第１信号ラインの出力部との間に設けられ、かつ、前記第１信号ラインと前記第３インダクタとの接続部と、前記第１信号ラインの入力部との間に設けられ、
前記第２コンデンサは、前記第２信号ラインと前記第２インダクタとの接続部と、前記第２信号ラインの出力部との間に設けられ、かつ、前記第２信号ラインと前記第４インダクタとの接続部と、前記第２信号ラインの入力部との間に設けられている、ことを特徴とする回路。
前記第１インダクタ及び前記第２インダクタは、同じ前記定電圧源に接続されている、請求項１～６のいずれかに記載の回路。