JP2018078495A - 増幅回路および光送信装置 - Google Patents

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直樹 板橋
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Abstract

【課題】バイアス回路における共振現象を抑制すること。【解決手段】高周波信号を外部に出力するための出力端子ＯＵＴＰと、高周波信号のバイアス電圧を外部から受けるためのバイアス端子Ｂｉａｓと、を備えるプリント基板１０と、プリント基板１０の上にそれぞれ実装されたチップ３２、キャパシタ３４、インダクタＬ、およびフェライトビーズ素子３８とを備える増幅回路。チップ３２は、能動回路と出力端とを備え、能動回路が生成した高周波信号を出力端から出力する。キャパシタは、出力端と出力端子ＯＵＴＰとの間に電気的に接続される。インダクタとフェライトビーズ素子とは互いに直列に接続されて直列回路を構成し、インダクタは、出力端に電気的に接続され、フェライトビーズ素子は、バイアス端子Ｂｉａｓに電気的に接続される。【選択図】図７

Description

本発明は、増幅回路および光送信装置に関し、例えばバイアス回路を有する増幅回路および光送信装置に関する。
誘電体により形成されたプリント基板上に集積回路を実装し、集積回路にバイアス電圧を印加するバイアス回路を基板に形成することが知られている（例えば特許文献１）。また、バイアス回路には、パッケージ化された巻線コイルが使用されることが知られている（例えば特許文献２）。
特開平７−１８３７６６号公報 特開２００７−１０９８３９号公報
バイアス・ティー等のバイアス回路をプリント基板上に形成しようとすると、コイルの持つインダクタとプリント基板による寄生容量とにより共振回路が形成される。この共振回路による共振現象が集積回路の入出力特性に影響してしまう。
本発明は上記課題に鑑みなされたものであり、バイアス回路における共振現象を抑制することを目的とする。
本願発明は、高周波信号を外部に出力するための出力端子と、前記高周波信号のバイアス電圧を前記外部から受けるためのバイアス端子と、を備えるプリント基板と、前記プリント基板上に実装され、能動回路と出力端とを含み、前記能動回路が生成した前記高周波信号を前記出力端から出力するチップと、前記プリント基板上に実装され、前記出力端と前記出力端子との間に電気的に接続されるキャパシタと、前記プリント基板上に実装され、インダクタとフェライトビーズ素子とを有し、前記インダクタは前記出力端に電気的に接続され、前記フェライトビーズ素子は前記バイアス端子に電気的に接続される、直列回路と、を備える増幅回路である。
本願発明は、複数の出力端子と、複数のバイアス端子とを備えるプリント基板と、前記プリント基板に実装され、複数の出力端を有するチップと、前記プリント基板上に実装され、前記複数の出力端と前記複数の出力端子との間にそれぞれ接続された複数のキャパシタと、前記プリント基板上に実装され、それぞれ第１のインダクタとフェライトビーズ素子とを有し、前記第１のインダクタは前記複数の出力端の１つに電気的に接続され、前記フェライトビーズ素子は前記複数のバイアス端子の１つに電気的に接続される、前記第１のインダクタと前記フェライトビーズ素子から成る複数の直列回路と、を備え、前記複数の出力端子は、それぞれ複数の第２のインダクタを介して共通のバイアス電圧に接続される、増幅回路である。
本発明によれば、バイアス回路における共振現象を抑制することができる。
図１は、比較例１に係る増幅回路の回路図である。 図２は、比較例１に係る増幅回路の平面実装図である。 図３は、コニカルコイルの側面図である。 図４は、比較例１におけるバイアス回路の等価回路図である。 図５は、比較例１における能動回路の出力端と出力端子との間の通過特性を示す図である。 図６は、実施例１に係る増幅回路の回路図である。 図７は、実施例１に係る増幅回路の平面実装図である。 図８（ａ）および図８（ｂ）は、それぞれ図７のＡ−Ａ断面図およびＢ−Ｂ断面図である。 図９は、実施例１におけるバイアス回路の等価回路図である。 図１０（ａ）および図１０（ｂ）は、実施例１における能動回路の出力端と出力端子との間の通過特性を示す図である。 図１１は、実施例１の変形例１に係る増幅回路の平面実装図である。 図１２は、実施例２に係る増幅回路の回路図である。 図１３は、実施例２における２チャネル分の平面実装図である。 図１４（ａ）および図１４（ｂ）は、比較例２および実施例２に係る能動回路の出力端と出力端子との間の通過特性を示す図である。 図１５は、実施例３に係る光送信装置のブロック図である。
［本願発明の実施形態の説明］
最初に本願発明の実施形態の内容を列記して説明する。
本願発明は、高周波信号を外部に出力するための出力端子と、前記高周波信号のバイアス電圧を前記外部から受けるためのバイアス端子と、を備えるプリント基板と、前記プリント基板上に実装され、能動回路と出力端とを含み、前記能動回路が生成した前記高周波信号を前記出力端から出力するチップと、前記プリント基板上に実装され、前記出力端と前記出力端子との間に電気的に接続されるキャパシタと、前記プリント基板上に実装され、インダクタとフェライトビーズ素子とを有し、前記インダクタは前記出力端に電気的に接続され、前記フェライトビーズ素子は前記バイアス端子に電気的に接続される、直列回路と、を備える増幅回路である。フェライトビーズ素子により、インダクタと寄生容量に起因した共振現象を抑制できる。
前記インダクタは、円錐形状のコイル部を有するコニカルコイルであって、前記コイル部の前記円錐形状の径が小さい部分に接続される第１のリードと前記円錐形状の前記径が大きい部分に接続される第２のリードとを備え、前記プリント基板は、前記出力端と前記インダクタの前記第１のリードとを接続する第１の配線経路と、前記インダクタの前記第２のリードと前記バイアス端子とを接続する第２の配線経路とを有し、前記第１の配線経路の長さは前記第２の配線経路の長さよりも短いことが好ましい。これにより、第１の配線経路に起因した寄生容量を抑制できる。
前記フェライトビーズ素子は、第２の配線経路内に実装され、前記プリント基板は、前記インダクタの前記第２のリードと前記フェライトビーズ素子の一端とを接続する第３の配線経路と、前記フェライトビーズ素子の他端と前記バイアス端子とを接続する第４の配線経路とを有し、前記第３の配線経路の長さは前記第４の配線経路の長さよりも短い、ことが好ましい。これにより、第３の配線経路に起因した寄生容量を抑制し、共振現象を抑制できる。
前記プリント基板は、実装面に形成された表面配線と、前記プリント基板の内部に形成された内部配線とを有し、前記第１の配線経路および前記第３の配線経路は、前記表面配線を含み、前記第４の配線経路は前記内部配線を含む、ことが好ましい。これにより、内部配線に起因した寄生容量を抑制し、共振現象を抑制できる。
本願発明は、複数の出力端子と、複数のバイアス端子とを備えるプリント基板と、前記プリント基板に実装され、複数の出力端を有するチップと、前記プリント基板上に実装され、前記複数の出力端と前記複数の出力端子との間にそれぞれ接続された複数のキャパシタと、前記プリント基板上に実装され、それぞれ第１のインダクタとフェライトビーズ素子とを有し、前記第１のインダクタは前記複数の出力端の１つに電気的に接続され、前記フェライトビーズ素子は前記複数のバイアス端子の１つに電気的に接続される、前記第１のインダクタと前記フェライトビーズ素子から成る複数の直列回路と、を備え、前記複数の出力端子は、それぞれ複数の第２のインダクタを介して共通のバイアス電圧に接続される、増幅回路である。これにより、複数のチャネルにおける、インダクタと寄生容量に起因した共振現象を抑制できる。
前記プリント基板は、前記複数の出力端と前記複数の第１のインダクタとをそれぞれ接続する複数の第１の配線経路と、前記複数の第１インダクタと前記複数のバイアス端子とを接続する複数の第２の配線経路とを有し、前記複数の出力端の一つに対応する前記第１の配線経路の長さは、前記複数の出力端の前記一つに対応する前記第２の配線経路の長さよりも短い、ことが好ましい。これにより、第１の配線経路に起因した寄生容量を抑制できる。
本願発明は、上記増幅回路を含む光送信装置である。これにより、コイルと寄生容量に起因した共振現象を抑制できる。
［比較例１］
比較例として光送信器用ドライバＩＣ（Integrated Circuit）を例に説明する。図１は、比較例１に係る増幅回路の回路図である。図１に示される能動回路３０は差動信号を増幅する差動増幅回路である。キャパシタＣ１は、能動回路３０の２つの出力端の一方と出力端子ＯＵＴＰおよび前記２つの出力端子の他方と出力端子ＯＵＴＮとの間にそれぞれ一つずつ接続されている。キャパシタＣ２は、能動回路３０の２つの入力端の一方と入力端子ＩＮＰおよび前記２つの入力端の他方と入力端子ＩＮＮとの間にそれぞれ一つずつ接続されている。入力端子ＩＮＰおよびＩＮＮは、能動回路３０に差動入力信号を入力するための端子であり、出力端子ＯＵＴＰおよびＯＵＴＮは、能動回路３０の差動出力信号（高周波信号）を外部に出力するための端子である。
キャパシタＣ１およびＣ２はＤＣ（Direct Current）カットキャパシタである。インダクタＬは、能動回路３０の出力端とキャパシタＣ１との間のノードＮと、バイアス端子Ｂｉａｓとの間に接続されている。バイアス端子Ｂｉａｓは、能動回路３０にバイアス電圧を印加するための端子（すなわち、高周波信号のバイアス電圧を外部から受けるための端子）である。インダクタＬは、例えば、プルアップ用コイルの有するインダクタである。能動回路３０は電源端子ＶＣＣおよびグランドに接続されている。詳細には、能動回路３０の電源線と電源端子ＶＣＣとの間に抵抗Ｒが接続されている。能動回路３０のグランド線はプリント基板１０のグランドに接続されている。入力端子ＩＮＰ，ＩＮＮ、出力端子ＯＵＴＰ，ＯＵＴＮ、バイアス端子Ｂｉａｓはプリント基板１０が有する端子１２である。それらの入力端子、出力端子、および電源端子等は、プリント基板１０の上に形成された能動回路３０を外部の装置と電気的に接続するために、それに適した様態で配置される。
インダクタＬとキャパシタＣ１はバイアス・ティー（Ｂｉａｓ Ｔ）とよばれるバイアス回路を構成する。バイアス・ティーは、例えば増幅回路の低消費電力化のために用いられる。能動回路３０からグランドに流れる回路電流ＩはＡＣ（Alternating Current）成分およびＤＣ（Direct Current）成分を有する。インダクタＬを介してノードＮに外部からバイアス電圧を印加しない場合、ＤＣ電流を抵抗Ｒに流すことによってプリント基板１０の内部でバイアス電圧を生成することができる。抵抗Ｒの抵抗値は例えば５０Ωである。しかし、その場合に、能動回路３０の出力ＤＣ電位（ノードＮの電位）は電源端子ＶＣＣの電源電圧より抵抗Ｒの電圧降下の分だけ低下してしまう。このため、バイアス電圧に応じて出力端子ＯＵＴＰおよびＯＵＴＮから出力される信号の振幅が小さくなる。
図１に示されるバイアス・ティーでは、例えば、インダクタＬの直列抵抗成分（等価直列抵抗：ＥＳＲ）は１Ω程度である。よって、ノードＮにバイアス端子ＢｉａｓとインダクタＬとを介して外部からバイアス電圧を印加すると、ノードＮの直流電位（平均電圧）はバイアス電圧からほとんど電圧降下しない。これにより、上述した抵抗Ｒを使って内部でバイアス電圧を生成する方法と比べて、出力端子ＯＵＴＰおよびＯＵＴＮから出力される差動出力信号の電圧振幅を大きくできる。このため、同じ差動出力信号の電圧振幅を得るのに必要なＤＣ電圧を小さくできる。言い換えれば、回路電流ＩのＤＣ成分はほとんどバイアス端子Ｂｉａｓから供給される。よって、回路電流ＩのＤＣ成分が抵抗Ｒで消費されるのを抑制できる。
図２は、比較例１に係る増幅回路の平面実装図である。電源端子ＶＣＣ、グランドおよびこれらに接続される配線は図示を省略している。図２に示すように、プリント基板１０上にチップ３２、チップコンデンサ３４およびコイル３６が搭載されている。チップ３２は、能動回路３０が形成されたＩＣチップであり、例えば１ｍｍ×１ｍｍ程度に切断されたモノリシックな半導体集積回路である。すなわち、チップ３２は能動回路３０と出力端を含み、能動回路３０が生成した高周波信号を出力端から出力する。チップコンデンサ３４は、キャパシタＣ１およびＣ２に相当する。コイル３６は、コニカルコイルであり、インダクタＬに相当する。
表面配線１４ａはプリント基板１０の上面（実装面）に設けられ、内部配線１４ｂは、プリント基板１０の内部に設けられ、端子１２はプリント基板１０の下面（ハンダ面）に設けられている。貫通電極１６ａは、表面配線１４ａと内部配線１４ｂとを電気的に接続する。貫通電極１６ｂは、内部配線１４ｂと端子１２とを電気的に接続する。ワイヤ１８は、ボンディングワイヤまたはコイル３６のリードであり、表面配線１４ａとチップ３２（またはコイル３６）を電気的に接続する。チップ３２、チップコンデンサ３４およびコイル３６は、表面配線１４ａおよびワイヤ１８を介し接続されている。コイル３６とバイアス端子Ｂｉａｓとは、貫通電極１６ａ、内部配線１４ｂ、および貫通電極１６ｂを介し接続されている。
バイアス・ティーに用いられるコイル３６は、直列抵抗成分（ＥＳＲ）が小さく、かつ、高周波信号についてインピーダンスが十分に高いことが求められる。例えば２０ＧＨｚ以上においても高インピーダンスとなるコイルとしてコニカルコイルがある。
図３は、コニカルコイルの側面図である。図３に示すように、コニカルコイル３６ａは、リード４２ａおよび４２ｂとコイル部４０を有する。コイル部４０は円錐形状である。側面図は、コニカルコイル３６ａを側面から眺めたときの図を表すが、この側面は、コイル部４０の円錐形状の中心軸に直交する直線を法線とする面に相当する。リード４２ａおよび４２ｂはコイル部４０の両端に接続されている。コイル部４０において、径（あるいは曲率）の小さな巻線部は自己共振周波数が大きく、径（曲率）の大きな巻線部は自己共振周波数が小さい。従って、コニカルコイル３６ａは、等価的に、自己共振周波数の異なる複数のコイルを直列に接続したコイルと考えることができる。これにより、高周波数までインダクタンスを大きくでき、かつ寄生容量を小さくできる。このように、バイアス・ティーを構成するためのコイル３６として、コニカルコイル３６ａを用いることが好ましい。コニカルコイル３６ａは、コイル部４０の円錐形状の径の小さい部分に接続されるリード４２ａが信号線（ノードＮ）に接続され、径の大きい部分に接続されるリード４２ｂがバイアス端子Ｂｉａｓ側に接続される。
図４は、比較例１におけるバイアス回路の等価回路図である。図４では、能動回路３０の出力端を出力端ｏｕｔとし、出力端子ＯＵＴＰおよびＯＵＴＮを出力端子ＯＵＴとして図示している。なお、バイアス回路は、差動出力信号を構成する２つの成分（正相信号、逆相信号）についてそれぞれ個々に設けられるが、基本的に２つとも同じ回路構成をとるため、図４には一方の等価回路図のみ図示し、説明も一方についてのみ行い、重複した説明を省くことにする。図４に示すように、インダクタＬとバイアス端子Ｂｉａｓとの間の配線とグランドとの間に寄生容量Ｃｆが形成されている。寄生容量Ｃｆは、例えば図２のように、コイル３６とバイアス端子Ｂｉａｓとを接続する内部配線１４ｂとプリント基板１０のグランド配線層、電源層および／または隣接する配線（内部配線）との間の容量である。バイアス・ティーでは、ノードＮとコイル３６との間の寄生容量を小さくするため、できるだけノードＮの近くにコイル３６を搭載する。このため、ノードＮとそれと接続されるコイル３６の一方のワイヤ１８との距離は短くなり、コイル３６の他方のワイヤ１８とバイアス端子Ｂｉａｓとの距離が長くなる。よって、寄生容量Ｃｆは不可避的に発生する。寄生容量Ｃｆはコイル３６の有するインダクタＬと共振し、能動回路３０の出力端ｏｕｔと出力端子ＯＵＴとの間の通過特性にて、特に共振周波数においてディップ（損失）を生じさせる可能性がある。
インダクタＬと寄生容量Ｃｆの共振周波数Ｆｏｓｃは以下の式で表される。
Ｆｏｓｃ＝１／（２×π×√（Ｌ×Ｃｆ））
共振周波数Ｆｏｓｃにおいては、インダクタＬと寄生容量Ｃｆとを介したノードＮとグランドとの間のインピーダンスが０となる。よって、共振周波数Ｆｏｓｃの信号はノードＮからグランドに流れてしまう。それによって、上述の等価特性に大きなディップが生じる。インダクタＬのインダクタンスを７０ｎＨ、寄生容量Ｃｆを１ｐＦとすると、例えば、共振周波数Ｆｏｓｃは６００ＭＨｚである。
図４の出力端ｏｕｔから出力端子ＯＵＴの通過特性Ｓ２１を回路シミュレーションによって求めた結果について述べる。回路シミュレーションでは、図４のように、バイアス端子Ｂｉａｓがプリント基板１０の外部で低周波カット用のインダクタＬｂを介しバイアス電源Ｅに接続されているとした。回路シミュレーションで使用した条件（回路定数）を以下に記す。なお、インダクタ（コイル）に寄生する直列抵抗成分（ＥＳＲ）は、図４にて省略されているが、インダクタンスと直列に接続されているとしている。
インダクタＬのインダクタンス：７０ｎＨ
インダクタＬの直列抵抗成分（ＥＳＲ）：０．３Ω
キャパシタＣ１のキャパシタンス：１００ｎＦ
寄生容量Ｃｆ：１ｐＦ
インダクタＬｂのインダクタンス：１０μＨ
インダクタＬｂの直列抵抗成分（ＥＳＲ）：０．５Ω
図５は、比較例１における能動回路の出力端ｏｕｔと出力端子ＯＵＴＰ（またはＯＵＴＮ）との間の通過特性を示す図である。等価特性の横軸は、信号の周波数を表し、等価特性の縦軸は、その周波数における信号の損失を表す。図５に示すように、６００ＭＨｚ付近に急峻なディップが生じている。例えば、光送信器用ドライバＩＣでは、ディップの大きさは２ｄＢ以下であることが要求されている。図５の示す結果ではこの要求を満足しない。また、例えば、複数のレーザダイオードを並列に駆動する多チャンネルのドライバＩＣの場合、チャネル間の偏差（ＳＤＤ２１）は１ｄＢ以下であることを要求されている。ディップの生じる周波数は寄生容量の大きさに依存するため、チャネル間でディップの生じる周波数が異なると、チャネル間の偏差の要求を満足しない可能性もある。
図６は、実施例１に係る増幅回路の回路図である。図６に示すように、インダクタＬとバイアス端子Ｂｉａｓとの間にフェライトビーズＦが接続されている。なお、その他の構成は、比較例１の図１と同じであり説明を省略する。
図７は、実施例１に係る増幅回路の平面実装図である。図７に示すように、プリント基板１０上にフェライトビーズチップ３８が搭載されている。フェライトビーズチップ３８は、図６の回路図のフェライトビーズＦに相当する。フェライトビーズチップ３８の平面サイズは例えば０．６ｍｍ×０．３ｍｍ程度である。フェライトビーズチップ３８とバイアス端子Ｂｉａｓとは、貫通電極１６ａ、内部配線１４ｂ、および貫通電極１６ｂにより接続されている。その他の構成は、比較例１の図２の構成と同じであり説明を省略する。
図８（ａ）および図８（ｂ）は、それぞれ図７のＡ−Ａ断面図およびＢ−Ｂ断面図である。図８（ａ）および図８（ｂ）に示すように、パッケージ２０は、プリント基板１０、枠体２２およびリッド２４を備えている。プリント基板１０は積層された絶縁層１０ａおよび１０ｂを備えている。絶縁層１０ａおよび１０ｂは、誘電体であり、例えば低誘電率セラミックスである。絶縁層１０ａおよび１０ｂは誘電率の高い基板でもよく、ガラスエポキシ等の樹脂基板でもよい。絶縁層１０ａの下面に端子１２が設けられている。端子１２は例えばＱＦＰ(Quad Flat Package)、ＢＧＡ（Ball Grid Array）またはＬＧＡ（Land Grid Array）を構成するように形成されていてもよい。
絶縁層１０ａと１０ｂとの間に内部配線１４ｂが設けられている。絶縁層１０ａの上面（実装面）に表面配線１４ａが設けられている。絶縁層１０ａおよび１０ｂをそれぞれ貫通する貫通電極１６ａおよび１６ｂが設けられている。端子１２、表面配線１４ａ、内部配線１４ｂ、貫通電極１６ａおよび１６ｂは例えば銅層または金層等の金属層（金属膜）である。枠体２２はプリント基板１０上面の周縁部に設けられている。枠体２２は、絶縁体または金属である。リッド２４は枠体２２上に設けられている。リッド２４は、絶縁体または金属である。枠体２２およびリッド２４により、チップ３２等が封止（例えば気密封止）される。例えば、枠体２２とリッド２４とが金属の場合、枠体２２の上に配置したリッド２４の周縁部を溶接することによって気密封止（ハーメチック・シール）が行われる。パッケージ２０およびプリント基板１０の平面サイズは例えば数ｍｍ×数ｍｍである。
図８（ａ）に示すように、プリント基板１０の上面に能動回路３０が形成されたチップ３２、キャパシタＣ１およびＣ２に相当するチップコンデンサ３４が実装されている。入力端子ＩＮＰおよび出力端子ＯＵＴＰは、貫通電極１６ｂ、内部配線１４ｂ、貫通電極１６ａ、表面配線１４ａ、それぞれキャパシタＣ２およびＣ１、表面配線１４ａおよびワイヤ１８（ボンディングワイヤ）を介しチップ３２に電気的に接続されている。なお、貫通電極１６ｂおよび１６ａが同じ位置に重ねて設けられる場合には、内部配線１４ｂを介さずに、貫通電極１６ｂと１６ａとが直接接続される場合がある。
図８（ｂ）に示すように、プリント基板１０上にインダクタＬに相当するコイル３６およびフェライトビーズＦに相当するフェライトビーズチップ３８が搭載されている。バイアス端子Ｂｉａｓは、貫通電極１６ｂ、内部配線１４ｂ、貫通電極１６ａ、表面配線１４ａ、フェライトビーズＦ、表面配線１４ａ、ワイヤ１８（コイル３６の一方のリード４２ｂ）、コイル３６およびワイヤ１８（コイル３６の他方のリード４２ａ）を介しノードＮに相当する表面配線１４ａに電気的に接続されている。コイル３６およびフェライトビーズチップ３８をノードＮの近くに実装しようとすると、フェライトビーズチップ３８とバイアス端子Ｂｉａｓとの間の内部配線１４ｂが長くなる。これにより寄生容量Ｃｆが大きくなるおそれがある。
図９は、実施例１におけるバイアス回路の等価回路図である。図９に示すように、フェライトビーズＦはインダクタＬと寄生容量Ｃｆとの間に直列に接続される。フェライトビーズＦは、低周波数においては抵抗成分がほとんど０であるが、数１００ＭＨｚでは、抵抗成分（インピーダンスの実部）が１００Ω以上となる。このため、インダクタＬと寄生容量Ｃｆによる共振周波数において、フェライトビーズＦは抵抗として機能する。これにより、共振が抑制される。
実施例１における出力端ｏｕｔから出力端子ＯＵＴの通過特性Ｓ２１を回路シミュレーションによって求めた結果について述べる。フェライトビーズＦとして、村田製作所製ＢＬＭ０３ＨＤ４７１ＳＮ１の特性を用いた。フェライトビーズＦにおける６００ＭＨｚ付近でのインピーダンスを９００Ωとした。チップコンデンサ３４、コイル３６およびフェライトビーズチップ３８を搭載するためのパッドのキャパシタンスを５０ｆＦとした。パッドは、表面配線１４ａの一部となる。その他のシミュレーション条件は比較例１と同じとした。
図１０（ａ）および図１０（ｂ）は、実施例１における能動回路の出力端と出力端子との間の通過特性を示す図である。図１０（ａ）および図１０（ｂ）において、「Ｆあり」は実施例１に係る回路シミュレーション結果、「Ｆなし」は比較例１に係る回路シミュレーション結果である。図１０（ａ）の「９００Ω」は、フェライトビーズＦの代わりに抵抗値９００Ωの抵抗素子を設けた場合に係る回路シミュレーション結果である。図１０（ｂ）の「Ｌなし」はフェライトビーズＦを設け、インダクタＬを設けない場合に係る回路シミュレーション結果である。
図１０（ａ）に示すように、実施例１では比較例１に比べ６００ＭＨｚ付近のディップを大幅に抑制できている。０ｄＢを基準として、ディップの大きさ（絶対値）は１ｄＢ以下である。フェライトビーズＦの代わりに９００Ωの抵抗を設けてもディップは同程度に抑制されている。このように、インダクタＬと寄生容量Ｃｆとの間に共振周波数付近で９００Ω程度の抵抗成分を挿入することで、共振現象を抑制し、通過特性のディップを抑制できる。実施例１では、「９００Ω」に比べて、６００ＭＨｚ以外にも小さなディップが生じている。これは、フェライトビーズＦのインピーダンスが純粋な抵抗とは異なるためである。
フェライトビーズＦの代わりに抵抗素子を接続すると、ディップは抑制される。しかし、バイアス端子ＢｉａｓとノードＮとの間に抵抗成分が接続される。これにより、直流電流が流れることによってノードＮの電位がバイアス電圧より電圧降下してしまう。これでは、出力信号の振幅が小さくなってしまい、レーザダイオードや光変調器等を駆動できなくなってしまう。実施例１では、フェライトビーズＦを接続するため、直流動作において抵抗成分が非常に小さく、ノードＮの電位の低下を抑制できる。
図１０（ｂ）の「Ｌなし」のように、ノードＮとバイアス端子Ｂｉａｓとの間にコイル３６を設けずフェライトビーズＦを設けた場合、高周波数において損失が大きくなってしまう。これは、フェライトビーズＦでは、高周波数においてインピーダンスが低下するためである。このように、コイル３６をノードＮとファライトビーズＦとの間に設けることで、高周波数におけるインピーダンスが高くなり、通過特性の劣化を抑制できる。これまで、遮断周波数の異なる複数のコイルを組み合せる場合、通常では、遮断周波数の低いコイルを遮断周波数の高いコイルの外側に配置することが行われるが、実施例１のコニカルコイル３６ａとファライトビーズＦとの組合せにおいては、コニカルコイル３６ａをノードＮ側に配置し、フェライトビーズＦをコニカルコイル３６ａよりもバイアス端子Ｂｉａｓ側に配置する方が課題解決には好ましい。
実施例１によれば、フェライトビーズＦはプリント基板１０の上面に設けられ、コイル３６とバイアス端子Ｂｉａｓとの間にコイル３６と直列に接続されている。すなわち、インダクタＬは出力端ｏｕｔに電気的に接続され、ファライトビーズＦ（フェライトビーズ素子）はバイアス端子Ｂｉａｓに電気的に接続されている直列回路が設けられている。フェライトビーズＦにより、コイル３６と寄生容量Ｃｆとの共振現象（ＬＣ共振）を抑制し、能動回路３０の出力端と出力端子との間の通過特性におけるディップを抑制できる。さらに、コイル３６の高周波数におけるインピーダンスが高いため、能動回路３０の出力端と出力端子との間の高周波数における損失を抑制できる。
また、図８（ｂ）のように、フェライトビーズＦとバイアス端子Ｂｉａｓとを接続する内部配線１４ｂはプリント基板１０の内部に設けられている。バイアス端子Ｂｉａｓは、外部回路との接続のため、パッケージの外側に面して設けられる。このため、バイアス端子Ｂｉａｓとコイル３６との接続は内部配線１４ｂとなる。このように、コイル３６が内部配線１４ｂを介しバイアス端子Ｂｉａｓに接続されると、寄生容量Ｃｆが大きくなる。よって、ＬＣ共振を抑制するためフェライトビーズＦを設けることが好ましい。また、コイル３６とファライトビーズＦとの間に寄生容量が生じると、それも上述の寄生容量Ｃｆと同様に作用するため、コイル３６とフェライトビーズＦとはできるだけ短い表面配線１４ａによって接続することが好適である。
プリント基板１０は複数の絶縁層１０ａおよび１０ｂを含み、内部配線１４ｂは複数の絶縁層１０ａおよび１０ｂ間に設けられている。この場合、内部配線１４ｂには大きな寄生容量Ｃｆが付加される。よって、ＬＣ共振を抑制するためフェライトビーズＦを設けることが好ましい。
コイル３６はコニカルコイルであることが好ましい。これにより、高周波数におけるコイル３６のインピーダンスを大きくできる。
さらに、フェライトビーズＦはチップ部品である。これにより、フェライトビーズＦをプリント基板１０上に搭載できる。また、ファライトビーズＦをコイル３６にできるだけ近づけて配置し、上述したように、相互に短い表面配線１４ａによって接続することができる。
図７のように、プリント基板１０は、配線経路Ｌ１およびＬ２を有する。配線経路Ｌ１（第１の配線経路）は、チップ３２の出力端とインダクタＬのリード（図３のリード４２ａ、第１のリード）とを接続する。配線経路Ｌ２（第２の配線線路）は、インダクタＬのリード（図３のリード４２ｂ、第２のリード）とバイアス端子Ｂｉａｓとを接続する。配線経路Ｌ１は配線経路Ｌ２より短い。これにより、配線経路Ｌ１に起因する寄生容量を抑制できる。
さらに、配線経路Ｌ３およびＬ４が配線経路Ｌ２内に設けられている。配線経路Ｌ３（第３の配線経路）は、インダクタＬの第２のリードとフェライトビーズＦの一端とを接続する。配線経路Ｌ４（第４の配線経路）は、フェライトビーズＦの他端とバイアス端子Ｂｉａｓとを接続する。配線経路Ｌ３は配線経路Ｌ４の長さよりも短い。これにより、配線経路Ｌ３に起因した寄生容量を抑制し共振現象を抑制できる。
さらに、プリント基板１０は、実装面に形成された表面配線１４ａと、プリント基板１０の内部に形成された内部配線１４ｂとを有する。配線経路Ｌ１およびＬ３は、表面配線１４ａを含み、配線経路Ｌ４は内部配線１４ｂを含む。配線線路Ｌ４が内部配線１４ｂを含むと寄生容量Ｃｆが大きくなる。よって、ＬＣ共振を抑制するためフェライトビーズＦを設けることが好ましい。
［実施例１の変形例１］
図１１は、実施例１の変形例１に係る増幅回路の平面実装図である。図１１に示すように、信号が伝送される表面配線１４ａの両側のプリント基板１０上にグランドパターンＧｎｄが設けられている。信号が伝送される表面配線１４ａとグランドパターンＧｎｄとでコプレーナ線路を形成できる。その他の構成は実施例１と同じであり説明を省略する。
実施例２は、４チャネルの光送信器用ドライバＩＣを備える例である。図１２は、実施例２に係る増幅回路の回路図である。図１２に示すように、４つのチャネル５０ａから５０ｄが並列に設けられている。各チャネル５０ａから５０ｄは、実施例１と同じように、能動回路３０、キャパシタＣ１、Ｃ２、インダクタＬ、フェライトビーズＦ、入力端子ＩＮＰ、ＩＮＮ、出力端子ＯＵＴＰ、ＯＵＴＮおよびバイアス端子Ｂｉａｓを備えている。各バイアス端子Ｂｉａｓは、プリント基板１０Ａの外部にて、インダクタＬｂを介した後共通に接続されバイアス電源Ｅに接続されている。インダクタＬｂはバイアス端子Ｂｉａｓ間のアイソレーション（信号分離）を改善するためのインダクタである。４つのチャネル５０ａから５０ｄは、例えば多値変調ＤＰ（Dual Polarization）−ＱＰＳＫ（Quadrature phase Shift Keying）またはＤＰ−１６ＱＡＭ（Quadrature Amplitude Modulation）に用いられる。例えば、４つのチャネルは、ＸとＹの２つの偏波と複素平面のＩ相とＱ相との組合せ（Ｘ−Ｉ、Ｘ−Ｑ、Ｙ−ＩおよびＹ−Ｑ）に相当する。
図１３は、実施例２における隣接する２チャネルに係る平面実装図である。図１３に示すように、図１２の４つのチャネルのうち２チャネル５０ａおよび５０ｂを図示している。バイアス端子Ｂｉａｓ１からＢｉａｓ４は、チャネル５０ａの最も外側に設けられている。なお、チャネル５０ｂの右側は、図示していないが、チャネル５０ｃおよび５０ｄが、チャネル５０ｂと５０ｃとの間の境界線（図示せず）を対称軸として、それぞれチャネル５０ｂおよび５０ａと左右対称に配置されている。入力端子ＩＮＰまたはＩＮＮから出力端子ＯＵＴＰまたはＯＵＴＮに至る差動信号の経路を経路５１から５４とする。バイアス端子Ｂｉａｓ１からＢｉａｓ４に近い順に経路５１から５４が設けられている。バイアス端子Ｂｉａｓ１からＢｉａｓ４と経路５１から５４とをそれぞれ接続する内部配線１４ｂの長さは、経路５１から５４にしたがい大きくなる。このように、チャネル５０ａから５０ｄにしたがい内部配線１４ｂが長くなると、その長さに応じて寄生容量Ｃｆが大きくなる。なお、実際のパターンでは、内部配線１４ｂは、チップ３２、チップコンデンサ３４、コイル３６およびフェライトビーズチップ３８と上下に（誌面に垂直方向に）重ならないことが好ましい。重ならないように実装部品を迂回するようにすると、内部配線１４ｂの長さは図１３よりも長くなり、チャネル間の長さの差も大きくなる。
実施例２について、チャネル５０ａから５０ｄについて入力端子ＩＮＰまたはＩＮＮから出力端子ＯＵＴＰまたはＯＵＴＮの通過特性Ｓ２１を測定した。実施例２と同じ構成でフェライトビーズＦを設けない比較例２についても通過特性を測定した。比較例２においてバイアス端子ＢｉａｓとインダクタＬｂとの間にフェライトビーズとして村田製作所製ＢＬＭ１５ＨＧ６０１ＳＮ１Ｄを接続した。実施例２において、バイアス端子ＢｉａｓとインダクタＬｂとの間にフェライトビーズとして村田製作所製ＢＬＭ０３ＨＤ１０２ＳＮ１を接続した。インダクタＬｂのインダクタンスは１０μＨである。比較例２および実施例２のその他の構成は比較例１および実施例１とそれぞれ同じである。
図１４（ａ）および図１４（ｂ）は、比較例２および実施例２に係る能動回路の出力端と出力端子との間の通過特性を示す図である。図１４（ａ）および図１４（ｂ）において、チャネル５０ａから５０ｄにしたがい内部配線１４ｂの長さが大きくなっている。
図１４（ａ）に示すように、比較例２では、チャネル５０ａから５０ｄと内部配線１４ｂが長くなるとディップが大きくなり、ディップの周波数（共振周波数）が低周波数側に移動する。これは、内部配線１４ｂが長くなると寄生容量Ｃｆが増加するためである。チャネル５０ａから５０ｄのディップの大きさは約１ｄＢから２．５ｄＢであり、目標（要求性能)とされる２ｄＢに及ばない。また、チャネル間の偏差は２ｄＢ程度あり、目標とされる１ｄＢに及ばない。
図１４（ｂ）に示すように、実施例２では、チャネル５０ａから５０ｄで通過特性はほぼ同じである。なお、１．５ＧＨｚ付近の０．５ｄＢ程度のディップは、フェライトビーズＦ用の表面配線１４ａの寄生容量（１６０ｆＦ程度）に起因すると考えられる。実施例２では、ディップの大きさは２ｄＢ以下であり、各チャネル５０ａから５０ｄの偏差は１ｄＢ以下であり、いずれも目標を達成している。
実施例２によれば、複数のキャパシタＣ１は、それぞれ能動回路３０の複数の出力端と複数の出力端子ＯＵＴＰおよびＯＵＴＮとの間にそれぞれ接続されている。複数のコイル３６は、それぞれ能動回路３０の複数の出力端と複数のキャパシタＣ１との間のそれぞれのノードＮと、複数のバイアス端子Ｂｉａｓと、の間にそれぞれ接続されている。複数のフェライトビーズＦは、それぞれ複数のコイル３６と複数のバイアス端子Ｂｉａｓとの間にそれぞれ接続されている。これにより、各チャネル間の通過特性の偏差を抑制できる。
また、複数のフェライトビーズＦと複数のバイアス端子Ｂｉａｓとをそれぞれ接続する複数の内部配線１４ｂの長さが互いに異なる場合、比較例２では、通過特性のチャネル間の偏差が大きい。実施例２では、内部配線１４ｂの長さが互いに異なっていても、通過特性のチャネル間の偏差を抑制できる。
複数のバイアス端子Ｂｉａｓは、それぞれ複数のインダクタＬｂ（第２のインダクタ）を介しバイアス電圧に接続される。インダクタＬｂをプリント基板１０上に実装したコイル３６のインダクタＬ（第１のインダクタ）よりも大きくすることにより、バイアス端子Ｂｉａｓ間のアイソレーションを改善できる。
図１５は、実施例３に係る光送信装置のブロック図である。図１５に示すように、光送信装置は、駆動回路６０、発光部６２および補正回路６４を備えている。駆動回路６０は、実施例２の増幅回路である。
補正回路６４は、例えばＣＤＲ（Clock Data Recovery）集積回路であり、４つのチャネルの電気信号をそれぞれ補正する。電気信号の補正として例えば波形整形およびタイミング再生を行なう。駆動回路６０は、補正回路６４が補正した４チャネルの電気信号をそれぞれ増幅し発光部６２内の発光素子（例えばレーザダイオード）または光変調器を駆動する。発光部６２は、発光素子が出射した光信号からＤＰ−ＱＰＳＫまたはＤＰ−１６ＱＡＭ等の多値変調信号を出力する。
実施例３によれば、実施例２の増幅回路を駆動回路６０に用いることで、駆動回路６０におけるコイルと寄生容量に起因した共振現象を抑制できる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１０ プリント基板
１０ａ、１０ｂ 絶縁層（誘電体層）
１２ 端子
１４ａ 表面配線
１４ｂ 内部配線
１６ａ、１６ｂ 貫通電極
１８ ワイヤ
２０ パッケージ
２２ 枠体
２４ リッド
３０ 能動回路
３２ チップ（半導体集積回路）
３４ チップコンデンサ
３６ コイル
３８ フェライトビーズチップ
４０ コイル部
４２ａ、４２ｂ リード
５０ａ−５０ｄ チャネル
５１−５４ パス
６０ 駆動回路
６２ 発光部
６４ 補正回路

Claims (7)

  1. 高周波信号を外部に出力するための出力端子と、前記高周波信号のバイアス電圧を前記外部から受けるためのバイアス端子と、を備えるプリント基板と、
    前記プリント基板上に実装され、能動回路と出力端とを含み、前記能動回路が生成した前記高周波信号を前記出力端から出力するチップと、
    前記プリント基板上に実装され、前記出力端と前記出力端子との間に電気的に接続されるキャパシタと、
    前記プリント基板上に実装され、インダクタとフェライトビーズ素子とを有し、前記インダクタは前記出力端に電気的に接続され、前記フェライトビーズ素子は前記バイアス端子に電気的に接続される、直列回路と、
    を備える増幅回路。
  2. 前記インダクタは、円錐形状のコイル部を有するコニカルコイルであって、前記コイル部の前記円錐形状の径が小さい部分に接続される第１のリードと前記円錐形状の前記径が大きい部分に接続される第２のリードとを備え、
    前記プリント基板は、前記出力端と前記インダクタの前記第１のリードとを接続する第１の配線経路と、前記インダクタの前記第２のリードと前記バイアス端子とを接続する第２の配線経路とを有し、前記第１の配線経路の長さは前記第２の配線経路の長さよりも短い、
    請求項１に記載の増幅回路。
  3. 前記フェライトビーズ素子は、第２の配線経路内に実装され、
    前記プリント基板は、前記インダクタの前記第２のリードと前記フェライトビーズ素子の一端とを接続する第３の配線経路と、前記フェライトビーズ素子の他端と前記バイアス端子とを接続する第４の配線経路とを有し、前記第３の配線経路の長さは前記第４の配線経路の長さよりも短い、
    請求項２に記載の増幅回路。
  4. 前記プリント基板は、実装面に形成された表面配線と、前記プリント基板の内部に形成された内部配線とを有し、前記第１の配線経路および前記第３の配線経路は、前記表面配線を含み、前記第４の配線経路は前記内部配線を含む、
    請求項３に記載の増幅回路。
  5. 複数の出力端子と、複数のバイアス端子とを備えるプリント基板と、
    前記プリント基板に実装され、複数の出力端を有するチップと、
    前記プリント基板上に実装され、前記複数の出力端と前記複数の出力端子との間にそれぞれ接続された複数のキャパシタと、
    前記プリント基板上に実装され、それぞれ第１のインダクタとフェライトビーズ素子とを有し、前記第１のインダクタは前記複数の出力端の１つに電気的に接続され、前記フェライトビーズ素子は前記複数のバイアス端子の１つに電気的に接続される、前記第１のインダクタと前記フェライトビーズ素子から成る複数の直列回路と、
    を備え、
    前記複数の出力端子は、それぞれ複数の第２のインダクタを介して共通のバイアス電圧に接続される、
    増幅回路。
  6. 前記プリント基板は、前記複数の出力端と複数の前記第１のインダクタとをそれぞれ接続する複数の第１の配線経路と、前記複数の第１インダクタと前記複数のバイアス端子とを接続する複数の第２の配線経路とを有し、前記複数の出力端の一つに対応する前記第１の配線経路の長さは、前記複数の出力端の前記一つに対応する前記第２の配線経路の長さよりも短い、請求項５に記載の増幅回路。
  7. 請求項１から６のいずれか一項に記載の増幅回路を含む光送信装置。
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