JP5835020B2 - 駆動回路 - Google Patents

Description

本発明は、駆動回路に関するものである。

特許文献１及び２には、分布定数型の増幅回路が記載されている。特許文献１に記載された増幅回路は、差動信号を広帯域で増幅するための回路であって、２本の入力線路および２本の出力線路を備えている。入力線路の一方は入力端子に、入力線路の他方は入力終端回路にそれぞれ接続されており、出力線路の一方は出力端子に、出力線路の他方は出力終端回路にそれぞれ接続されている。４本の入出線路間には、差動増幅器が線路方向に複数個接続されている。また、特許文献２に記載された増幅回路は、広帯域信号を増幅するための回路であって、入力信号線路と、出力信号線路と、これらの線路間において互いに並列に接続された複数のバイポーラトランジスタとを備えている。複数のバイポーラトランジスタと入力信号線路との接続点間、および複数のバイポーラトランジスタと出力信号線路との接続点間には、インピーダンス素子が配置されている。また、出力信号線路の出力端側の一端には、塞流用インダクタンス素子を介して直流バイアス電源端が接続されている。

特開平９−１３０１７０号公報 特開平２−３０１２０５号公報

光通信システムの送信器に搭載される光送信モジュールは、一般的に、レーザダイオード等の光源と、電界吸収型光変調器（Electro- Absorption Modulator：ＥＡＭ）やマッハツェンダ型光変調器（Mach- Zehnder Modulator：ＭＺＭ）といった光変調器、並びに光変調器を駆動する駆動回路を備えている。例えば、２５Ｇｂｐｓや４０Ｇｂｐｓといった高速の光通信において使用される光送信モジュールでは、光出力波形のアイパターンにおいて例えば１０ｐｓ以下の高速な立ち下がり・立ち上がり特性が望まれる。

したがって、光変調器としては広帯域の応答特性を有するものが使用される一方、駆動回路としては分布定数型の増幅器（進行波型増幅器（Travelling-Wave Amplifier：ＴＷＡ）ともいう）を含む回路が使用されることがある。しかしながら、分布定数型の増幅器は多数の遅延伝送線路を有するので、駆動回路の回路規模が大きくなってしまうという問題がある。

本発明は、このような問題点に鑑みてなされたものであり、分布定数型の増幅器を有しながら小型化が可能な駆動回路を提供することを目的とする。

上述した課題を解決するために、本発明による駆動回路は、増幅前の信号を入力する入力端を有し、増幅前の信号を伝送する入力側配線と、増幅後の信号を被駆動装置へ出力する出力端を有し、増幅後の信号を伝送する出力側配線と、入力側配線と出力側配線との間において互いに並列に接続され、信号を増幅する第１〜第Ｎ（Ｎは２以上の整数）の増幅ユニットと、入力側配線において入力端側から順に直列に接続され、互いに等しい遅延時間を有する第１〜第（Ｎ−１）の入力側遅延伝送線路と、出力側配線において出力端側から順に直列に接続され、互いに等しい遅延時間を有する第１〜第（Ｎ−１）の出力側遅延伝送線路と、出力側配線に直流電力を供給する電力供給線とを備え、第１〜第（Ｎ−１）の入力側遅延伝送線路が、第１〜第Ｎの増幅ユニットの入力端と入力側配線とのＮ個の接続点の間にそれぞれ配置されており、第１〜第（Ｎ−１）の出力側遅延伝送線路が、第１〜第Ｎの増幅ユニットの出力端と出力側配線とのＮ個の接続点の間にそれぞれ配置されており、電力供給線が、第ｍ（ｍは１以上（Ｎ−１）以下の整数）の増幅ユニットの出力端と出力側配線との第１の接続点と、第（ｍ＋１）の増幅ユニットの出力端と出力側配線との第２の接続点との間に接続されていることを特徴とする。

また、駆動回路は、第ｍの出力側遅延伝送線路が、第１の接続点と第２の接続点との間に直列に接続された第１及び第２の線路部分を含んでおり、電力供給線が、第１の線路部分と第２の線路部分との間に接続されていることを特徴としてもよい。

また、駆動回路は、出力側配線において第１の線路部分と第２の線路部分との間に直列に接続された第３及び第４の線路部分を含む電力供給用出力側遅延伝送線路を更に備え、電力供給線が、第３の線路部分と第４の線路部分との間に接続されていることを特徴としてもよい。

また、駆動回路は、第ｍの入力側遅延伝送線路の遅延時間が、第ｍの出力側遅延伝送線路の遅延時間と電力供給用出力側遅延伝送線路の遅延時間との和に等しいことを特徴としてもよい。

また、駆動回路は、入力側配線、出力側配線、第１〜第Ｎの増幅ユニット、第１〜第（Ｎ−１）の入力側遅延伝送線路、及び第１〜第（Ｎ−１）の出力側遅延伝送線路が共通の回路基板上に設けられており、電力供給線が、回路基板上に形成されたスパイラルインダクタを含むことを特徴としてもよい。

また、駆動回路は、第１〜第Ｎの増幅ユニットが差動増幅器としての構成を有しており、入力側配線及び出力側配線がそれぞれ一対の配線から成り、第１〜第（Ｎ−１）の入力側遅延伝送線路、及び第１〜第（Ｎ−１）の出力側遅延伝送線路が、一対の配線にそれぞれ設けられた一対の遅延伝送線路により構成されていることを特徴としてもよい。

本発明によれば、分布定数型の増幅器を有しながら小型化が可能な駆動回路を提供することできる。

図１は、本発明の一実施形態に係る駆動回路を備える光送信モジュールの構成を示すブロック図である。 図２は、本実施形態に係る駆動回路の内部構成を詳細に示す回路図である。 図３は、第ｎの増幅ユニットの構成例を示す回路図である。 図４は、出力トランジスタのベース−コレクタ容量を模式的に表した、部分的インピーダンスの等価回路である。 図５（ａ）は、増幅ユニットと出力側配線との接続点付近の配線構造を示す平面図であり、図５（ｂ）は、図５（ａ）に示されたＩ−Ｉ線に沿った側断面図である。 図６は、図５に示されたコプレナー線路の等価回路である。 図７は、比較例に係る駆動回路の構成を示す回路図である。 図８は、数式（２）に示された出力信号の電圧振幅と直流成分の大きさとの関係を示すグラフである。 図９（ａ）は、出力トランジスタのベース−コレクタ容量を無視して、出力側遅延伝送線路の線路幅に対する線路インピータンスを算出したグラフである。図９（ｂ）は、一例として、出力側遅延伝送線路の線路インピータンスを５０Ωとするために必要な、出力側遅延伝送線路の線路長を算出したグラフである。 図１０は、第１変形例に係る駆動回路の構成を示す回路図である。 図１１（ａ）は、電力供給線と出力側配線との接続点付近の配線レイアウトを拡大して示す平面図である。図１１（ｂ）は、図１１（ａ）に示される構造の等価回路を示す回路図である。 図１２（ａ）は、インダクタが設けられない場合における、電力供給線と出力側配線との接続点付近の配線レイアウトを拡大して示す平面図である。図１２（ｂ）は、図１２（ａ）に示される構造の等価回路を示す回路図である。 図１３は、図１１（ｂ）に示された等価回路と、出力側遅延伝送線路の等価回路とを組み合わせて示す回路図である。 図１４は、インダクタをオープンと見なした場合の等価回路を示す回路図である。 図１５は、第２変形例に係る駆動回路の構成を示す回路図である。 図１６は、図１４に示された等価回路に、第２変形例による遅延伝送線路の等価回路を付加した回路図である。

以下、添付図面を参照しながら本発明による駆動回路の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。

図１は、本発明の一実施形態に係る駆動回路を備える光送信モジュールの構成を示すブロック図である。図１に示される光送信モジュール１Ａは、光源３と、被駆動装置としての光変調器５と、駆動回路１０Ａとを備えている。光源３は、例えばレーザダイオードといった半導体発光素子であり、所定波長を主に含む連続光Ｌ１を出力する。光変調器５は、光源３と光学的に結合されており、光源３から出力された連続光Ｌ１を変調して信号光Ｌ２を生成する。光変調器５は、例えばＥＡＭやＭＺＭによって好適に構成される。信号光Ｌ２は、例えば２５Ｇｂｐｓや４０Ｇｂｐｓといった高速の信号成分を含む。光変調器５から出力された信号光Ｌ２は、光送信モジュール１Ａの外部へ出力される。

駆動回路１０Ａは、光変調器５に駆動信号を与えるための回路である。駆動回路１０Ａは、信号入力端１０ａおよび信号出力端１０ｂを有し、信号入力端１０ａに入力された高周波信号Ｓｉｎを増幅して、光変調器５を駆動するための駆動信号Ｓｄを信号出力端１０ｂから出力する。駆動信号Ｓｄは光変調器５に提供され、光変調器５は、駆動信号Ｓｄに応じて連続光Ｌ１を変調する。なお、本実施形態では、高周波信号Ｓｉｎが差動信号として駆動回路１０Ａに入力されるが、高周波信号Ｓｉｎはシングルエンド信号であってもよい。

図２は、本実施形態に係る駆動回路１０Ａの内部構成を詳細に示す回路図である。駆動回路１０Ａは、いわゆる分布定数型の回路構成を備えており、一対の入力側配線１２ａ及び１２ｂと、一対の出力側配線１３ａ及び１３ｂと、第１〜第Ｎ（Ｎは２以上の整数。図２はＮ＝４の場合を示す）の増幅ユニットＡ_１〜Ａ_Ｎと、第１〜第（Ｎ−１）の入力側遅延伝送線路ＤＩ_１〜ＤＩ_Ｎ−１と、第１〜第（Ｎ−１）の出力側遅延伝送線路ＤＯ_１〜ＤＯ_Ｎ−１と、一対の電力供給線１４ａ及び１４ｂとを備えている。なお、入力側配線１２ａ及び１２ｂ、出力側配線１３ａ及び１３ｂ、増幅ユニットＡ_１〜Ａ_Ｎ、入力側遅延伝送線路ＤＩ_１〜ＤＩ_Ｎ−１、及び出力側遅延伝送線路ＤＯ_１〜ＤＯ_Ｎ−１は、共通の回路基板（例えばＩｎＰ基板）上に設けられている。

入力側配線１２ａ及び１２ｂは、増幅前の信号Ｓｉｎを伝送する配線であって、回路基板上において所定方向に延びている。入力側配線１２ａ及び１２ｂは、増幅前の高周波信号Ｓｉｎを入力する一対の入力端１２ｃ及び１２ｄを上記所定方向の一端側にそれぞれ有する。なお、図２に示されるように、入力側配線１２ａ及び１２ｂの一端側には、高周波信号Ｓｉｎを増幅する前置増幅器１５が更に設けられても良い。入力側配線１２ａ及び１２ｂの各他端は、抵抗１６ａ及び１６ｂをそれぞれ介して接地電位線ＧＮＤに接続されている。

出力側配線１３ａ及び１３ｂは、増幅後の信号Ｓｏｕｔを伝送する配線であって、回路基板上において上記所定方向に延びている。出力側配線１３ａ及び１３ｂは、増幅後の信号Ｓｏｕｔを出力する一対の出力端１３ｃ及び１３ｄを上記所定方向の他端側にそれぞれ有する。出力端１３ｃは、例えばカップリングコンデンサ１８ａを介して光変調器５の一方の電極に接続されており、出力端１３ｃから出力された信号Ｓｏｕｔは、駆動信号Ｓｄとして光変調器５に提供される。また、出力端１３ｄは、例えばカップリングコンデンサ１８ｂ及び抵抗１９を介して基準電位線（接地電位線）ＧＮＤに接続される。出力側配線１３ａ及び１３ｂの各一端は、抵抗１７ａ及び１７ｂをそれぞれ介して基準電位線ＧＮＤに接続されている。なお、図２に示されるように、抵抗１７ａ及び１７ｂと基準電位線ＧＮＤとの間にはカップリングコンデンサ２０が設けられてもよい。

増幅ユニットＡ_１〜Ａ_Ｎは、高周波信号Ｓｉｎを増幅して信号Ｓｏｕｔを生成する回路部分である。本実施形態の増幅ユニットＡ_１〜Ａ_Ｎは、差動増幅回路としての構成を有しており、一対の入力側配線１２ａ及び１２ｂと一対の出力側配線１３ａ及び１３ｂとの間において互いに並列に接続されている。すなわち、各差動増幅ユニットＡ_１〜Ａ_Ｎは一対の入力端と一対の出力端とを有しており、一対の入力端それぞれは入力側配線１２ａ，１２ｂそれぞれに接続されており、一対の出力端それぞれは出力側配線１３ａ，１３ｂそれぞれに接続されている。

入力側遅延伝送線路ＤＩ_１〜ＤＩ_Ｎ−１は、互いに等しい遅延時間を有する遅延伝送線路であり、一対の入力側配線１２ａ及び１２ｂの双方に設けられている。入力側配線１２ａにおいて、入力側遅延伝送線路ＤＩ_１〜ＤＩ_Ｎ−１は、入力端側から順に直列に接続されている。同様に、入力側配線１２ｂにおいても、入力側遅延伝送線路ＤＩ_１〜ＤＩ_Ｎ−１は、入力端側から順に直列に接続されている。

入力側遅延伝送線路ＤＩ_１〜ＤＩ_Ｎ−１は、増幅ユニットＡ_１〜Ａ_Ｎの入力端と入力側配線１２ａ及び１２ｂとの接続点の間にそれぞれ配置されている。具体的には、入力側遅延伝送線路ＤＩ_１は、増幅ユニットＡ_１と入力側配線１２ａ（または１２ｂ）との接続点ＮＩ_１と、増幅ユニットＡ_２と入力側配線１２ａ（または１２ｂ）との接続点ＮＩ_２との間に配置されている。また、入力側配線１２ａ（または１２ｂ）の入力側遅延伝送線路ＤＩ_２は、増幅ユニットＡ_２と入力側配線１２ａ（または１２ｂ）との接続点ＮＩ_２と、増幅ユニットＡ_３と入力側配線１２ａ（または１２ｂ）との接続点ＮＩ_３との間に配置されている。このように、入力側遅延伝送線路ＤＩ_ｎ（ｎ＝１，・・・，Ｎ−１）は、増幅ユニットＡ_ｎの入力端と入力側配線１２ａ（または１２ｂ）との接続点ＮＩ_ｎと、増幅ユニットＡ_ｎ＋１の入力端と入力側配線１２ａ（または１２ｂ）との接続点ＮＩ_ｎ＋１との間に配置されている。

また、本実施形態の入力側遅延伝送線路ＤＩ_ｎ（ｎ＝１，・・・，Ｎ−１）は、接続点ＮＩ_ｎと接続点ＮＩ_ｎ＋１との間に直列に接続された第１の線路部分Ｄａ及び第２の線路部分Ｄｂとを含んでいる。第１及び第２の線路部分Ｄａ，Ｄｂの遅延時間は互いに略同一であり、これらの線路部分Ｄａ，Ｄｂの遅延時間の合計が、各入力側遅延伝送線路ＤＩ_１〜ＤＩ_Ｎ−１の遅延時間となる。なお、インピーダンス整合のため、図２に示されるように、接続点ＮＩ_１と前置増幅器１５との間、及び接続点ＮＩ_Ｎと抵抗１６ａ，１６ｂとの間には、隣り合う線路部分Ｄａ（またはＤｂ）と同じ遅延時間を有する線路部分Ｄａ（またはＤｂ）が設けられることが好ましい。

出力側遅延伝送線路ＤＯ_１〜ＤＯ_Ｎ−１は、上述した入力側遅延伝送線路ＤＩ_１〜ＤＩ_Ｎ−１とほぼ同様の回路構成を有している。すなわち、出力側遅延伝送線路ＤＯ_１〜ＤＯ_Ｎ−１は、互いに等しい遅延時間を有する遅延伝送線路であり、一対の出力側配線１３ａ及び１３ｂの双方に設けられている。なお、出力側遅延伝送線路ＤＯ_１〜ＤＯ_Ｎ−１の遅延時間は、入力側遅延伝送線路ＤＩ_１〜ＤＩ_Ｎ−１の遅延時間と等しく設定されることが好ましい。出力側配線１３ａにおいて、出力側遅延伝送線路ＤＯ_１〜ＤＯ_Ｎ−１は、出力端とは逆の側から順に直列に接続されている。同様に、出力側配線１３ｂにおいても、出力側遅延伝送線路ＤＯ_１〜ＤＯ_Ｎ−１は、出力端とは逆の側から順に直列に接続されている。

出力側遅延伝送線路ＤＯ_１〜ＤＯ_Ｎ−１は、増幅ユニットＡ_１〜Ａ_Ｎの出力端と出力側配線１３ａ及び１３ｂとの接続点の間にそれぞれ配置されている。具体的には、出力側遅延伝送線路ＤＯ_１は、増幅ユニットＡ_１と出力側配線１３ａ（または１３ｂ）との接続点ＮＯ_１と、増幅ユニットＡ_２と出力側配線１３ａ（または１３ｂ）との接続点ＮＯ_２との間に配置されている。また、出力側配線１３ａ（または１３ｂ）の出力側遅延伝送線路ＤＯ_２は、増幅ユニットＡ_２と出力側配線１３ａ（または１３ｂ）との接続点ＮＯ_２と、増幅ユニットＡ_３と出力側配線１３ａ（または１３ｂ）との接続点ＮＯ_３との間に配置されている。このように、出力側遅延伝送線路ＤＯ_ｎ（ｎ＝１，・・・，Ｎ−１）は、増幅ユニットＡ_ｎの出力端と出力側配線１３ａ（または１３ｂ）との接続点ＮＯ_ｎと、増幅ユニットＡ_ｎ＋１の出力端と出力側配線１３ａ（または１３ｂ）との接続点ＮＯ_ｎ＋１との間に配置されている。

また、本実施形態の出力側遅延伝送線路ＤＯ_ｎ（ｎ＝１，・・・，Ｎ−１）は、接続点ＮＯ_ｎと接続点ＮＯ_ｎ＋１との間に直列に接続された第１の線路部分Ｄａ及び第２の線路部分Ｄｂを含んでいる。第１及び第２の線路部分Ｄａ，Ｄｂの遅延時間は互いに略同一であり、これらの線路部分Ｄａ，Ｄｂの遅延時間の合計が、各出力側遅延伝送線路ＤＯ_１〜ＤＯ_Ｎ−１の遅延時間となる。なお、インピーダンス整合のため、図２に示されるように、接続点ＮＯ_１と抵抗１７ａ，１７ｂとの間、及び接続点ＮＯ_Ｎと出力端１３ｃ，１３ｄとの間には、隣り合う線路部分Ｄａ（またはＤｂ）と同じ遅延時間を有する線路部分Ｄａ（またはＤｂ）が設けられることが好ましい。

一対の電力供給線１４ａ及び１４ｂそれぞれは、出力側配線１３ａ及び１３ｂそれぞれに直流電力を供給するための配線である。電力供給線１４ａは、第ｍ（ｍは１以上（Ｎ−１）以下の整数）の増幅ユニットＡ_ｍの出力端と出力側配線１３ａとの接続点ＮＯ_ｍ（第１の接続点）と、第（ｍ＋１）の増幅ユニットＡ_ｍ＋１の出力端と出力側配線１３ａとの接続点ＮＯ_ｍ＋１（第２の接続点）との間に接続されている。同様に、電力供給線１４ｂは、第ｍ（ｍは１以上（Ｎ−１）以下の整数）の増幅ユニットＡ_ｍの出力端と出力側配線１３ｂとの接続点ＮＯ_ｍ（第１の接続点）と、第（ｍ＋１）の増幅ユニットＡ_ｍ＋１の出力端と出力側配線１３ｂとの接続点ＮＯ_ｍ＋１（第２の接続点）との間に接続されている。なお、本実施形態のように、増幅ユニットの数が偶数（図ではＮ＝４）である場合、電力供給線１４ａ及び１４ｂは、これらの増幅ユニットの中間点（例えばＮ＝４のときは接続点ＮＯ_２と接続点ＮＯ_３との間）に接続されていることが好ましい。

また、本実施形態のように、出力側遅延伝送線路ＤＯ_ｍが第１の線路部分Ｄａ及び第２の線路部分Ｄｂを含んでいる場合、電力供給線１４ａ及び１４ｂそれぞれは、出力側遅延伝送線路ＤＯ_ｍの第１の線路部分Ｄａと第２の線路部分Ｄｂとの間に接続されることが好ましい。

なお、電力供給線１４ａ及び１４ｂそれぞれと電源電位線Ｖｃｃとの間には、プルアップインダクタ２１ａ及び２１ｂそれぞれが接続されている。これらのプルアップインダクタ２１ａ及び２１ｂを介して、出力側配線１３ａ及び１３ｂに直流電力が供給される。

図３は、第ｎの増幅ユニットＡ_ｎの構成例を示す回路図である。なお、図３には、出力側配線１３ａ及び１３ｂと、第（ｎ−１）の出力側遅延伝送線路ＤＯ_ｎ−１の第２の線路部分Ｄｂと、第ｎの出力側遅延伝送線路ＤＯ_ｎの第１の線路部分Ｄａとが併せて示されている。

図３に示されるように、増幅ユニットＡ_ｎは、差動対となるトランジスタ３１ａ及び３１ｂと、一対の出力トランジスタ３２ａ及び３２ｂと、トランジスタ３３ａ及び３３ｂとを含んで構成されている。トランジスタ３３ａ及び３３ｂそれぞれは、電流源３４ａ及び３４ｂそれぞれと共にコレクタ接地回路を構成する。トランジスタ３３ａ及び３３ｂそれぞれのベースには、入力側配線１２ａ及び１２ｂ（図２を参照）それぞれから高周波信号Ｓｉｎが入力される。

差動対トランジスタ３１ａ及び３１ｂそれぞれのベースには、トランジスタ３３ａ及び３３ｂそれぞれからの出力信号（エミッタ電位）が入力される。また、差動対トランジスタ３１ａ及び３１ｂそれぞれのエミッタは互いに接続されており、電流源３５を介して基準電位線ＧＮＤに接続されている。また、出力トランジスタ３２ａは、差動対トランジスタ３１ａのコレクタと出力側配線１３ａとの間に接続されている。同様に、出力トランジスタ３２ｂは、差動対トランジスタ３１ｂのコレクタと出力側配線１３ｂとの間に接続されている。これらの出力トランジスタ３２ａ及び３２ｂのベースには、抵抗３６ａ及び３６ｂによる抵抗分圧によって生成された定電圧が印加される。

ここで、図３に示される一つの増幅ユニットＡ_ｎ当たりの出力側配線１３ａ，１３ｂの部分的なインピーダンスは、或る一定の値（例えば５０Ω）に調整されることが望ましい。そして、この部分的なインピーダンスは、出力側遅延伝送線路ＤＯ_ｎ−１の第２の線路部分Ｄｂと、出力側遅延伝送線路ＤＯ_ｎの第１の線路部分Ｄａと、増幅ユニットＡ_ｎの出力トランジスタ３２ａのベース−コレクタ容量Ｃｂｃとに依存する。なお、図４は、出力トランジスタ３２ａのベース−コレクタ容量Ｃｂｃを模式的に表した、部分的インピーダンスの等価回路である。また、ベース−コレクタ容量Ｃｂｃは、典型的には２０ｆＦといった容量値を有する。

図５（ａ）は、増幅ユニットＡ_ｎと出力側配線１３ａ（または１３ｂ）との接続点ＮＯ_ｎ付近の配線構造を示す平面図であり、図５（ｂ）は、図５（ａ）に示されたＩ−Ｉ線に沿った側断面図である。なお、図５（ａ）には、出力側遅延伝送線路ＤＯ_ｎ−１の第２の線路部分Ｄｂと、出力側遅延伝送線路ＤＯ_ｎの第１の線路部分Ｄａと、出力トランジスタ３２ａ（または３２ｂ）とが示されている。

図５（ａ）及び図５（ｂ）に示されるように、出力側遅延伝送線路ＤＯ_１〜ＤＯ_Ｎ−１は、回路基板５０の上に形成されたＧＮＤ付きコプレナー線路若しくはマイクロストリップ線路によって好適に実現される。例えば出力側遅延伝送線路ＤＯ_１〜ＤＯ_Ｎ−１がＧＮＤ付きコプレナー線路によって構成される場合、図５（ｂ）に示されるように、回路基板５０の表面５０ａ上には所定の線幅Ｗを有する出力側配線１３ａ（または１３ｂ）が設けられ、回路基板５０の裏面５０ｂ上には基準電位に短絡された金属膜５１が設けられる。また、回路基板５０の表面５０ａ上において、基準電位に短絡された金属膜５２が、出力側配線１３ａ（または１３ｂ）の両側縁に対し所定の間隔をあけて設けられる。なお、図６は、図５に示されたコプレナー線路の等価回路である。

この等価回路での部分的インピータンスＺは、下の数式（１）で表される。

但し、Ｃｃｏｐはコプレナー線路の全容量値であり、Ｌｃｏｐはコプレナー線路の全インダクタンス値である。この数式（１）からも明らかなように、部分的インピータンスＺは容量Ｃｂｃにも依存するため、部分的インピータンスＺを５０Ω等の設計値に近づけるためには、コプレナー線路単体のインピーダンスを５０Ω以上とし、且つ容量Ｃｂｃを含めて５０Ωに近づくようなインダクタンスＬｃｐを確保することが必要となる。そして、そのためにはコプレナー線路に十分な線路長が必要となる。

以上の構成を備える本実施形態の駆動回路１０Ａによる作用効果について、比較例に係る駆動回路が有する課題と共に説明する。

図７は、比較例に係る駆動回路１００の構成を示す回路図である。この駆動回路１００の構成は、次の点を除いて本実施形態に係る駆動回路１０Ａの構成と同じである。すなわち、駆動回路１００は、図２に示された電力供給線１４ａ及び１４ｂに代えて、電力供給線１０４ａ及び１０４ｂを備えている。電力供給線１０４ａ及び１０４ｂそれぞれは、出力側配線１３ａ及び１３ｂそれぞれに直流電力を供給するための配線である。電力供給線１０４ａは、出力側配線１３ａの他端側（図７では出力端１３ｃ）に接続されている。同様に、電力供給線１０４ｂは、出力側配線１３ｂの他端側（図７では出力端１３ｄ）に接続されている。そして、電力供給線１０４ａ及び１０４ｂそれぞれと電源電位線Ｖｃｃとの間には、プルアップインダクタ１０６ａ及び１０６ｂそれぞれが接続されている。これらのプルアップインダクタ１０６ａ及び１０６ｂを介して、出力側配線１３ａ及び１３ｂに直流電力が供給される。なお、このように出力側配線の他端に電力供給線が接続される形態は、引用文献２の第１図にも記載されている。

ここで、分布定数型の構成を備える駆動回路において、出力信号のデューティ比が５０％である場合、出力信号の電圧振幅Ｖｏｕｔと直流成分の大きさＩｏｕｔｄｃとの関係は、次の数式（２）によって表される。

但し、Ｒｏｕｔは駆動回路の出力インピーダンスであり、ＲＬは光変調器のインピーダンスである。また、記号「//」は、２つの抵抗が並列接続されたときの合成抵抗値を表す。

図８は、数式（２）に示された出力信号の電圧振幅Ｖｏｕｔと直流成分の大きさＩｏｕｔｄｃとの関係を示すグラフである。図８において、横軸は出力信号の電圧振幅（単位：Ｖ）を表しており、縦軸は直流成分の大きさ（単位：ｍＡ）を表している。例えば光変調器がＥＡＭである場合には、出力信号の電圧振幅Ｖｏｕｔとして２〜３．５Ｖが必要とされ、光変調器がＭＺＭである場合には、出力信号の電圧振幅Ｖｏｕｔとして３．５Ｖ〜９Ｖが必要とされる。したがって、図８に示されたグラフを参照すると、直流成分Ｉｏｕｔｄｃとしては、４０ｍＡ〜１８０ｍＡといった大電流が必要となる。

しかしながら、図７に示された駆動回路１００では、電力供給線１０４ａ，１０４ｂから流入した直流成分Ｉｏｕｔｄｃの全部が接続点ＮＯ_Ｎを通過し、次いで直流成分ＩｏｕｔｄｃのＮ分の（Ｎ−１）の大きさの電流が接続点ＮＯ_Ｎ−１を通過し、以降、直流成分ＩｏｕｔｄｃのＮ分のｎの大きさの電流が接続点ＮＯ_ｎを通過する。このため、出力側遅延伝送線路ＤＯ_Ｎ−１やＤＯ_Ｎ−２等の電流容量を確保するためには、これらの出力側遅延伝送線路ＤＯ_Ｎ−１，ＤＯ_Ｎ−２等の線路幅を広くする必要がある。そして、線路幅が広くなると単位長さ当たりの抵抗値が減ずるので、出力側遅延伝送線路ＤＯ_Ｎ−１，ＤＯ_Ｎ−２等の各々において所定の部分的インピーダンス（例えば５０Ω）を確保するためには、線路長を長くする必要がある。しかし、駆動回路１００のような分布定数型の駆動回路では、回路基板上における必要面積の多くをこれらの遅延伝送線路が占めるので、遅延伝送線路の線路長を長くすると回路規模が大型化してしまうという問題がある。

このような問題に対し、本実施形態の駆動回路１０Ａでは、電力供給線１４ａ及び１４ｂが、第ｍ（ｍは１以上（Ｎ−１）以下の整数）の増幅ユニットＡ_ｍの出力端と出力側配線１３ａ及び１３ｂとの接続点ＮＯ_ｍと、第（ｍ＋１）の増幅ユニットＡ_ｍ＋１の出力端と出力側配線１３ａ及び１３ｂとの接続点ＮＯ_ｍ＋１との間に接続されている。すなわち、出力側配線１３ａ及び１３ｂの端ではなく、各増幅ユニットＡ_１〜Ａ_Ｎに対応する接続点ＮＯ_１〜ＮＯ_Ｎのいずれかの間に接続されている。したがって、出力側配線１３ａ及び１３ｂを流れる直流電流の大きさを、最大でもＩｏｕｔｄｃのＮ分の（Ｎ−１）の大きさに低減することができる。特に、本実施形態のように増幅ユニットの数が偶数（図ではＮ＝４）である場合、電力供給線１４ａ及び１４ｂがこれらの増幅ユニットの中間点（例えばＮ＝４のときは接続点ＮＯ_２と接続点ＮＯ_３との間）に接続されることによって、出力側配線１３ａ及び１３ｂを流れる直流電流の大きさが最大でもＩｏｕｔｄｃの１／２となり、直流電流の大きさを格段に低減することができる。

ここで、図９（ａ）は、出力トランジスタ３２ａ，３２ｂのベース−コレクタ容量Ｃｂｃを無視して、出力側遅延伝送線路ＤＯ_１〜ＤＯ_Ｎ−１の線路幅に対する線路インピータンスを算出したグラフである。図９（ａ）において、横軸は線路幅（単位：μｍ）を表しており、縦軸は線路インピーダンス（単位：Ω）を表している。なお、図９（ａ）は、回路基板５０をＩｎＰ基板とし、回路基板５０の基板厚さを１００μｍとし、出力側遅延伝送線路ＤＯ_１〜ＤＯ_Ｎ−１の配線厚さを３μｍとし、出力側遅延伝送線路ＤＯ_１〜ＤＯ_Ｎ−１の配線と金属膜５２との間隔（ギャップ）を４０μｍとして算出されたものである。図９（ａ）に示されるように、出力側遅延伝送線路ＤＯ_１〜ＤＯ_Ｎ−１の線路幅が広いほど、線路インピータンスが小さくなることがわかる。

一方、図９（ｂ）は、一例として、出力側遅延伝送線路ＤＯ_１〜ＤＯ_Ｎ−１の線路インピータンスを５０Ωとするために必要な、出力側遅延伝送線路ＤＯ_１〜ＤＯ_Ｎ−１の線路長を算出したグラフである。図９（ｂ）において、横軸は線路幅（単位：μｍ）を表しており、縦軸は出力側遅延伝送線路ＤＯ_１〜ＤＯ_Ｎ−１の必要線路長（単位：μｍ）を表している。なお、図９（ｂ）は、出力トランジスタ３２ａ，３２ｂのベース−コレクタ容量Ｃｂｃを考慮し、ベース−コレクタ容量Ｃｂｃを２０ｆＦとして算出されたものである。図９（ｂ）より、出力側遅延伝送線路ＤＯ_１〜ＤＯ_Ｎ−１の線路幅が広いほど、出力側遅延伝送線路ＤＯ_１〜ＤＯ_Ｎ−１に必要な線路長が増加することがわかる。

出力側遅延伝送線路ＤＯ_１〜ＤＯ_Ｎ−１の線路幅は、主に線路を流れる直流電流に対して信頼性を満たすように決定され、直流電流の大きさが低減されると、線路幅を狭くすることが可能となる。本実施形態の駆動回路１０Ａによれば、上述したように出力側遅延伝送線路ＤＯ_１〜ＤＯ_Ｎ−１を流れる直流電流の大きさを低減できるので、線路幅を効果的に小さくすることが可能となる。そして、図９（ｂ）に示されたグラフから明らかなように、線路幅を小さくできれば線路長も短縮可能となり、回路基板上における駆動回路１０Ａの必要面積を小さくすることができる。例えば、図９（ｂ）において線路幅を２０μｍから１０μｍまで小さくすれば、線路長を２４０μｍから１４０μｍまで（約４０％）短縮することができる。

（第１の変形例）
図１０は、上記実施形態の第１変形例に係る駆動回路１０Ｂの構成を示す回路図である。この駆動回路１０Ｂは、次に説明する点を除いて、上記実施形態に係る駆動回路１０Ａと同じ構成を備えている。

本変形例に係る駆動回路１０Ｂでは、電力供給線１４ａ及び１４ｂが、プルアップインダクタ２１ａ及び２１ｂとは別のインダクタ２３ａ及び２３ｂを有している。インダクタ２３ａ及び２３ｂは、例えばスパイラルインダクタによって構成され、そのインダクタンス値は例えば１ｎＨである。インダクタ２３ａ及び２３ｂは、入力側配線１２ａ及び１２ｂ、出力側配線１３ａ及び１３ｂ、増幅ユニットＡ_１〜Ａ_Ｎ、入力側遅延伝送線路ＤＩ_１〜ＤＩ_Ｎ−１、及び出力側遅延伝送線路ＤＯ_１〜ＤＯ_Ｎ−１が形成された回路基板（例えばＩｎＰ基板）上に、これらと共に設けられることが好ましい。以下、本変形例によって得られる効果について説明する。なお、以下の説明では電力供給線１４ａに関する効果について主に説明しているが、電力供給線１４ｂについても同様の効果が得られる。

図１１（ａ）は、電力供給線１４ａと出力側配線１３ａとの接続点ＮＡ付近の配線レイアウトを拡大して示す平面図である。また、図１１（ｂ）は、図１１（ａ）に示される構造の等価回路を示す回路図である。なお、図１１（ａ）には、電力供給線１４ａ及び出力側配線１３ａの他、電力供給線１４ａに直流電力を供給するためのボンディングワイヤを結合するボンディングパッド３６と、上述したインダクタ２３ａと、出力側配線１３ａに沿って間隔をあけて設けられた金属膜５２とが示されている。

図１１（ｂ）に示されるように、この配線レイアウトの等価回路は、インダクタ２３ａに加えて、寄生容量Ｃ_１、Ｃ_２及びＣ_３を含んでいる。寄生容量Ｃ_１は、接続点ＮＡからボンディングパッド３６までの配線の対地容量である。寄生容量Ｃ_２は、インダクタ２３ａのオーバラップ部（図中のＢ部分）の寄生容量である。寄生容量Ｃ_３は、ボンディングパッド３６が有する対地容量である。

また、図１２（ａ）は、インダクタ２３ａが設けられない場合（上記実施形態に係る駆動回路１０Ａ）における、電力供給線１４ａと出力側配線１３ａとの接続点ＮＡ付近の配線レイアウトを拡大して示す平面図である。また、図１２（ｂ）は、図１２（ａ）に示される構造の等価回路を示す回路図である。図１２（ｂ）に示されるように、この配線レイアウトの等価回路は、寄生容量Ｃ_１及びＣ_３を含んでいる。

図１３は、図１１（ｂ）に示された等価回路と、出力側遅延伝送線路ＤＯ_ｍ及びＤＯ_ｍ＋１の等価回路（図６を参照）とを組み合わせて示す回路図である。なお、ボンディングパッド３６に接続される外付けのプルアップインダクタ２１ａ、及びインダクタ２３ａは、高周波的にはオープンと見なされることができる。図１４は、そのようにプルアップインダクタ２１ａ及びインダクタ２３ａをオープンと見なした場合の等価回路を示す回路図であって、図中に示される容量Ｃ_４＝（Ｃ_１＋Ｃ_２//Ｃ_３）である。但し、Ｃ_２//Ｃ_３＝（Ｃ_２×Ｃ_３）／（Ｃ_２＋Ｃ_３）である。すなわち、高周波領域では、図１４に示されるように、出力側配線１３ａに対して容量Ｃ_４＝（Ｃ_１＋Ｃ_２//Ｃ_３）が付加される。また、電力供給線１４ａがインダクタ２３ａを有しない場合には、図１２（ｂ）に示されたように容量Ｃ_２が無いので、出力側配線１３ａに対して付加される容量は（Ｃ_１＋Ｃ_３）のみとなる。

図１１（ａ）及び図１２（ａ）に示された配線レイアウトにおいて、通常はＣ_３＞Ｃ_２となるので、（Ｃ_１＋Ｃ_３）＞（Ｃ_１＋Ｃ_２//Ｃ_３）となり、インダクタ２３ａが設けられている図１１（ａ）の配線レイアウトの方が、図１２（ａ）の配線レイアウトと比較して寄生容量が小さくなる。すなわち、本変形例に係る駆動回路１０Ｂによれば、電力供給線１４ａ及び１４ｂにインダクタ２３ａ及び２３ｂが付加されることによって、電力供給線１４ａ及び１４ｂによる出力側配線１３ａ及び１３ｂのインピーダンス特性への影響や、出力側遅延伝送線路ＤＯ_ｍ及びＤＯ_ｍ＋１の遅延特性への影響を効果的に低減することができる。

（第２の変形例）
図１５は、上記実施形態の第２変形例に係る駆動回路１０Ｃの構成を示す回路図である。この駆動回路１０Ｃは、次に説明する点を除いて、上記第１変形例に係る駆動回路１０Ｂと同じ構成を備えている。

本変形例に係る駆動回路１０Ｃは、駆動回路１０Ｂの構成に加えて、電力供給用出力側遅延伝送線路（以下、単に遅延伝送線路という）ＤＯＰを更に備えている。遅延伝送線路ＤＯＰは、他の出力側遅延伝送線路ＤＯ_１〜ＤＯ_Ｎ−１と同様の構成を有しており、第３及び第４の線路部分Ｄｃ及びＤｄを含む。第３及び第４の線路部分Ｄｃ，Ｄｄの遅延時間は互いに略同一であり、これらの線路部分Ｄｃ，Ｄｄの遅延時間の合計が、遅延伝送線路ＤＯＰの遅延時間となる。

出力側配線１３ａ及び１３ｂにおいて、第３及び第４の線路部分Ｄｃ及びＤｄは、第ｍの出力側遅延伝送線路ＤＯ_ｍの第１の線路部分Ｄａと第２の線路部分Ｄｂとの間に直列に接続されている。そして、電力供給線１４ａは、出力側配線１３ａにおいて第３の線路部分Ｄｃと第４の線路部分Ｄｄとの間に接続されており、同様に、電力供給線１４ｂは、出力側配線１３ｂにおいて第３の線路部分Ｄｃと第４の線路部分Ｄｄとの間に接続されている。

図１６は、図１４に示された等価回路に、本変形例による遅延伝送線路ＤＯＰの等価回路を付加した回路図である。本変形例では、図１６に示されるように、寄生容量Ｃ_４＝（Ｃ_１＋Ｃ_２//Ｃ_３）が付加されている箇所に、コプレーナ線路等からなる遅延伝送線路ＤＯＰの線路部分Ｄｃ，Ｄｄが付加される。これにより、寄生容量Ｃ_４＝（Ｃ_１＋Ｃ_２//Ｃ_３）及び線路部分Ｄｃ，Ｄｄから成る、所定インピーダンス（例えば５０Ω）の伝送線路が形成される。これにより、電力供給線１４ａ及び１４ｂによる出力側配線１３ａ及び１３ｂのインピーダンス特性への影響や、出力側遅延伝送線路ＤＯ_ｍ及びＤＯ_ｍ＋１の遅延特性への影響を第１変形例と比較してより効果的に低減することができる。

なお、本変形例では電力供給線１４ａ及び１４ｂにインダクタ２３ａ及び２３ｂが設けられている場合について例示しているが、インダクタ２３ａ及び２３ｂが設けていない場合であっても（すなわち寄生容量Ｃ_４＝（Ｃ_１＋Ｃ_３）であっても）、上述した効果を好適に奏することができる。また、寄生容量Ｃ_４の容量値は例えば３０ｆＦ程度であり、その場合の線路部分Ｄｃ，Ｄｄの長さは３００μｍ程度である。したがって、線路部分Ｄｃ，Ｄｄの長さは、出力側配線１３ａ，１３ｂ全体の線路長（２ｍｍ〜４ｍｍ）と比較して十分に短い。

再び図１５を参照すると、本変形例では、第ｍの入力側遅延伝送線路ＤＩ_ｍ（図ではｍ＝２の場合を例示）が、第１及び第２の線路部分Ｄａ及びＤｂに加えて、更に線路部分Ｄｅを有している。この線路部分Ｄｅは、遅延伝送線路ＤＯＰと等しい遅延時間を有する所定インピーダンス（例えば５０Ω）の伝送線路である。換言すれば、入力側遅延伝送線路ＤＩ_ｍの遅延時間は、出力側遅延伝送線路ＤＯ_ｍの遅延時間と遅延伝送線路ＤＯＰの遅延時間との和に等しい。このような線路部分Ｄｅを第ｍの入力側遅延伝送線路ＤＩ_ｍが有することにより、接続点ＮＩ_ｍと接続点ＮＩ_ｍ＋１との間の遅延時間と、接続点ＮＯ_ｍと接続点ＮＯ_ｍ＋１との間の遅延時間とを合致させることができる。

以上、本発明に係る駆動回路の好適な実施形態について説明したが、本発明は必ずしも上記実施形態に限られず、その要旨を逸脱しない範囲で様々な変更が可能である。例えば、上記実施の形態は被駆動装置として光変調器を対象としているが、本発明に係る被駆動装置は光変調器に限定されない。たとえば本発明に係る駆動回路は半導体レーザを直接駆動することも可能である。さらに、一般的な進行波型増幅器として適用可能である。

１Ａ…光送信モジュール、３…光源、５…光変調器、１０Ａ〜１０Ｃ…駆動回路、１２ａ，１２ｂ…入力側配線、１３ａ，１３ｂ…出力側配線、１４ａ，１４ｂ…電力供給線、Ａ_１-Ａ_Ｎ…増幅ユニット、ＤＩ_１〜ＤＩ_Ｎ…入力側遅延伝送線路、ＤＯ_１〜ＤＯ_Ｎ…出力側遅延伝送線路、ＤＯＰ…遅延伝送線路、Ｄａ，Ｄｂ，Ｄｃ，Ｄｄ，Ｄｅ…線路部分、ＧＮＤ…基準電位線、Ｌ１…連続光、Ｌ２…信号光、ＮＩ_１〜ＮＩ_Ｎ…接続点、ＮＯ_１〜ＮＯ_Ｎ…接続点、Ｓｄ…駆動信号、Ｓｉｎ…高周波信号、Ｖｃｃ…電源電位線。

Claims (4)

1. 増幅前の信号を入力する入力端を有し、前記増幅前の信号を伝送する入力側配線と、
   増幅後の信号を被駆動装置へ出力する出力端を有し、前記増幅後の信号を伝送する出力側配線と、
   前記入力側配線と前記出力側配線との間において互いに並列に接続され、前記信号を増幅する第１〜第Ｎ（Ｎは２以上の整数）の増幅ユニットと、
   前記入力側配線において前記入力端側から順に直列に接続され、互いに等しい遅延時間を有する第１〜第（Ｎ−１）の入力側遅延伝送線路と、
   前記出力側配線において前記出力端側から順に直列に接続され、互いに等しい遅延時間を有する第１〜第（Ｎ−１）の出力側遅延伝送線路と、
   前記出力側配線に直流電力を供給する電力供給線とを備え、
   前記第１〜第（Ｎ−１）の入力側遅延伝送線路が、前記第１〜第Ｎの増幅ユニットの入力端と前記入力側配線とのＮ個の接続点の間にそれぞれ配置されており、前記第１〜第（Ｎ−１）の出力側遅延伝送線路が、前記第１〜第Ｎの増幅ユニットの出力端と前記出力側配線とのＮ個の接続点の間にそれぞれ配置されており、
   前記電力供給線が、第ｍ（ｍは１以上（Ｎ−１）以下の整数）の前記増幅ユニットの出力端と前記出力側配線との第１の接続点と、第（ｍ＋１）の前記増幅ユニットの出力端と前記出力側配線との第２の接続点との間に接続されており、
   第ｍの前記出力側遅延伝送線路が、前記第１の接続点と前記第２の接続点との間に直列に接続された第１及び第２の線路部分を含んでおり、
   前記電力供給線が、前記第１の線路部分と前記第２の線路部分との間に接続されており、
   前記出力側配線において前記第１の線路部分と前記第２の線路部分との間に直列に接続された第３及び第４の線路部分を含む電力供給用出力側遅延伝送線路を更に備え、
   前記電力供給線が、前記第３の線路部分と前記第４の線路部分との間に接続されていることを特徴とする、駆動回路。
2. 第ｍの前記入力側遅延伝送線路の遅延時間が、前記第ｍの出力側遅延伝送線路の遅延時間と前記電力供給用出力側遅延伝送線路の遅延時間との和に等しいことを特徴とする、請求項１に記載の駆動回路。
3. 前記入力側配線、前記出力側配線、前記第１〜第Ｎの増幅ユニット、前記第１〜第（Ｎ−１）の入力側遅延伝送線路、及び前記第１〜第（Ｎ−１）の出力側遅延伝送線路が共通の回路基板上に設けられており、
   前記電力供給線が、前記回路基板上に形成されたスパイラルインダクタを含むことを特徴とする、請求項１または２に記載の駆動回路。
4. 前記第１〜第Ｎの増幅ユニットが差動増幅器としての構成を有しており、
   前記入力側配線及び前記出力側配線がそれぞれ一対の配線から成り、
   前記第１〜第（Ｎ−１）の入力側遅延伝送線路、及び前記第１〜第（Ｎ−１）の出力側遅延伝送線路が、前記一対の配線にそれぞれ設けられた一対の遅延伝送線路により構成されていることを特徴とする、請求項１〜３のいずれか一項に記載の駆動回路。

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