JP6925561B2 - 方向性結合器及び半導体チップ - Google Patents
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Description
複数の線路の電気的な結合部分の小型化を図るために、線路を集中定数に置き換えている方向性結合器が提案されている(例えば、非特許文献1参照)。
非特許文献1に開示されている方向性結合器は、集中定数として、2つのインダクタを備え、方向性結合器が備える2つのインダクタは、互いに電気的に結合されている。
したがって、非特許文献1に開示されている方向性結合器は、低周波帯の信号が入力される用途では、物理的な寸法が大きくなってしまうという課題があった。
図1は、実施の形態1に係る方向性結合器1を実装している半導体チップを示す構成図である。
図1において、方向性結合器1は、半導体チップに実装されており、抵抗素子21及び乗加減算回路22を備えている。図1に示す方向性結合器1は、半導体チップに実装されている。しかし、これは一例に過ぎず、図1に示す方向性結合器1は、半導体チップに実装されているものに限るものではない。
方向性結合器1は、第1の端子11から第2の端子12に向かって信号が流れているときは、信号を第3の端子13に出力しない。方向性結合器1は、第2の端子12から第1の端子11に向かって信号が流れているときに、信号を第3の端子13に出力する。
第1の端子11は、信号の入出力端子である。
第2の端子12は、信号の入出力端子である。
第3の端子13は、信号の出力端子である。
図1に示す方向性結合器1では、第1の端子11、第2の端子12及び第3の端子13のそれぞれが、方向性結合器1に含まれないように描画している。しかし、これは一例に過ぎず、第1の端子11、第2の端子12及び第3の端子13のそれぞれが、方向性結合器1に含まれていてもよい。
乗加減算回路22は、第1の入力端子31、第2の入力端子32及び出力端子33を備えている。
また、乗加減算回路22は、第1の増幅回路34、第2の増幅回路35及び第1の加算回路36を備えている。
第2の入力端子32は、抵抗素子21の他端に印加されている第2の電圧V2が入力される端子である。
出力端子33は、乗加減算回路22が、信号を出力するための端子である。
第1の増幅回路34は、第1の電圧V1を第1の増幅率G1で増幅することで、第1の電圧V1と正比例している電流I1を第1の加算回路36に出力する。
ここでの正比例を厳密に解釈すれば、第1の電圧V1と正比例している電流I1は、第1の電圧V1が零であるときに零になる。しかし、ここでの正比例は、厳密な正比例に限るものではなく、第1の電圧V1が零であっても、電流I1が零にならない場合も含むものである。
第2の増幅回路35は、第1の端子11から第2の端子12に向かって信号が流れているときは、第1の電圧V1と第2の電圧V2との電圧差V2−V1を第2の増幅率G2で増幅することで、電圧差V2−V1と正比例している第1の電流−I2を第1の加算回路36に出力する。第1の電流−I2の極性は、第1の増幅回路34から出力される電流I1の極性と異なっている。
第2の増幅回路35は、第2の端子12から第1の端子11に向かって信号が流れているときは、第1の電圧V1と第2の電圧V2との電圧差V2−V1を第2の増幅率G2で増幅することで、電圧差V2−V1と正比例している第2の電流+I2を第1の加算回路36に出力する。第2の電流+I2の極性は、第1の増幅回路34から出力される電流I1の極性と等しい。
ここでの正比例を厳密に解釈すれば、電圧差V2−V1と正比例している第1の電流−I2及び電圧差V2−V1と正比例している第2の電流+I2のそれぞれは、電圧差V2−V1が零であるときに零になる。しかし、ここでの正比例は、厳密な正比例に限るものではなく、電圧差V2−V1が零であっても、第1の電流−I2及び第2の電流+I2のそれぞれが零にならない場合も含むものである。
ここでの正比例を厳密に解釈すれば、電流I1−I2と正比例している電圧値は、電流I1−I2が零であるときに零になる。しかし、ここでの正比例は、厳密な正比例に限るものではなく、電流I1−I2が零であっても、電圧値が零にならない場合も含むものである。
第1の加算回路36は、第2の端子12から第1の端子11に向かって信号が流れているときは、第1の増幅回路34から出力された電流I1と第2の増幅回路35から出力された第2の電流+I2との総和の電流I1+I2と正比例している電圧値を有する信号を、出力端子33を介して、第3の端子13に出力する。
ここでの正比例を厳密に解釈すれば、電流I1+I2と正比例している電圧値は、電流I1+I2が零であるときに零になる。しかし、ここでの正比例は、厳密な正比例に限るものではなく、電流I1+I2が零であっても、電圧値が零にならない場合も含むものである。
図2において、電源電圧ライン40は、電源電圧が印加されている。
入力端子41は、第1の増幅回路34のプラス側の入力端子であり、第1の電圧V1が印加される。
入力端子42は、第1の増幅回路34のマイナス側の入力端子であり、グランドと接続されている。
出力端子43は、電流I1を第1の加算回路36に出力するための端子である。
第1のプルアップ抵抗44の一端は、電源電圧ライン40と接続されており、第1のプルアップ抵抗44の一端には、電源電圧が印加されている。
第1のプルアップ抵抗44の他端は、第1のN型トランジスタ45のドレイン端子と接続されている。
第1のN型トランジスタ45のゲート端子は、入力端子42を介して、グランドと接続されている。
第1のN型トランジスタ45のドレイン端子は、第1のプルアップ抵抗44の他端と接続されている。
第1のN型トランジスタ45のソース端子は、第2のN型トランジスタ46のソース端子及び第1の電流源47のプラス側端子のそれぞれと接続されている。
第2のN型トランジスタ46のゲート端子は、入力端子41及び第1の入力端子31を介して、抵抗素子21の一端と接続されている。
第2のN型トランジスタ46のドレイン端子は、出力端子43を介して、第1の加算回路36と接続されている。
第2のN型トランジスタ46のソース端子は、第1のN型トランジスタ45のソース端子及び第1の電流源47のプラス側端子のそれぞれと接続されている。
第1の電流源47のマイナス側端子は、グランド48と接続されている。
第1の電圧V1とグランド電位VGNDとの電圧差である第1の電圧V1と正比例している電流I1が、第2のN型トランジスタ46のドレイン端子から第1の加算回路36に出力される。
なお、図2が示す第1の増幅回路34における第1の増幅率G1は、第1のN型トランジスタ45と第2のN型トランジスタ46とを含む差動対のトランスコンダクタンスである。
図3において、電源電圧ライン50は、電源電圧が印加されている。
入力端子51は、第2の増幅回路35のプラス側の入力端子であり、第2の電圧V2が印加される。
入力端子52は、第2の増幅回路35のマイナス側の入力端子であり、第1の電圧V1が印加される。
出力端子53は、第1の電流−I2又は第2の電流+I2を第1の加算回路36に出力するための端子である。
第2のプルアップ抵抗54の一端は、電源電圧ライン50と接続されており、第2のプルアップ抵抗54の一端には、電源電圧が印加されている。
第2のプルアップ抵抗54の他端は、第3のN型トランジスタ55のドレイン端子と接続されている。
第3のN型トランジスタ55のゲート端子は、入力端子52及び第1の入力端子31を介して、抵抗素子21の一端と接続されている。
第3のN型トランジスタ55のドレイン端子は、第2のプルアップ抵抗54の他端と接続されている。
第3のN型トランジスタ55のソース端子は、第4のN型トランジスタ56のソース端子及び第2の電流源57のプラス側端子のそれぞれと接続されている。
第4のN型トランジスタ56のゲート端子は、入力端子51及び第2の入力端子32を介して、抵抗素子21の他端と接続されている。
第4のN型トランジスタ56のドレイン端子は、出力端子53を介して、第1の加算回路36と接続されている。
第4のN型トランジスタ56のソース端子は、第3のN型トランジスタ55のソース端子及び第2の電流源57のプラス側端子のそれぞれと接続されている。
第2の電流源57のマイナス側端子は、グランド58と接続されている。
第1の端子11から第2の端子12に向かって信号が流れているときは、第1の電圧V1と第2の電圧V2との電圧差V2−V1と正比例している第1の電流−I2が、第4のN型トランジスタ56のドレイン端子から第1の加算回路36に出力される。
第2の端子12から第1の端子11に向かって信号が流れているときは、第1の電圧V1と第2の電圧V2との電圧差V2−V1と正比例している第2の電流+I2が、第4のN型トランジスタ56のドレイン端子から第1の加算回路36に出力される。
なお、図3が示す第2の増幅回路35における第2の増幅率G2は、第3のN型トランジスタ55と第4のN型トランジスタ56とを含む差動対のトランスコンダクタンスである。
図4において、電源電圧ライン60は、電源電圧が印加されている。
入力端子61は、第1の増幅回路34の出力端子43と接続されている。入力端子61は、第2のN型トランジスタ46のドレイン端子から出力された電流I1が入力される端子である。
入力端子62は、第2の増幅回路35の出力端子53と接続されている。入力端子62は、第4のN型トランジスタ56のドレイン端子から出力された第1の電流−I2又は第2の電流+I2が入力される端子である。
出力端子63は、出力端子33と接続されている。出力端子63は、出力端子33を介して、信号を第3の端子13に出力するための端子である。
負荷抵抗64の他端は、入力端子61及び出力端子43を介して、第2のN型トランジスタ46のドレイン端子と接続され、また、入力端子62及び出力端子53を介して、第4のN型トランジスタ56のドレイン端子と接続されている。
また、負荷抵抗64の他端は、出力端子63及び出力端子33を介して、第3の端子13と接続されている。
第1の端子11から第2の端子12に向かって信号が流れているときは、第2のN型トランジスタ46のドレイン端子から出力された電流I1と、第4のN型トランジスタ56のドレイン端子から出力された第1の電流−I2との総和の電流I1−I2が、負荷抵抗64によって電圧に変換される。
第2の端子12から第1の端子11に向かって信号が流れているときは、第2のN型トランジスタ46のドレイン端子から出力された電流I1と、第4のN型トランジスタ56のドレイン端子から出力された第2の電流+I2との総和の電流I1+I2が、負荷抵抗64によって電圧に変換される。
第2の端子12から信号が入力されると、第2の端子12から入力された信号は、第1の端子11に向かって流れる。
このとき、抵抗素子21の他端には、第2の電圧V2が印加され、抵抗素子21の一端には、第1の電圧V1が印加される。
第1の電圧V1は、抵抗素子21での電圧降下の分だけ、第2の電圧V2よりも電圧値が低くなる。したがって、V2>V1である。
第1の増幅回路34のマイナス側の入力端子には、グランドが接続されているため、第1の増幅回路34のマイナス側の入力端子に印加される電圧は、グランド電位VGNDであり、ほぼ0ボルトである。
第1の増幅回路34は、プラス側の入力端子に印加されている第1の電圧V1と、マイナス側の入力端子に印加されているグランド電位VGND≒0との電圧差である第1の電圧V1を第1の増幅率G1で増幅する。
第1の増幅回路34は、第1の電圧V1を第1の増幅率G1で増幅することで、第1の電圧V1と正比例している電流I1を第1の加算回路36に出力する。
第1の電圧V1が抵抗素子21の一端に印加されることで、第2の増幅回路35のマイナス側の入力端子には、第1の電圧V1が印加される。
第2の増幅回路35は、プラス側の入力端子に印加されている第2の電圧V2と、マイナス側の入力端子に印加されている第1の電圧V1との電圧差V2−V1を第2の増幅率G2で増幅する。第2の端子12から第1の端子11に向かって信号が流れているときは、V2>V1であるため、電圧差V2−V1は、正の電圧値である。
したがって、第2の増幅回路35は、電圧差V2−V1を第2の増幅率G2で増幅することで、電圧差V2−V1と正比例している第2の電流+I2を第1の加算回路36に出力する。
したがって、第2の端子12から第1の端子11に向かって信号が流れているときは、第3の端子13から、総和の電流I1+I2と正比例している電圧値を有する信号が出力される。
このとき、抵抗素子21の一端には、第1の電圧V1が印加され、抵抗素子21の他端には、第2の電圧V2が印加される。
第2の電圧V2は、抵抗素子21での電圧降下の分だけ、第1の電圧V1よりも電圧値が低くなる。したがって、V1>V2である。
第1の増幅回路34のマイナス側の入力端子には、グランドが接続されているため、第1の増幅回路34のマイナス側の入力端子に印加される電圧は、グランド電位VGNDであり、ほぼ0ボルトである。
第1の増幅回路34は、プラス側の入力端子に印加されている第1の電圧V1と、マイナス側の入力端子に印加されているグランド電位VGND≒0との電圧差である第1の電圧V1を第1の増幅率G1で増幅する。
第1の増幅回路34は、第1の電圧V1を第1の増幅率G1で増幅することで、第1の電圧V1と正比例している電流I1を第1の加算回路36に出力する。
第1の電圧V1が抵抗素子21の一端に印加されることで、第2の増幅回路35のマイナス側の入力端子には、第1の電圧V1が印加される。
第2の増幅回路35は、プラス側の入力端子に印加されている第2の電圧V2と、マイナス側の入力端子に印加されている第1の電圧V1との電圧差V2−V1を第2の増幅率G2で増幅する。第1の端子11から第2の端子12に向かって信号が流れているときは、V1>V2であるため、電圧差V2−V1は、負の電圧値である。
したがって、第2の増幅回路35は、電圧差V2−V1を第2の増幅率G2で増幅することで、電圧差V2−V1と正比例している第1の電流−I2を第1の加算回路36に出力する。
したがって、第1の端子11から第2の端子12に向かって信号が流れているときは、第3の端子13から、総和の電流I1−I2と正比例している電圧値を有する信号が出力される。
また、第2の増幅回路35が、総和の電流I1−I2が零になる第2の増幅率G2で、電圧差V2−V1を増幅している。
総和の電流I1−I2が零になるための、第1の増幅率G1と第2の増幅率G2は、以下の式(1)で示す関係を有している。
式(1)において、Rは、抵抗素子21のインピーダンス[Ω]、R0は、第1の端子11及び第2の端子12のそれぞれから外部を見たときのインピーダンス[Ω]である。
したがって、図1に示す方向性結合器1では、第1の端子11から第2の端子12に向かって信号が流れているときは、総和の電流I1−I2が零になるため、第3の端子13から信号が出力されない。
なお、第3の端子13から信号が出力されても、方向性結合器として、実用上、問題がない場合、第1の増幅率G1と第2の増幅率G2は、式(1)で示す関係を有していなくてもよい。
例えば、信号の周波数が100[MHz]であれば、非特許文献1に開示されている方向性結合器が備える必要があるインダクタは、インダクタンス値が約7[nH]であり、物理的な寸法が約500×500[μm2]である。
非特許文献1に開示されている方向性結合器は、2つのインダクタを備えているため、信号の周波数が100[MHz]であれば、物理的な寸法が約500×500×2[μm2]以上になる。したがって、非特許文献1に開示されている方向性結合器は、信号の周波数が数100[MHz]以下の場合、物理的な寸法が大きくなり、半導体チップに実装することが困難となる。
抵抗素子21の物理的な寸法は、約10×10[μm2]である。
図2に示す第1の増幅回路34が備える第1のプルアップ抵抗44、第1のN型トランジスタ45、第2のN型トランジスタ46及び第1の電流源47のそれぞれの物理的な寸法は、約10×10[μm2]である。
図3に示す第2の増幅回路35が備える第2のプルアップ抵抗54、第3のN型トランジスタ55、第4のN型トランジスタ56及び第2の電流源57のそれぞれの物理的な寸法は、約10×10[μm2]である。
第1の加算回路36が備える負荷抵抗64の物理的な寸法は、約10×10[μm2]である。
したがって、図1に示す方向性結合器の物理的な寸法は、約10×10×10[μm2]になる。ここでは、説明の簡単化のため、図1に示す方向性結合器が備える構成要素の間の配線のスペースを考慮していない。
以上より、信号の周波数が100[MHz]であれば、図1に示す方向性結合器の物理的な寸法は、非特許文献1に開示されている方向性結合器の物理的な寸法よりも大幅に小さくすることができる。
図5は、実施の形態1に係る方向性結合器1の他の第1の増幅回路34を示す構成図である。
図5において、レベルシフタ71は、電流源71b及びP(Positive)MOSトランジスタ71cを備えている。
レベルシフタ71は、第1のN型トランジスタ45のゲート端子に印加される電圧の直流バイアス電位を調整する。
電源電圧ライン71aは、電源電圧が印加されている。
電流源71bのプラス側端子は、電源電圧ライン71aと接続され、電流源71bのマイナス側端子は、PMOSトランジスタ71cのソース端子及び第1のN型トランジスタ45のゲート端子のそれぞれと接続されている。
PMOSトランジスタ71cのゲート端子は、入力端子42と接続され、PMOSトランジスタ71cのソース端子は、電流源71bのマイナス側端子及び第1のN型トランジスタ45のゲート端子のそれぞれと接続されている。
PMOSトランジスタ71cのドレイン端子は、グランド71dと接続されている。
レベルシフタ72は、第2のN型トランジスタ46のゲート端子に印加される電圧の直流バイアス電位を調整する。
電源電圧ライン72aは、電源電圧が印加されている。
電流源72bのプラス側端子は、電源電圧ライン72aと接続され、電流源72bのマイナス側端子は、PMOSトランジスタ72cのソース端子及び第2のN型トランジスタ46のゲート端子のそれぞれと接続されている。
PMOSトランジスタ72cのゲート端子は、入力端子41と接続され、PMOSトランジスタ72cのソース端子は、電流源72bのマイナス側端子及び第2のN型トランジスタ46のゲート端子のそれぞれと接続されている。
PMOSトランジスタ72cのドレイン端子は、グランド72dと接続されている。
第1の増幅回路34は、レベルシフタ71を備えることで、グランド電位VGNDが0からずれている場合でも、第1のN型トランジスタ45のゲート端子に印加される電圧を0に調整することができる。
また、第1の増幅回路34は、レベルシフタ72を備えることで、第2のN型トランジスタ46のゲート端子に印加される電圧を所望の電圧に調整することができる。
図6は、実施の形態1に係る方向性結合器1の他の第2の増幅回路35を示す構成図である。
図6において、レベルシフタ73は、電流源73b及びPMOSトランジスタ73cを備えている。
レベルシフタ73は、第3のN型トランジスタ55のゲート端子に印加される電圧の直流バイアス電位を調整する。
電源電圧ライン73aは、電源電圧が印加されている。
電流源73bのプラス側端子は、電源電圧ライン73aと接続され、電流源73bのマイナス側端子は、PMOSトランジスタ73cのソース端子及び第3のN型トランジスタ55のゲート端子のそれぞれと接続されている。
PMOSトランジスタ73cのゲート端子は、入力端子52と接続され、PMOSトランジスタ73cのソース端子は、電流源73bのマイナス側端子及び第3のN型トランジスタ55のゲート端子のそれぞれと接続されている。
PMOSトランジスタ73cのドレイン端子は、グランド73dと接続されている。
レベルシフタ74は、第4のN型トランジスタ56のゲート端子に印加される電圧の直流バイアス電位を調整する。
電源電圧ライン74aは、電源電圧が印加されている。
電流源74bのプラス側端子は、電源電圧ライン74aと接続され、電流源74bのマイナス側端子は、PMOSトランジスタ74cのソース端子及び第4のN型トランジスタ56のゲート端子のそれぞれと接続されている。
PMOSトランジスタ74cのゲート端子は、入力端子51と接続され、PMOSトランジスタ74cのソース端子は、電流源74bのマイナス側端子及び第4のN型トランジスタ56のゲート端子のそれぞれと接続されている。
PMOSトランジスタ74cのドレイン端子は、グランド74dと接続されている。
第2の増幅回路35は、レベルシフタ73を備えることで、第3のN型トランジスタ55のゲート端子に印加される電圧を所望の電圧に調整することができる。
また、第2の増幅回路35は、レベルシフタ74を備えることで、第4のN型トランジスタ56のゲート端子に印加される電圧を所望の電圧に調整することができる。
図1に示す方向性結合器1では、第1の増幅回路34が、抵抗素子21の一端に印加されている第1の電圧V1と正比例している電流I1を第1の加算回路36に出力している。
実施の形態2では、第1の増幅回路37が、抵抗素子21の他端に印加されている第2の電圧V2と正比例している電流I1’を第1の加算回路36に出力する方向性結合器1について説明する。
第1の増幅回路37のプラス側の入力端子は、第2の入力端子32を介して、抵抗素子21の他端と接続されており、第1の増幅回路37のマイナス側の入力端子は、グランドと接続されている。
第1の増幅回路37は、抵抗素子21の他端に印加されている第2の電圧V2を第1の増幅率G1’で増幅することで、第2の電圧V2と正比例している電流I1’を第1の加算回路36に出力する。
ここでの正比例を厳密に解釈すれば、第2の電圧V2と正比例している電流I1’は、第2の電圧V2が零であるときに零になる。しかし、ここでの正比例は、厳密な正比例に限るものではなく、第2の電圧V2が零であっても、電流I1’が零にならない場合も含むものである。
第2の端子12から信号が入力されると、第2の端子12から入力された信号は、第1の端子11に向かって流れる。
このとき、抵抗素子21の他端には、第2の電圧V2が印加され、抵抗素子21の一端には、第1の電圧V1が印加される。
第1の電圧V1は、抵抗素子21での電圧降下の分だけ、第2の電圧V2よりも電圧値が低くなる。したがって、V2>V1である。
第1の増幅回路37のマイナス側の入力端子には、グランドが接続されているため、第1の増幅回路37のマイナス側の入力端子に印加される電圧は、グランド電位VGNDであり、ほぼ0ボルトである。
第1の増幅回路37は、プラス側の入力端子に印加されている第2の電圧V2と、マイナス側の入力端子に印加されているグランド電位VGND≒0との電圧差である第2の電圧V2を第1の増幅率G1’で増幅する。
第1の増幅回路37は、第2の電圧V2を第1の増幅率G1’で増幅することで、第2の電圧V2と正比例している電流I1’を第1の加算回路36に出力する。
したがって、第2の端子12から第1の端子11に向かって信号が流れているときは、第3の端子13から、総和の電流I1’+I2と正比例している電圧値を有する信号が出力される。
このとき、抵抗素子21の一端には、第1の電圧V1が印加され、抵抗素子21の他端には、第2の電圧V2が印加される。
第2の電圧V2は、抵抗素子21での電圧降下の分だけ、第1の電圧V1よりも電圧値が低くなる。したがって、V1>V2である。
第1の増幅回路37のマイナス側の入力端子には、グランドが接続されているため、第1の増幅回路37のマイナス側の入力端子に印加される電圧は、グランド電位VGNDであり、ほぼ0ボルトである。
第1の増幅回路37は、プラス側の入力端子に印加されている第2の電圧V2と、マイナス側の入力端子に印加されているグランド電位VGND≒0との電圧差である第2の電圧V2を第1の増幅率G1’で増幅する。
第1の増幅回路37は、第2の電圧V2を第1の増幅率G1’で増幅することで、第2の電圧V2と正比例している電流I1’を第1の加算回路36に出力する。
したがって、第1の端子11から第2の端子12に向かって信号が流れているときは、第3の端子13から、総和の電流I1’−I2と正比例している電圧値を有する信号が出力される。
また、第2の増幅回路35が、総和の電流I1’−I2が零になる第2の増幅率G2で、電圧差V2−V1を増幅している。
総和の電流I1’−I2が零になるための、第1の増幅率G1’と第2の増幅率G2は、以下の式(2)で示す関係を有している。
したがって、図7に示す方向性結合器1では、第1の端子11から第2の端子12に向かって信号が流れているときは、総和の電流I1’−I2が零になるため、第3の端子13から信号が出力されない。
また、図7に示す方向性結合器1は、第1の端子11から第2の端子12に向かって信号が流れているときは、信号を第3の端子13に出力しないようにすることができる。
実施の形態3では、第1の端子11、第2の端子12、第3の端子13及び第4の端子14のそれぞれが接続されている方向性結合器1について説明する。
方向性結合器1は、半導体チップに実装されており、抵抗素子21、乗加減算回路22及び乗加減算回路23を備えている。図8に示す方向性結合器1は、半導体チップに実装されている。しかし、これは一例に過ぎず、図8に示す方向性結合器1は、半導体チップに実装されているものに限るものではない。
図8に示す方向性結合器1は、第1の端子11から第2の端子12に向かって信号が流れているときは、信号を第3の端子13に出力せずに、信号を第4の端子14に出力する。
図8に示す方向性結合器1は、第2の端子12から第1の端子11に向かって信号が流れているときは、信号を第4の端子14に出力せずに、信号を第3の端子13に出力する。
第4の端子14は、信号の出力端子である。
また、乗加減算回路23は、第3の増幅回路91、第4の増幅回路92及び第2の加算回路93を備えている。
第2の入力端子82は、乗加減算回路23が、抵抗素子21の他端に印加されている第2の電圧V2が入力される端子である。
出力端子83は、乗加減算回路23が、信号を出力するための端子である。
図8に示す方向性結合器1では、第1の入力端子81が、抵抗素子21の一端と接続されている。しかし、これは一例に過ぎず、第1の入力端子81が、抵抗素子21の他端と接続されていてもよい。
第3の増幅回路91は、第1の電圧V1を第3の増幅率G3で増幅することで、第1の電圧V1と正比例している電流I3を第2の加算回路93に出力する。
ここでの正比例を厳密に解釈すれば、第1の電圧V1と正比例している電流I3は、第1の電圧V1が零であるときに零になる。しかし、ここでの正比例は、厳密な正比例に限るものではなく、第1の電圧V1が零であっても、電流I3が零にならない場合も含むものである。
図8に示す方向性結合器1では、第3の増幅回路91における第3の増幅率がG3であるとしている。しかし、これは一例に過ぎず、第3の増幅回路91における第3の増幅率が、第1の増幅回路34における第1の増幅率G1と同じ増幅率であってもよい。
なお、第3の増幅回路91のプラス側の入力端子が第1の入力端子81を介して、抵抗素子21の他端と接続されていれば、第3の増幅回路91は、第2の電圧V2を第3の増幅率G3’で増幅することで、第2の電圧V2と正比例している電流I3’を第2の加算回路93に出力する。
ここでの正比例を厳密に解釈すれば、第2の電圧V2と正比例している電流I3’は、第2の電圧V2が零であるときに零になる。しかし、ここでの正比例は、厳密な正比例に限るものではなく、第2の電圧V2が零であっても、電流I3’が零にならない場合も含むものである。
第4の増幅回路92は、第2の端子12から第1の端子11に向かって信号が流れているときは、第1の電圧V1と第2の電圧V2との電圧差V2−V1を第4の増幅率G4で増幅することで、電圧差V2−V1と正比例している第3の電流−I4を第2の加算回路93に出力する。第3の電流−I4の極性は、第3の増幅回路91から出力される電流I3の極性と異なっている。
第4の増幅回路92は、第1の端子11から第2の端子12に向かって信号が流れているときは、第1の電圧V1と第2の電圧V2との電圧差V2−V1を第4の増幅率G4で増幅することで、電圧差V2−V1と正比例している第4の電流+I4を第2の加算回路93に出力する。第4の電流+I4の極性は、第3の増幅回路91から出力される電流I3の極性と等しい。
ここでの正比例を厳密に解釈すれば、電圧差V2−V1と正比例している第3の電流−I4及び電圧差V2−V1と正比例している第4の電流+I4のそれぞれは、電圧差V2−V1が零であるときに零になる。しかし、ここでの正比例は、厳密な正比例に限るものではなく、電圧差V2−V1が零であっても、第3の電流−I4及び第4の電流+I4のそれぞれが零にならない場合も含むものである。
図8に示す方向性結合器1では、第4の増幅回路92における第4の増幅率がG4であるとしている。しかし、これは一例に過ぎず、第4の増幅回路92における第4の増幅率が、第2の増幅回路35における第2の増幅率G2と同じ増幅率であってもよい。
ここでの正比例を厳密に解釈すれば、電流I3+I4と正比例している電圧値は、電流I3+I4が零であるときに零になる。しかし、ここでの正比例は、厳密な正比例に限るものではなく、電流I3+I4が零であっても、電圧値が零にならない場合も含むものである。
第2の加算回路93は、第2の端子12から第1の端子11に向かって信号が流れているときは、第3の増幅回路91から出力された電流I3と第4の増幅回路92から出力された第3の電流−I4との総和の電流I3−I4と正比例している電圧値を有する信号を、出力端子83を介して、第4の端子14に出力する。
ここでの正比例を厳密に解釈すれば、電流I3−I4と正比例している電圧値は、電流I3−I4が零であるときに零になる。しかし、ここでの正比例は、厳密な正比例に限るものではなく、電流I3−I4が零であっても、電圧値が零にならない場合も含むものである。
乗加減算回路22の動作は、実施の形態1と同様であり、乗加減算回路22は、第1の端子11から第2の端子12に向かって信号が流れているときは、信号を第3の端子13に出力しない。乗加減算回路22は、第2の端子12から第1の端子11に向かって信号が流れているときは、信号を第3の端子13に出力する。
このとき、抵抗素子21の一端には、第1の電圧V1が印加され、抵抗素子21の他端には、第2の電圧V2が印加される。
第2の電圧V2は、抵抗素子21での電圧降下の分だけ、第1の電圧V1よりも電圧値が低くなる。したがって、V1>V2である。
第3の増幅回路91のマイナス側の入力端子には、グランドが接続されているため、第3の増幅回路91のマイナス側の入力端子に印加される電圧は、グランド電位VGNDであり、ほぼ0ボルトである。
第3の増幅回路91は、プラス側の入力端子に印加されている第1の電圧V1と、マイナス側の入力端子に印加されているグランド電位VGND≒0との電圧差である第1の電圧V1を第3の増幅率G3で増幅する。
第3の増幅回路91は、第1の電圧V1を第3の増幅率G3で増幅することで、第1の電圧V1と正比例している電流I3を第2の加算回路93に出力する。
第2の電圧V2が抵抗素子21の他端に印加されることで、第4の増幅回路92のマイナス側の入力端子には、第2の電圧V2が印加される。
第4の増幅回路92は、プラス側の入力端子に印加されている第1の電圧V1と、マイナス側の入力端子に印加されている第2の電圧V2との電圧差V2−V1を第4の増幅率G4で増幅する。第1の端子11から第2の端子12に向かって信号が流れているときは、V1>V2であるため、電圧差V2−V1は、正の電圧値である。
したがって、第4の増幅回路92は、電圧差V2−V1を第4の増幅率G4で増幅することで、電圧差V2−V1と正比例している第4の電流+I4を第2の加算回路93に出力する。
したがって、第1の端子11から第2の端子12に向かって信号が流れているときは、第4の端子14から、総和の電流I3+I4と正比例している電圧値を有する信号が出力される。
このとき、抵抗素子21の他端には、第2の電圧V2が印加され、抵抗素子21の一端には、第1の電圧V1が印加される。
第1の電圧V1は、抵抗素子21での電圧降下の分だけ、第2の電圧V2よりも電圧値が低くなる。したがって、V2>V1である。
第3の増幅回路91のマイナス側の入力端子には、グランドが接続されているため、第3の増幅回路91のマイナス側の入力端子に印加される電圧は、グランド電位VGNDであり、ほぼ0ボルトである。
第3の増幅回路91は、プラス側の入力端子に印加されている第1の電圧V1と、マイナス側の入力端子に印加されているグランド電位VGND≒0との電圧差である第1の電圧V1を第3の増幅率G3で増幅する。
第3の増幅回路91は、第1の電圧V1を第3の増幅率G3で増幅することで、第1の電圧V1と正比例している電流I3を第2の加算回路93に出力する。
第2の電圧V2が抵抗素子21の他端に印加されることで、第4の増幅回路92のマイナス側の入力端子には、第2の電圧V2が印加される。
第4の増幅回路92は、プラス側の入力端子に印加されている第1の電圧V1と、マイナス側の入力端子に印加されている第2の電圧V2との電圧差V2−V1を第4の増幅率G4で増幅する。第2の端子12から第1の端子11に向かって信号が流れているときは、V2>V1であるため、電圧差V2−V1は、負の電圧値である。
したがって、第4の増幅回路92は、電圧差V2−V1を第4の増幅率G4で増幅することで、電圧差V2−V1と正比例している第3の電流−I4を第2の加算回路93に出力する。
したがって、第2の端子12から第1の端子11に向かって信号が流れているときは、第4の端子14から、総和の電流I3−I4と正比例している電圧値を有する信号が出力される。
また、第4の増幅回路92が、総和の電流I3−I4が零になる第4の増幅率G4で、電圧差V2−V1を増幅している。
総和の電流I3−I4が零になるための、第3の増幅率G3と第4の増幅率G4は、以下の式(3)で示す関係を有している。
したがって、図8に示す方向性結合器1では、第2の端子12から第1の端子11に向かって信号が流れているときは、総和の電流I3−I4が零になるため、第4の端子14から信号が出力されない。
第1の入力端子81が、抵抗素子21の他端と接続されている場合、総和の電流I3’−I4が零になるための、第3の増幅率G3’と第4の増幅率G4は、以下の式(4)で示す関係を有している。
Claims (11)
- 第1の端子と一端が接続され、第2の端子と他端が接続されている抵抗素子と、
前記抵抗素子の一端に印加されている第1の電圧と正比例している電流、又は、前記抵抗素子の他端に印加されている第2の電圧と正比例している電流を出力する第1の増幅回路と、
前記第1の端子から前記第2の端子に向かって信号が流れているときは、前記抵抗素子の一端に印加されている第1の電圧と前記抵抗素子の他端に印加されている第2の電圧との電圧差と正比例していて、前記第1の増幅回路から出力された電流と極性が異なる第1の電流を出力し、前記第2の端子から前記第1の端子に向かって信号が流れているときは、前記電圧差と正比例していて、前記第1の増幅回路から出力された電流と極性が等しい第2の電流を出力する第2の増幅回路と、
前記第1の増幅回路から出力された電流と前記第1の電流との総和の電流と正比例している電圧値を有する信号、又は、前記第1の増幅回路から出力された電流と前記第2の電流との総和の電流と正比例している電圧値を有する信号を第3の端子に出力する第1の加算回路と
を備えた方向性結合器。 - 前記第1の増幅回路は、
前記第1の電圧を第1の増幅率で増幅することで、前記第1の電圧と正比例している電流、又は、前記第2の電圧を前記第1の増幅率で増幅することで、前記第2の電圧と正比例している電流を出力し、
前記第2の増幅回路は、
前記第1の端子から前記第2の端子に向かって信号が流れているときは、前記第1の電圧と前記第2の電圧との電圧差を第2の増幅率で増幅することで、前記電圧差と正比例している前記第1の電流を出力し、前記第2の端子から前記第1の端子に向かって信号が流れているときは、前記電圧差を前記第2の増幅率で増幅することで、前記電圧差と正比例している前記第2の電流を出力することを特徴とする請求項1記載の方向性結合器。 - 前記第1の端子から前記第2の端子に向かって信号が流れているときは、
前記第1の増幅回路は、
前記総和の電流が零になる第1の増幅率で、前記第1の電圧又は前記第2の電圧を増幅し、
前記第2の増幅回路は、
前記総和の電流が零になる第2の増幅率で、前記電圧差を増幅することを特徴とする請求項2記載の方向性結合器。 - 前記第1の増幅回路は、前記抵抗素子の一端とプラス側の入力端子が接続されて、グランドとマイナス側の入力端子が接続されており、前記第1の電圧とグランド電位との電圧差を前記第1の増幅率で増幅することを特徴とする請求項3記載の方向性結合器。
- 前記第1の増幅回路は、前記抵抗素子の他端とプラス側の入力端子が接続されて、グランドとマイナス側の入力端子が接続されており、前記第2の電圧とグランド電位との電圧差を前記第1の増幅率で増幅することを特徴とする請求項3記載の方向性結合器。
- 前記第1の増幅回路は、
一端に電源電圧が印加されている第1のプルアップ抵抗と、
グランドとゲート端子が接続され、前記第1のプルアップ抵抗の他端とドレイン端子が接続されている第1のN型トランジスタと、
前記抵抗素子の一端とゲート端子、又は、前記抵抗素子の他端とゲート端子が接続され、前記第1のN型トランジスタのソース端子とソース端子が接続されている第2のN型トランジスタと、
前記第1のN型トランジスタのソース端子及び前記第2のN型トランジスタのソース端子のそれぞれとプラス側端子が接続され、グランドとマイナス側端子が接続されている第1の電流源とを備えることで、前記第2のN型トランジスタのドレイン端子から前記第1の加算回路に電流を出力し、
前記第2の増幅回路は、
一端に電源電圧が印加されている第2のプルアップ抵抗と、
前記抵抗素子の一端とゲート端子が接続され、前記第2のプルアップ抵抗の他端とドレイン端子が接続されている第3のN型トランジスタと、
前記抵抗素子の他端とゲート端子が接続され、前記第3のN型トランジスタのソース端子とソース端子が接続されている第4のN型トランジスタと、
前記第3のN型トランジスタのソース端子及び前記第4のN型トランジスタのソース端子のそれぞれとプラス側端子が接続され、グランドとマイナス側端子が接続されている第2の電流源とを備えることで、前記第4のN型トランジスタのドレイン端子から前記第1の加算回路に前記第1の電流又は前記第2の電流を出力することを特徴とする請求項1記載の方向性結合器。 - 前記第1の加算回路は、
電源電圧が一端に印加され、前記第2のN型トランジスタのドレイン端子、前記第4のN型トランジスタのドレイン端子及び前記第3の端子のそれぞれと他端が接続されている負荷抵抗を備えていることを特徴とする請求項8記載の方向性結合器。 - 前記抵抗素子の一端に印加されている第1の電圧と正比例している電流、又は、前記抵抗素子の他端に印加されている第2の電圧と正比例している電流を出力する第3の増幅回路と、
前記第2の端子から前記第1の端子に向かって信号が流れているときは、前記第1の電圧と前記第2の電圧との電圧差と正比例していて、前記第3の増幅回路から出力された電流と極性が異なる第3の電流を出力し、前記第1の端子から前記第2の端子に向かって信号が流れているときは、前記電圧差と正比例していて、前記第3の増幅回路から出力された電流と極性が等しい第4の電流を出力する第4の増幅回路と、
前記第3の増幅回路から出力された電流と前記第3の電流との総和の電流と正比例している電圧値を有する信号、又は、前記第3の増幅回路から出力された電流と前記第4の電流との総和の電流と正比例している電圧値を有する信号を第4の端子に出力する第2の加算回路とを備えたことを特徴とする請求項1記載の方向性結合器。 - 請求項1から請求項10のうちのいずれか1項記載の方向性結合器を備えた半導体チップ。
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