JPH0945866A - マイクロ波集積回路 - Google Patents
マイクロ波集積回路Info
- Publication number
- JPH0945866A JPH0945866A JP19725795A JP19725795A JPH0945866A JP H0945866 A JPH0945866 A JP H0945866A JP 19725795 A JP19725795 A JP 19725795A JP 19725795 A JP19725795 A JP 19725795A JP H0945866 A JPH0945866 A JP H0945866A
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- JP
- Japan
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- inductors
- spiral
- inductor
- layer
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Abstract
(57)【要約】
【構成】磁力線の方向が異なるスパイラル型インダクタ
１４と積層型インダクタ１５を組み合わせて配置する。
あるいは、スパイラル型インダクタ１４のみを用いる場
合は、スパイラル型インダクタ１４を基板主面から引き
起こした形で用いる。 【効果】磁力線の方向が異なるスパイラル型インダクタ
と積層型インダクタは磁力線の方向が互いに直角なため
相互干渉が少ない。またスパイラル型インダクタを基板
から引き起こすことにより、磁力線の方向が基板に垂直
でなくなり相互干渉が低減される。
１４と積層型インダクタ１５を組み合わせて配置する。
あるいは、スパイラル型インダクタ１４のみを用いる場
合は、スパイラル型インダクタ１４を基板主面から引き
起こした形で用いる。 【効果】磁力線の方向が異なるスパイラル型インダクタ
と積層型インダクタは磁力線の方向が互いに直角なため
相互干渉が少ない。またスパイラル型インダクタを基板
から引き起こすことにより、磁力線の方向が基板に垂直
でなくなり相互干渉が低減される。
Description
【０００１】
【産業上の利用分野】本発明は複数個のインダクタを使
用するマイクロ波用の集積回路に関する。
用するマイクロ波用の集積回路に関する。
【０００２】
【従来の技術】図１に示したような回路はマイクロ波増
幅器の回路の一例であるが（例えばマイクロ波半導体回
路の教科書である“マイクロ波半導体回路 基礎と展
開”日刊工業新聞社（１９９３年）第１２６頁に記され
ている）、これはマイクロ波用電界効果トランジスタ１
とインダクタ２，３を必要としている。このように複数
個のインダクタを同一チップ上に集積することはマイク
ロ波集積回路でしばしば必要とされる。このような回路
を集積化するにあたって、従来はすべてのインダクタに
図２の様な平面状のスパイラル型インダクタが用いられ
ていた。
幅器の回路の一例であるが（例えばマイクロ波半導体回
路の教科書である“マイクロ波半導体回路 基礎と展
開”日刊工業新聞社（１９９３年）第１２６頁に記され
ている）、これはマイクロ波用電界効果トランジスタ１
とインダクタ２，３を必要としている。このように複数
個のインダクタを同一チップ上に集積することはマイク
ロ波集積回路でしばしば必要とされる。このような回路
を集積化するにあたって、従来はすべてのインダクタに
図２の様な平面状のスパイラル型インダクタが用いられ
ていた。
【０００３】
【発明が解決しようとする課題】スパイラル型インダク
タは図２のように第１層配線４とスパイラル状の第２層
配線５から構成されており、作成法が比較的簡単で径の
大きなものが形成できるという利点がある。しかしイン
ダクタのつくる磁力線は図２において紙面（基板面）に
垂直であり、複数個のスパイラルインダクタを併設した
場合、各インダクタのつくる磁力線は互いに平行とな
り、相互に干渉しやすくなる。特に図３の回路のように
増幅用電界効果トランジスタ１の入力側および出力側に
それぞれスパイラル型インダクタ２，３を用いた場合、
相互干渉によって特性が不安定になるなどの問題を起こ
しやすく、各スパイラルインダクタの距離を離すなど設
計にあたり相互干渉を防ぐ考慮をしなければならなかっ
た。
タは図２のように第１層配線４とスパイラル状の第２層
配線５から構成されており、作成法が比較的簡単で径の
大きなものが形成できるという利点がある。しかしイン
ダクタのつくる磁力線は図２において紙面（基板面）に
垂直であり、複数個のスパイラルインダクタを併設した
場合、各インダクタのつくる磁力線は互いに平行とな
り、相互に干渉しやすくなる。特に図３の回路のように
増幅用電界効果トランジスタ１の入力側および出力側に
それぞれスパイラル型インダクタ２，３を用いた場合、
相互干渉によって特性が不安定になるなどの問題を起こ
しやすく、各スパイラルインダクタの距離を離すなど設
計にあたり相互干渉を防ぐ考慮をしなければならなかっ
た。
【０００４】
【課題を解決するための手段】上記の問題は特に相互干
渉してはならないインダクタについて互いに磁力線の向
きを変えることにより相互干渉を低減することで解決さ
れる。
渉してはならないインダクタについて互いに磁力線の向
きを変えることにより相互干渉を低減することで解決さ
れる。
【０００５】本発明の目的はこのため図４のような積層
型とよばれるインダクタをスパイラル型インダクタと共
に同一チップ上に集積する方法およびスパイラル型イン
ダクタを基板主面から引き起こすことにより磁力線の向
きを変えて相互干渉を低減する方法を提供することにあ
る。
型とよばれるインダクタをスパイラル型インダクタと共
に同一チップ上に集積する方法およびスパイラル型イン
ダクタを基板主面から引き起こすことにより磁力線の向
きを変えて相互干渉を低減する方法を提供することにあ
る。
【０００６】
【作用】積層型インダクタは図４のように第１層配線４
と第２層配線５を相互に結線してインダクタを形成する
もので、磁力線は図４に矢印で示したように紙面（基板
面）に平行となるため、スパイラル型との相互干渉は非
常に少なくなる。またスパイラル型インダクタも基板面
から引き起こすことにより磁力線の向きが互いに平行で
なくなり、相互干渉が低減し集積回路設計の自由度が増
す。
と第２層配線５を相互に結線してインダクタを形成する
もので、磁力線は図４に矢印で示したように紙面（基板
面）に平行となるため、スパイラル型との相互干渉は非
常に少なくなる。またスパイラル型インダクタも基板面
から引き起こすことにより磁力線の向きが互いに平行で
なくなり、相互干渉が低減し集積回路設計の自由度が増
す。
【０００７】
【実施例】図５は本発明の第１の実施例の集積回路の作
成工程を示す図である。
成工程を示す図である。
【０００８】まずＧａＡｓ基板６上にイオン注入法など
周知の方法でマイクロ波用電界効果トランジスタ７を形
成する（図５(ａ)）。次にＳｉＯ2 層８を形成した後、
Ａｕによる第１層の配線層９を形成する（図５
（ｂ））。この第１層配線９により、上面図を図７に示
すように通常の配線の他、積層型およびスパイラル型イ
ンダクタの第１層配線９′を形成する。次いで層間絶縁
膜としてＳｉＯ2 層１０およびポリイミド膜１１を形成
する（図５(ｃ)）。次にＳｉＯ2 層１０およびポリイミ
ド膜１１の所定の場所に孔開けをした後、Ａｕの柱１２
を埋め込む（図６(ａ)）。次いでＡｕによる第２層配線
層１３を形成して各Ａｕ柱１２を接続するとともにスパ
イラル型インダクタ１４および積層型インダクタ１５を
形成する（図６（ｂ））。
周知の方法でマイクロ波用電界効果トランジスタ７を形
成する（図５(ａ)）。次にＳｉＯ2 層８を形成した後、
Ａｕによる第１層の配線層９を形成する（図５
（ｂ））。この第１層配線９により、上面図を図７に示
すように通常の配線の他、積層型およびスパイラル型イ
ンダクタの第１層配線９′を形成する。次いで層間絶縁
膜としてＳｉＯ2 層１０およびポリイミド膜１１を形成
する（図５(ｃ)）。次にＳｉＯ2 層１０およびポリイミ
ド膜１１の所定の場所に孔開けをした後、Ａｕの柱１２
を埋め込む（図６(ａ)）。次いでＡｕによる第２層配線
層１３を形成して各Ａｕ柱１２を接続するとともにスパ
イラル型インダクタ１４および積層型インダクタ１５を
形成する（図６（ｂ））。
【０００９】以上のような工程で図８の上面図に示すよ
うにスパイラル型インダクタ１４と積層型インダクタ１
５を同一チップ上に集積することができる。ポリイミド
膜１１により第１層配線と第２層配線の間隔を大きくす
ることができ、これにより積層型インダクタの径を増大
することができた。
うにスパイラル型インダクタ１４と積層型インダクタ１
５を同一チップ上に集積することができる。ポリイミド
膜１１により第１層配線と第２層配線の間隔を大きくす
ることができ、これにより積層型インダクタの径を増大
することができた。
【００１０】次に図９により本発明の第２の実施例を説
明する。第１の実施例と同様まずＧａＡｓ基板６上に周
知の方法で電界効果トランジスタ７を形成する(図９
(ａ))。次にＳｉＯ2 層８を形成した後引っ張りストレ
スをもったＷ配線層１６を所定の場所に形成し、さらに
Ａｕによる第１層配線９を形成する。またこの配線層９
によりインダクタの第１層配線９′を形成する（図９
（ｂ））。次いで層間絶縁膜としてＳｉＯ2 層１０を形
成し、所定の場所に孔開けをしたのちメッキ法でＡｕに
よる第２層配線１３を形成する。またこの配線層１３に
よりスパイラル型インダクタ１４を形成する（図９
（ｃ））。
明する。第１の実施例と同様まずＧａＡｓ基板６上に周
知の方法で電界効果トランジスタ７を形成する(図９
(ａ))。次にＳｉＯ2 層８を形成した後引っ張りストレ
スをもったＷ配線層１６を所定の場所に形成し、さらに
Ａｕによる第１層配線９を形成する。またこの配線層９
によりインダクタの第１層配線９′を形成する（図９
（ｂ））。次いで層間絶縁膜としてＳｉＯ2 層１０を形
成し、所定の場所に孔開けをしたのちメッキ法でＡｕに
よる第２層配線１３を形成する。またこの配線層１３に
よりスパイラル型インダクタ１４を形成する（図９
（ｃ））。
【００１１】次にフォトレジスト１７によりスパイラル
型インダクタ部以外の部分を覆う。このときフォトレジ
スト１７によりＷ配線層１０が半分程度覆われるように
する（図１０（ａ））。次に弗酸水溶液でＳｉＯ2 層
８，１０をエッチング除去すればスパイラル型インダク
タはＷ配線層１６のストレスによりＧａＡｓ基板３から
浮き上がる（図１０（ｂ））。この方法によれば各スパ
イラル型インダクタの磁力線の方向は基板６に垂直でな
くなるため互いに平行でなくなり、相互干渉が低減され
る。さらにこの方法によるスパイラル型インダクタは従
来のスパイラル型インダクタに比べ基板からの距離が大
きいため、インダクタの性能指標であるＱ値が改善され
る利点がある。
型インダクタ部以外の部分を覆う。このときフォトレジ
スト１７によりＷ配線層１０が半分程度覆われるように
する（図１０（ａ））。次に弗酸水溶液でＳｉＯ2 層
８，１０をエッチング除去すればスパイラル型インダク
タはＷ配線層１６のストレスによりＧａＡｓ基板３から
浮き上がる（図１０（ｂ））。この方法によれば各スパ
イラル型インダクタの磁力線の方向は基板６に垂直でな
くなるため互いに平行でなくなり、相互干渉が低減され
る。さらにこの方法によるスパイラル型インダクタは従
来のスパイラル型インダクタに比べ基板からの距離が大
きいため、インダクタの性能指標であるＱ値が改善され
る利点がある。
【００１２】
【発明の効果】本発明によればインダクタの相互干渉を
低減できるためマイクロ波集積回路の設計が容易にな
る。
低減できるためマイクロ波集積回路の設計が容易にな
る。
【図面の簡単な説明】
【図１】マイクロ波増幅回路図。
【図２】スパイラル型インダクタの上面図。
【図３】従来のマイクロ波増幅器の上面図。
【図４】積層型インダクタの上面図。
【図５】本発明の第１の実施例を示す工程図。
【図６】本発明の第１の実施例を示す工程図。
【図７】図５（ｂ）に対応する工程の上面図。
【図８】図６（ｂ）に対応する工程の上面図。
【図９】本発明の第２の実施例を示す工程図。
【図１０】本発明の第２の実施例を示す工程図。
７…マイクロ波用電界効果トランジスタ、９…第１層配
線、１４…スパイラル型インダクタ、１５…積層型イン
ダクタ。
線、１４…スパイラル型インダクタ、１５…積層型イン
ダクタ。
Claims (3)
- 【請求項１】磁力線の方向が相異なる複数個のインダク
タを同一チップ上に集積していることを特徴とするマイ
クロ波集積回路。 - 【請求項２】スパイラル型インダクタと積層型インダク
タを前記同一チップ上に集積している請求項１のマイク
ロ波集積回路。 - 【請求項３】前記同一チップ上に形成された複数個の前
記スパイラル型インダクタを基板主面上から引き起こす
ことにより相異なる磁力線の方向をもたせた請求項１の
マイクロ波集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19725795A JPH0945866A (ja) | 1995-08-02 | 1995-08-02 | マイクロ波集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19725795A JPH0945866A (ja) | 1995-08-02 | 1995-08-02 | マイクロ波集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0945866A true JPH0945866A (ja) | 1997-02-14 |
Family
ID=16371463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19725795A Pending JPH0945866A (ja) | 1995-08-02 | 1995-08-02 | マイクロ波集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0945866A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002089157A1 (fr) * | 2001-04-27 | 2002-11-07 | Ajinomoto Co., Inc. | Enroulement multicouche et procede de fabrication |
| WO2003100853A1 (fr) * | 2002-05-29 | 2003-12-04 | Ajinomoto Co.,Inc. | Substrat a multiples couches avec une bobine integree, puce a semi-conducteurs, procedes de facturation |
| WO2010107430A1 (en) | 2009-03-18 | 2010-09-23 | Agere Systems Inc. | Integrated circuit inductors with reduced magnetic coupling |
| JP2015207614A (ja) * | 2014-04-18 | 2015-11-19 | 日本電信電話株式会社 | 直交型ソレノイドインダクタ |
| US9203373B2 (en) | 2013-01-11 | 2015-12-01 | Qualcomm Incorporated | Diplexer design using through glass via technology |
| US9264013B2 (en) | 2013-06-04 | 2016-02-16 | Qualcomm Incorporated | Systems for reducing magnetic coupling in integrated circuits (ICS), and related components and methods |
| US9634640B2 (en) | 2013-05-06 | 2017-04-25 | Qualcomm Incorporated | Tunable diplexers in three-dimensional (3D) integrated circuits (IC) (3DIC) and related components and methods |
-
1995
- 1995-08-02 JP JP19725795A patent/JPH0945866A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002089157A1 (fr) * | 2001-04-27 | 2002-11-07 | Ajinomoto Co., Inc. | Enroulement multicouche et procede de fabrication |
| WO2003100853A1 (fr) * | 2002-05-29 | 2003-12-04 | Ajinomoto Co.,Inc. | Substrat a multiples couches avec une bobine integree, puce a semi-conducteurs, procedes de facturation |
| WO2010107430A1 (en) | 2009-03-18 | 2010-09-23 | Agere Systems Inc. | Integrated circuit inductors with reduced magnetic coupling |
| US8143696B2 (en) | 2009-03-18 | 2012-03-27 | Agere Systems Inc. | Integrated circuit inductors with reduced magnetic coupling |
| JP2012521089A (ja) * | 2009-03-18 | 2012-09-10 | アギア システムズ インコーポレーテッド | 磁気結合が低減された集積回路インダクタ |
| US9203373B2 (en) | 2013-01-11 | 2015-12-01 | Qualcomm Incorporated | Diplexer design using through glass via technology |
| US9634640B2 (en) | 2013-05-06 | 2017-04-25 | Qualcomm Incorporated | Tunable diplexers in three-dimensional (3D) integrated circuits (IC) (3DIC) and related components and methods |
| US9813043B2 (en) | 2013-05-06 | 2017-11-07 | Qualcomm Incorporated | Tunable diplexers in three-dimensional (3D) integrated circuits (IC) (3DIC) and related components and methods |
| US9264013B2 (en) | 2013-06-04 | 2016-02-16 | Qualcomm Incorporated | Systems for reducing magnetic coupling in integrated circuits (ICS), and related components and methods |
| JP2015207614A (ja) * | 2014-04-18 | 2015-11-19 | 日本電信電話株式会社 | 直交型ソレノイドインダクタ |
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