JP2017120412A - 装置、テレビジョンシステム及び電子機器 - Google Patents

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誠一 米田
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Abstract

【課題】新規な装置の提供、又は消費電力が低い装置の提供、又は汎用性が高い装置の提供。【解決手段】デコーダと、駆動回路と、表示部と、を有し、駆動回路は、複数の回路を有し、表示部は、複数の表示パネルを有し、デコーダは、表示部に表示される画像に対応する信号を生成する機能を有し、デコーダは、表示パネル毎に画像の変化を検出することにより、表示パネル毎に画像の書き換えの要否を判定する機能を有し、回路は、画像の書き換えが必要であると判定された表示パネルに信号を出力する機能を有し、回路は、画像の書き換えが不要であると判定された表示パネルへの信号の出力を停止する機能を有する装置。【選択図】図１

Description

本発明の一態様は、装置、テレビジョンシステム及び電子機器に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。または、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法に関する。
テレビジョン（ＴＶ）は、大画面化に伴い、高精細度の映像を視聴できることが望まれている。そのため、超高解像度テレビジョン（ＵＨＤＴＶ）放送が推進されている。日本国では、２０１５年に通信衛星（ＣＳ）および光回線による４Ｋ放送サービスが開始されており、今後は放送衛星（ＢＳ）によるＵＨＤＴＶ（４Ｋ、８Ｋ）の放送が予定されている。そのため、８Ｋ放送に対応するための各種の電子機器が開発されている（例えば、非特許文献１）。
また、映像の表示には、液晶表示装置や発光表示装置に代表されるフラットパネルディスプレイが広く用いられている。これらの表示装置に用いられているトランジスタとしては主にシリコン半導体などが用いられているが、近年、シリコン半導体に代わって、半導体特性を示す金属酸化物をトランジスタに用いる技術が注目されている。例えば特許文献１、２には、酸化物半導体として、酸化亜鉛、又はＩｎ−Ｇａ−Ｚｎ系酸化物を用いたトランジスタを、表示装置の画素に用いる技術が開示されている。
特開２００７−９６０５５号公報 特開２００７−１２３８６１号公報
Ｓ．Ｋａｗａｓｈｉｍａ， ｅｔ ａｌ．，"１３．３−Ｉｎ．８Ｋ ｘ ４Ｋ ６６４−ｐｐｉ ＯＬＥＤ Ｄｉｓｐｌａｙ Ｕｓｉｎｇ ＣＡＡＣ−ＯＳ ＦＥＴｓ"、ＳＩＤ ２０１４ ＤＩＧＥＳＴ，ｐｐ．６２７―６３０．
本発明の一態様は、新規な装置の提供を課題とする。または、本発明の一態様は、消費電力が低い装置の提供を課題とする。または、本発明の一態様は、汎用性が高い装置の提供を課題とする。
なお、本発明の一態様は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一の課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様にかかる装置は、デコーダと、駆動回路と、表示部と、を有し、駆動回路は、複数の回路を有し、表示部は、複数の表示パネルを有し、デコーダは、表示部に表示される画像に対応する信号を生成する機能を有し、デコーダは、表示パネル毎に画像の変化を検出することにより、表示パネル毎に画像の書き換えの要否を判定する機能を有し、回路は、画像の書き換えが必要であると判定された表示パネルに信号を出力する機能を有し、回路は、画像の書き換えが不要であると判定された表示パネルへの信号の出力を停止する機能を有する。
また、本発明の一態様にかかる装置は、デコーダと、駆動回路と、表示部と、を有し、駆動回路は、複数の回路を有し、表示部は、複数の表示パネルを有し、デコーダは、表示部に表示される画像に対応する第１の信号を生成する機能を有し、デコーダは、表示パネル毎に画像の変化を検出することにより、表示パネル毎に画像の書き換えの要否を判定する機能を有し、回路は、画像の書き換えが必要であると判定された表示パネルに第１の信号を出力する機能を有し、回路は、画像の書き換えが不要であると判定された表示パネルへの第１の信号の出力を停止する機能を有し、デコーダは、複数の回路から表示部への信号の出力を同期させる第２の信号を生成する機能を有する。
また、本発明の一態様にかかる装置において、デコーダは、表示パネルに表示される画像の動きベクトルの値、及び、表示パネルに表示される画像のフレーム間予測の予測誤差に基づき、判定を行う機能を有していてもよい。
また、本発明の一態様にかかる装置において、表示パネルは画素を有し、画素は、トランジスタと、表示素子と、有し、トランジスタのソース又はドレインの一方は、配線と電気的に接続され、トランジスタのソース又はドレインの他方は、表示素子と電気的に接続され、配線は、画素に表示する階調に対応する電位を伝える機能を有し、トランジスタは、チャネル形成領域に酸化物半導体を有していてもよい。
また、本発明の一態様にかかる装置において、回路は表示パネルの内部に設けられていてもよい。
また、本発明の一態様にかかるテレビジョンシステムは、上記の装置を有し、放送信号を受信してビットストリームデータを生成し、ビットストリームデータに基づいて画像を表示する機能を有する。
また、本発明の一態様にかかる電子機器は、上記の装置、又は上記のテレビジョンシステムと、マイク、スピーカ、操作スイッチ、又はセンサと、を有する。
本発明の一態様により、新規な装置を提供することができる。または、本発明の一態様により、消費電力が低い装置を提供することができる。または、本発明の一態様により、汎用性が高い装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。これら以外の効果は、明細書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の効果を抽出することが可能である。
装置の構成例を説明する図。 デコーダの構成例を説明する図。 ＣＴＵを説明する図。 タイルを説明する図。 ユニットの構成例を説明する図。 信号生成回路の構成例を説明する図。 ＣＵの分割を説明する図。 判定回路の構成例を説明する図。 信号生成回路の構成例を説明する図。 表示装置の構成例を説明する図。 タイミングチャート。 画素の構成例を説明する図。 画素の構成例を説明する図。 回路の構成例を説明する図。 回路の構成例を説明する図。 回路の構成例を説明する図。 回路の構成例を説明する図。 放送システムの例を説明する図。 データの伝送の例を説明する図。 救急医療システムの例を説明する図。 受信装置の構成例を説明する図。 トランジスタの構成例を示す図。 トランジスタの構成例を示す図。 トランジスタの構成例を示す図。 トランジスタの構成例を示す図。 トランジスタの構成例を示す図。 トランジスタの構成例を示す図。 トランジスタの構成例を示す図。 トランジスタの構成例を示す図。 トランジスタの構成例を示す図。 トランジスタの構成例を示す図。 トランジスタの構成例を示す図。 エネルギーバンド図。 表示装置の構成例を説明する図。 表示装置の構成例を説明する図。 装置の構成例を説明する図。 表示モジュールの構成例を説明する図。 電子機器の構成例を説明する図。 トランジスタの動作例を示す図。 ＣＡＡＣ−ＯＳ及び単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、並びにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。 ＣＡＡＣ−ＯＳの断面ＴＥＭ像、並びに平面ＴＥＭ像およびその画像解析像。 ｎｃ−ＯＳの電子回折パターンを示す図、及びｎｃ−ＯＳの断面ＴＥＭ像。 ａ−ｌｉｋｅ ＯＳの断面ＴＥＭ像。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 酸化物半導体をチャネル領域に用いるトランジスタにおけるエネルギーバンドを説明する図。
以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の実施の形態における説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、本発明の一態様には、装置、テレビジョンシステム、電子機器の他、表示装置、記憶装置、撮像装置、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）タグなどもその範疇に含まれる。また、表示装置には、液晶表示装置、有機発光素子に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）などが、その範疇に含まれる。
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に記載されているものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。又は、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
また、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いることがある。
また、図面上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
（実施の形態１）
本実施の形態では、本発明の一態様に係る装置について説明する。
＜装置の構成例＞
図１に、装置１０の構成例を示す。装置１０は、放送信号を受信して表示部に映像を表示する機能を有するテレビジョンシステムに用いることができる。装置１０は、フロントエンド部２０、デコーダ３０、駆動回路４０、表示部５０を有する。
なお、８Ｋ放送における符号化規格には、Ｈ．２６５ ｜ ＭＰＥＧ−Ｈ Ｈｉｇｈ Ｅｆｆｉｃｉｅｎｃｙ Ｖｉｄｅｏ Ｃｏｄｉｎｇ（以下、ＨＥＶＣという）が採用されている。装置１０は、ＨＥＶＣに準拠したテレビジョンシステムに用いることが可能である。
フロントエンド部２０は、放送信号（信号ＢＳ）を受信して信号処理を行う機能を有する回路である。具体的には、フロントエンド部２０は、受信した信号ＢＳの復調、デジタル−アナログ変換などを行うことにより、ビットストリームデータに対応する信号（信号ＢＤ）を生成する機能を有する。また、フロントエンド部２０は、エラー訂正を行う機能を有していてもよい。
デコーダ３０は、信号ＢＤを復号することにより、表示部５０に表示する画像に対応する信号（信号ＳＳ）を生成する機能を有する。例えば、デコーダ３０は、エントロピー復号、逆量子化、逆離散コサイン変換（ＩＤＣＴ）や逆離散サイン変換（ＩＤＳＴ）などの逆直交変換、フレーム内予測、フレーム間予測などを行う機能を備えることができる。信号ＢＳがＨＥＶＣに従って符号化されている場合には、デコーダ３０においてＣＡＢＡＣ（Ｃｏｎｔｅｘｔ Ａｄａｐｔｉｖｅ Ｂｉｎａｒｙ Ａｒｉｔｈｍｅｔｉｃ Ｃｏｄｉｎｇ）復号が行われる。デコーダ３０で生成された信号ＳＳは、駆動回路４０に出力される。
駆動回路４０は、表示部５０における画像の表示を制御する機能を有する。具体的には、駆動回路４０は、表示部５０の特定の領域を選択するための信号（信号ＧＳ）と、信号ＧＳによって選択された領域に供給する信号ＳＳと、を出力する機能を有する。なお、駆動回路４０において、信号ＳＳに画像処理（ガンマ処理）やデジタル−アナログ変換処理などを行ってもよい。また、駆動回路４０は表示部５０の内部に設けることもできる。
表示部５０は、駆動回路４０から入力された信号ＧＳ及び信号ＳＳに基づいて、画像を表示する機能を有する。表示部５０には、静止画を表示してもよいし動画を表示してもよい。表示部５０は、例えば液晶表示装置、発光表示装置などによって構成することができる。
ここで、表示部５０は複数の表示パネル５１を有する。図１には、表示部５０にｎ行ｍ列（ｎ、ｍは自然数）の表示パネル５１（表示パネル５１［１，１］乃至［ｎ，ｍ］）がマトリクス状に配置された構成例を示している。表示パネル５１は、それぞれ独立に制御することができる。
表示部５０は、複数の表示パネル５１を用いて１つの画像を表示することができる。これにより、表示部５０の画像表示領域を拡大することができる。また、表示部５０は複数の表示パネル５１によって構成されているため、１つの表示パネル５１の大きさは大型である必要がない。したがって、表示パネルを作製するための製造装置を大型化しなくてもよく、省スペース化が可能である。また、表示パネル５１の製造には中小型の表示パネルの製造装置を用いることができ、表示装置の大型化のために別途製造装置を準備しなくてもよいため、製造コストを抑えることができる。また、表示パネルの大型化に伴う歩留まりの低下を抑制できる。
なお、表示部５０は、ｎ×ｍ個の表示パネル５１を用いて１つの画像を表示するように動作させることができるが、これに限られない。例えば、表示部５０を分割して複数の画像を表示してもよいし、ｎ×ｍ個の表示パネル５１にそれぞれ別の画像を表示してもよい。
ここで、表示部５０に画像を表示する際、表示部５０には現フレームと直前のフレーム間で画像に変化がない、又は画像の変化が一定以下の表示パネル５１が含まれる場合がある。このような表示パネル５１に対しては、画像の書き換えを行わず、直前のフレームにおいて表示された画像を保持する駆動を行うことができる。これにより、画像の書き換えに伴う消費電力を低減することができる。
本発明の一態様においては、デコーダ３０を用いることにより、画像に変化がない、又は変化が一定以下の表示パネル５１における画像の書き換え動作を停止する。具体的には、デコーダ３０は、信号ＢＤに基づいて各表示パネル５１における画像の書き換えの要否を判定し、その要否に対応する信号（信号ＲＣ）を駆動回路４０に出力する機能を有する。そして、駆動回路４０は信号ＲＣに従って、表示パネル５１に表示された画像の書き換え又は保持を行う。
駆動回路４０は、表示パネル５１と同じ数の回路４１を有する。図１においては、表示部５０がｎ×ｍ個の表示パネル５１を有しているため、駆動回路４０はｎ×ｍ個の回路４１（回路４１［１，１］乃至［ｎ，ｍ］）を有する。そして、各回路４１はそれぞれ対応する表示パネル５１の表示を制御する機能を有する。具体的には、回路４１［ｉ，ｊ］（ｉは１以上ｎ以下の整数、ｊは１以上ｍ以下の整数）には、デコーダ３０から信号ＳＳ［ｉ，ｊ］及び信号ＲＣ［ｉ，ｊ］が入力される。また、回路４１［ｉ，ｊ］から表示パネル５１［ｉ，ｊ］に、信号ＧＳ［ｉ，ｊ］及び信号ＳＳ［ｉ，ｊ］が入力される。
回路４１から表示パネル５１への信号ＧＳ及び信号ＳＳの出力は、デコーダ３０から回路４１に入力される信号ＲＣに基づいて制御される。具体的には、デコーダ３０において画像の書き換えが必要であると判断された表示パネル５１に対応する回路４１は、表示パネル５１に信号ＧＳ及び信号ＳＳを出力し、表示パネル５１に表示された画像の書き換えを行う。一方、デコーダ３０において画像の書き換えが不要であると判断された表示パネル５１に対応する回路４１は、表示パネル５１に信号ＧＳ及び信号ＳＳを出力せず、表示パネル５１に表示された画像の書き換えを行わない。これにより、信号ＧＳ及び信号ＳＳの出力を行わない回路４１の動作を停止することができ、消費電力を低減することができる。
画像の書き換えが不要であると判断される表示パネル５１は、例えば、背景など表示しており画像に変化がない表示パネル５１、静止画を表示している表示パネル５１、画像の変化が一定以下である表示パネル５１などであってもよい。
なお、図１においては、回路４１が表示パネル５１の外部に設けられている構成を示しているが、回路４１は表示パネル５１の内部に設けられていてもよい。また、信号ＧＳと信号ＳＳは、それぞれ別の回路によって生成されてもよい。
また、デコーダ３０は駆動回路４０の動作を制御する同期信号（信号ＦＳ）を生成する機能を有する。デコーダ３０から回路４１［１，１］乃至［ｎ，ｍ］に信号ＦＳが入力されると、回路４１［１，１］乃至［ｎ，ｍ］から出力される信号ＧＳ、信号ＳＳの出力が同期される。これにより、駆動回路４０から表示部５０に出力される信号のタイミングを合わせ、表示部５０に複数の表示パネル５１を用いた画像を表示することができる。
以上のように、本発明の一態様においては、所定の表示パネル５１において画像の書き換えを省略することができるため、消費電力を削減することができる。なお、回路４１及び表示パネル５１の具体的な構成例・動作例については、実施の形態２において詳述する。
＜デコーダの構成例＞
図２に、デコーダ３０の具体的な構成例を示す。デコーダ３０は、判別回路１００、複数の信号生成回路１１０、ループフィルタ１２０、信号生成回路１３０を有する。
判別回路１００は、フロントエンド部２０から入力される信号ＢＤを振り分け、信号生成回路１１０に出力する機能を有する。信号ＢＤには、表示パネル５１［１，１］乃至［ｎ，ｍ］の画像データが含まれる。そのため、判別回路１００において、信号ＢＤに含まれる画像データがどの表示パネル５１に対応するものであるかの判別、及び、その表示パネル５１に対応する信号生成回路１１０への画像データの出力を行う。図２には、表示パネル５１［１，１］乃至［ｎ，ｍ］に対応する信号生成回路１１０［１，１］乃至［ｎ，ｍ］が設けられ、信号ＢＤに含まれる画像データがｎ×ｍに分割される構成を示している。
また、判別回路１００は、信号ＢＤとして１フレーム分の画像データが入力される毎に、信号生成回路１３０に所定の信号を出力する機能を有する。
信号生成回路１１０は、復号回路１１１、判定回路１１２を有する。復号回路１１１は、判別回路１００から入力された画像データを復号して、表示パネル５１に表示する画像に対応する信号を生成する機能を有する。復号回路１１１は、エントロピー復号、逆量子化、逆直交変換、フレーム内予測、フレーム間予測などを行う機能を備えることができる。復号回路１１１において生成された信号は、ループフィルタ１２０を介して回路４１に出力される。
ループフィルタ１２０は、復号回路１１１で生成された信号にフィルタ演算を施し、信号ＳＳとして回路４１に出力する機能を有する。これにより、信号ＳＳに含まれるノイズを低減することができる。
判定回路１１２は、復号回路１１１において復号された信号に基づいて、表示パネル５１における画像の書き換えを行うか否かを判定する機能を有する。具体的には、表示パネル毎に現フレームと直前のフレーム間の画像の変化を検出することにより、表示パネル毎に画像の書き換えの要否を判定し、その判定結果に応じた信号を信号ＲＣとして回路４１に出力する機能を有する。
判定回路１１２において画像の書き換えが必要と判定された場合は、書き換えが必要である場合に対応する信号ＲＣが判定回路１１２から回路４１に出力される。そして、回路４１から表示パネル５１に信号ＧＳ及び信号ＳＳが供給され、表示パネル５１において画像の書き換えが行われる。一方、判定回路１１２において画像の書き換えが不要と判定された場合は、書き換えが不要である場合に対応する信号ＲＣが判定回路１１２から回路４１に出力される。そして、回路４１から表示パネル５１への信号ＧＳ及び信号ＳＳの供給が停止され、表示パネル５１における画像の書き換えは行われない。このように、表示パネル５１毎に画像の書き換えの有無を制御することにより、消費電力を削減することができる。
判定回路１１２における信号ＲＣの生成は、復号回路１１１における復号処理と並行して行うことができる。そのため、デコーダ３０の動作速度の向上を図ることができる。なお、判定回路１１２の具体的な構成例については後述する。
信号生成回路１１０［１，１］乃至［ｎ，ｍ］は、それぞれ独立して処理を行うことができる。よって、信号ＳＳの生成を高速に行うことができ、デコーダ３０の動作速度を向上させることができる。なお、信号生成回路１１０には、回路の構成をユーザーが任意に変更することが可能なデバイス（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）を用いることができる。また、ＰＬＤとして、ＳＰＬＤ（Ｓｉｍｐｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）、ＣＰＬＤ（Ｃｏｍｐｌｅｘ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などを用いることができる。
信号生成回路１３０は、１フレーム期間毎に判別回路１００から入力される信号から信号ＦＳを生成し、複数の回路４１に出力する機能を有する。そして、複数の回路４１は信号ＦＳに基づいて表示パネル５１に信号ＧＳ及び信号ＳＳを出力する。これにより、複数の回路４１が表示部５０に信号を出力するタイミングを制御し、複数の表示パネル５１に表示する画像を同期させることができる。なお、信号生成回路１３０の具体的な構成例については後述する。
＜装置の動作例＞
次に、図１に示す装置１０の動作例を説明する。ここでは一例として、外部から入力される信号ＢＳがＨＥＶＣに準拠した放送信号であり、この放送信号に基づいて表示部５０に画像が表示される場合の動作について説明する。
まず、信号ＢＳがフロントエンド部２０に入力される。この信号ＢＳは、ＨＥＶＣに従って符号化されている。
ここで、ＨＥＶＣの信号処理は、ＣＴＵ（Ｃｏｄｉｎｇ Ｔｒｅｅ Ｕｎｉｔ）と呼ばれるブロックを基本単位として行われる。図３は、表示部５０に表示される画像のデータがＣＴＵの集合によって構成されている様子を示す概念図である。
ＣＴＵはそれぞれ、複数のブロックＣＵ（Ｃｏｄｉｎｇ Ｕｎｉｔ）によって構成される。ＣＵは、符号化・復号を行う単位となるブロックである。図３に示すように、ＣＴＵは異なるブロックサイズのＣＵの集合によって構成することができる。
また、ＣＵを分割することによりＰＵ（Ｐｒｅｄｉｃｔｉｏｎ Ｕｎｉｔ）が形成される。ＰＵは、予測を行う単位となるブロックである。ＰＵは、処理の内容に応じて分割の有無や分割数が設定される。
また、ＣＵを分割することによりＴＵ（Ｔｒａｎｓｆｏｒｍ Ｕｎｉｔ）が形成される。ＣＵは、直交変換・逆直交変換、量子化・逆量子化を行う単位となるブロックである。ＴＵは、処理の内容に応じて分割の有無や分割数が設定される。
そして、符号化・復号は、複数のＣＴＵによって構成される、タイルと呼ばれるブロック毎に、独立して行うこともできる。図４（Ａ）は、表示部５０に表示される画像のデータが複数のタイルＴに分割された様子を示す概念図である。画像データは複数のタイルＴによって構成され、タイルＴ毎に符号化・復号が行われる。
ここで、図４（Ｂ）に示すように、表示部５０は複数の表示パネル５１［１，１］乃至［ｎ，ｍ］の集合によって構成されている。そこで本発明の一態様においては、信号ＢＳに含まれる１フレーム分の画像データを、図４（Ｃ）に示すようにｎ×ｍ個のタイルＴ（タイルＴ［１，１］乃至［ｎ，ｍ］）に分割して処理を行う。これにより、１つのタイルＴを１つの表示パネル５１に対応させ、表示パネル５１ごとに独立して符号化・復号を行うことができる。例えば図４（Ｂ）、（Ｃ）に示すように、タイルＴ［２，２］に属するデータを表示パネル５１［２，２］の画像データとして用いることができる。
上記のように、ｎ×ｍ個のタイルＴに分割され、タイルＴ毎に符号化された信号ＢＳがフロントエンド部２０に入力されると、フロントエンド部２０は信号ＢＳの復調、デジタル−アナログ変換、エラー訂正などを行い、ビットストリームデータを生成する。このビットストリームデータが、信号ＢＤとしてデコーダ３０に入力される。
デコーダ３０に入力される信号ＢＤの構成例を図５に示す。信号ＢＤは、複数のユニットＡＵ（Ａｃｃｅｓｓ Ｕｎｉｔ）から構成されている。ＡＵには、表示部５０に表示する画像の１フレーム分のデータが含まれている。
また、ＡＵには複数のユニットが含まれる。具体的には、ＡＵのデリミタを含むＡＵＤ（Ａｃｃｅｓｓ Ｕｎｉｔ Ｄｅｌｉｍｉｔｅｒ）、表示部５０に表示される全フレームの画像に関する設定情報を含むＶＰＳ（Ｖｉｄｅｏ Ｐａｒａｍｅｔｅｒ Ｓｅｔ）、全フレームのうち、特定のシーケンスに含まれる複数のフレームに関する設定情報を含むＳＰＳ（Ｓｅｑｕｅｎｃｅ Ｐａｒａｍｅｔｅｒ Ｓｅｔ）、フレーム毎の設定情報を含むＰＰＳ（Ｐｉｃｔｕｒｅ Ｐａｒａｍｅｔｅｒ Ｓｅｔ）、付加情報のプリフィックスを含むＰＲＥＦＩＸ＿ＳＥＩ（Ｓｕｐｐｌｅｍｅｎｔａｌ Ｅｎｈａｎｃｅｍｅｎｔ Ｉｎｆｏｒｍａｔｉｏｎ）、１フレーム分の画像データを含むＶＣＬ（Ｖｉｄｅｏ Ｃｏｄｉｎｇ Ｌａｙｅｒ）、付加情報のサフィックスを含むＳＵＦＦＩＸ＿ＳＥＩ、ＡＵの長さを一定に維持するためのダミーデータを含むＦＤ（Ｆｉｌｌｅｒ Ｄａｔａ）などが、ＡＵに含まれる。各ＡＵにおいて、ＶＣＬの長さに応じてＦＤの長さを調節することにより、信号ＢＳに含まれる複数のＡＵの長さが等しくなる。
ＶＣＬには、ｎ×ｍのタイルＴに分割された１フレーム分の画像データが含まれる。また、ＰＰＳには、タイル分割情報（ＶＣＬに含まれる画像データが、それぞれどのタイルに属するかの情報）が含まれる。また、ＳＰＳには、フレーム間予測の基準フレームに関する情報が含まれる。
上記のようなユニットで構成されるビットストリームデータが、信号ＢＤとして判別回路１００に入力される（図２参照）。
信号ＢＤが判別回路１００に入力されると、判別回路１００はＰＰＳに含まれるタイル分割情報を復号し、ＶＣＬに含まれる画像データを複数の信号生成回路１１０に振り分ける。また、判別回路１００は、ＳＰＳに含まれる基準フレームに関する情報を復号し、フレーム間予測を行うか否かを判別する。また、判別回路１００は、ＡＵに含まれるＡＵＤを認識したときに、信号生成回路１３０に信号を出力する。ＡＵの長さは一定であるため、当該信号は１フレーム毎に等間隔で出力される。
信号生成回路１１０は、判別回路１００から入力された信号に基づいて、各種の信号を生成する機能を有する。図２に示す信号生成回路１１０のより具体的な構成例を、図６に示す。図６に示す信号生成回路１１０は、ＨＥＶＣに準拠したビットストリームデータを復号することができる。なお、ここでは信号生成回路１１０［１，１］の構成例を示すが、信号生成回路１１０［１，２］乃至［ｎ，ｍ］にも同様の構成を適用することができる。
図６に示す信号生成回路１１０は、復号回路２００、変換回路２１０、加算回路２２０、フレーム内予測回路２３０、記憶回路２４０、フレーム間予測回路２５０、記憶回路２６０、判定回路１１２を有する。
ＶＣＬに含まれる画像データは判別回路１００において、表示パネル５１［１，１］乃至［ｎ，ｍ］に表示する画像データに対応する、ｎ×ｍの信号（ｖｃｌ［１，１］乃至［ｎ，ｍ］と表記）に分割される。そして、信号ｖｃｌ［１，１］乃至［ｎ，ｍ］はそれぞれ、対応する信号生成回路１１０に含まれる復号回路２００に入力される。なお、画像データの分割は、ＰＰＳに含まれるタイル分割情報に基づいて行われる。
復号回路２００は、判別回路１００から入力されたｖｃｌに対して、ＣＡＢＡＣ復号を行う機能を有する。復号回路２００によって復号された信号は、変換回路２１０に出力される。
変換回路２１０は、復号回路２００から入力された信号に対して、逆量子化及び逆変換を行う機能を有する。変換回路２１０において逆量子化及び逆変換が施された信号は、加算回路２２０に出力される。なお、逆量子化と逆変換は、それぞれ別の回路において行われてもよい。
加算回路２２０は、フレーム内予測又はフレーム間予測を行う際、変換回路２１０において逆量子化・逆変換が施された信号と基準データとを足し合わせ、表示パネル５１に表示する画像に対応する信号を生成する機能を有する。加算回路２２０で生成された信号は、ループフィルタ１２０においてフィルタ演算が施された後に、信号ＳＳとして回路４１（図示せず）に出力される。
フレーム内予測を行う場合、フレーム内予測回路２３０は記憶回路２４０から基準データを読み出し、加算回路２２０に出力する。そして、逆量子化・逆変換が施された信号と基準データとが加算回路２２０において足し合わされた後、ループフィルタ１２０に入力されることにより、信号ＳＳが生成される。
フレーム間予測を行う場合、フレーム間予測回路２５０は記憶回路２６０から基準データを読み出し、加算回路２２０に出力する。そして、逆量子化・逆変換が施された信号と基準データとが加算回路２２０において足し合わされた後、ループフィルタ１２０に入力されることにより、信号ＳＳが生成される。
なお、ループフィルタ１２０から出力された信号ＳＳは、新たな基準データとして記憶回路２４０又は記憶回路２６０に記憶される。この基準データは、次フレーム以降にフレーム内予測又はフレーム間予測を行う際の基準データとして用いることができる。
また、復号回路２００において復号された画像データは、判定回路１１２にも出力される。そして、判定回路１１２において、表示パネル５１に表示された画像の書き換えの要否が判定される。
具体的には、まず、復号回路２００において、１つのタイルＴに含まれる画像データが復号される。なお、１つのタイルＴに含まれる画像データは、１つの表示パネル５１の１フレーム分の画像データに相当する。ここで、図７に示すように、タイルＴは複数のＣＴＵによって構成され、ＣＴＵは複数のＣＵによって構成されている。また、ＣＵには、ＰＵ又はＴＵが含まれ得る。書き換えの要否は、タイルＴに含まれる全てのＰＵの動きベクトルの値を判定する第１の判定と、タイルＴに含まれる全てのＣＵについてＴＵ分割の有無を判定する第２の判定と、を直前のフレームを基準として行うことにより判断する。
第１の判定は、ＰＵの動きベクトルが（０，０）であるか否かを判定することにより行う。タイルＴに含まれる全てのＰＵにおいて動きベクトルが（０，０）である場合、現フレームには平行移動の成分が存在しないことを意味する。第２の判定は、ＣＵに含まれるＴＵ分割に関する情報（ｒｑｔ＿ｒｏｏｔ＿ｃｂｆ）を読み取り、ＣＵがＴＵに分割されているか否かを判定することにより行う。ｒｑｔ＿ｒｏｏｔ＿ｃｂｆ＝０である場合、ＣＵ内にＴＵツリー構造が存在せず、フレーム間予測の予測誤差がないことを意味する。よって、タイルＴに含まれる全てのＰＵの動きベクトルが（０，０）であり、且つ、タイルＴに含まれる全てのＣＵにおいてｒｑｔ＿ｒｏｏｔ＿ｃｂｆ＝０である場合は、直前のフレームと現フレーム間で表示パネル５１に表示される画像に変化がないことを意味する。このとき、判定回路１１２は表示パネル５１の画像の書き換えが不要と判定し、書き換えが不要であることに対応する信号ＲＣを回路４１に出力する。
一方、タイルＴに動きベクトルが（０，０）以外であるＰＵが少なくとも１つ含まれる場合、又は、タイルＴにｒｑｔ＿ｒｏｏｔ＿ｃｂｆ≠０であるＣＵが少なくとも１つ含まれる場合は、直前のフレームと現フレームで表示パネル５１に表示される画像に変化があることを意味する。このとき、判定回路１１２は表示パネル５１の画像の書き換えが必要であると判定し、書き換えが必要であることに対応する信号ＲＣを回路４１に出力する。
なお、ここではタイルＴに含まれる全てのＰＵの動きベクトルが（０，０）であり、且つ、タイルＴに含まれる全てのＣＵにおいてｒｑｔ＿ｒｏｏｔ＿ｃｂｆ＝０である場合に画像の書き換えを不要としたが、画像の書き換えの要否の基準は適宜設定することができる。例えば、動きベクトルが一定以下の場合や、ｒｑｔ＿ｒｏｏｔ＿ｃｂｆ≠０であるＰＵの数が一定以下の場合に画像の書き換えを不要とすることもできる。
そして、回路４１（図１参照）は、デコーダ３０から入力された信号ＲＣに基づいて、表示パネル５１への信号ＧＳ及び信号ＳＳの出力を制御する。画像の書き換えが必要である場合は表示パネル５１に信号ＧＳ及び信号ＳＳを出力し、画像の書き換えが不要である場合は表示パネル５１への信号ＧＳ及び信号ＳＳの出力を停止する。これにより、画像の書き換え回数を減らし、駆動回路４０及び表示部５０における消費電力を低減することができる。
また、信号生成回路１３０は、信号ＢＤに基づいて同期信号（信号ＦＳ）を生成し、回路４１［１，１］乃至［ｎ，ｍ］に出力する。回路４１［１，１］乃至［ｎ，ｍ］から出力される信号は、信号ＦＳに従って出力のタイミングが制御される。
＜判定回路の構成例＞
図８に、判定回路１１２の具体的な構成例を示す。判定回路１１２は、回路３００、回路３１０、回路３２０、ＡＮＤ３３０を有する。
図８において、信号ＣＵｃｏｕｎｔ＿ｍａｘは、タイルＴに含まれるＣＵの番号の最大値を表す信号である。信号ｒｑｔ＿ｒｏｏｔ＿ｃｂｆは、ＣＵ内にＴＵツリー構造が存在するか否かを表す信号であり、存在する場合は“１”、存在しない場合は“０”となる。信号ＰＵｃｏｕｎｔ＿ｍａｘは、タイルＴに含まれるＰＵの番号の最大値を表す信号である。信号ｍｏｔｉｏｎｖｅｃｔｏｒ＿ｘは、ＰＵの動きベクトルのｘ成分を表す信号である。信号ｍｏｔｉｏｎｖｅｃｔｏｒ＿ｙは、ＰＵの動きベクトルのｙ成分を表す信号である。信号Ｃｕｒｒｅｎｔ＿ＰＯＣは、現フレームの番号を表す信号である。信号Ｒｅｆｅｒｅｎｃｅ＿ＰＯＣは、フレーム間予測の基準となるフレームの番号を表す信号である。なお、信号ｒｑｔ＿ｒｏｏｔ＿ｃｂｆはＨＥＶＣに従って入力される信号である。
回路３００は、タイルＴ内にＴＵツリー構造が存在するＣＵが存在するか否かを判定する機能を有する。回路３００は、カウンタ３０１、ＸＮＯＲ３０２、ＯＲ３０３、フリップフロップ（ＦＦ）３０４、インバータ３０５、ＡＮＤ３０６、ＦＦ３０７を有する。
回路３００の動作例を説明する。まず、カウンタ３０１において、クロック信号ｃｌｋに従いカウントアップが行われ、カウンタ３０１からＣＵ番号に対応する信号が出力される。また、カウンタ３０１から出力されるＣＵ番号に対応するＣＵの信号ｒｑｔ＿ｒｏｏｔ＿ｃｂｆが、順次ＯＲ３０３に入力される。そして、ＯＲ３０３の出力はＦＦ３０４に格納される。また、ＦＦ３０４の出力はＯＲ３０３に入力される。
ここで、初期状態においてＦＦ３０４にはデータ“０”が格納されている。よって、最初に入力された信号ｒｑｔ＿ｒｏｏｔ＿ｃｂｆが“０”の場合、ＯＲ３０３の出力は“０”になり、ＦＦ３０４にはデータ“０”が格納される。その後、ＯＲ３０３に入力される信号ｒｑｔ＿ｒｏｏｔ＿ｃｂｆが“０”である限り、ＯＲ３０３の出力は“０”となり、ＦＦ３０４はデータ“０”が格納された状態に維持される。一方、信号ｒｑｔ＿ｒｏｏｔ＿ｃｂｆが“１”である場合は、ＯＲ３０３の出力は“１”になり、ＦＦ３０４にはデータ“１”が格納される。そして、ＦＦ３０４に格納されたデータ“１”はＯＲ３０３に入力される。このように、信号ｒｑｔ＿ｒｏｏｔ＿ｃｂｆが一度“１”になると、その後に入力される信号ｒｑｔ＿ｒｏｏｔ＿ｃｂｆの値に関わらず、ＦＦ３０４はデータ“１”が格納された状態に維持される。よって、回路３００に入力される信号ｒｑｔ＿ｒｏｏｔ＿ｃｂｆが全て“０”である場合はＦＦ３０４にデータ”０”が格納され、少なくとも１つが“１”である場合はＦＦ３０４にデータ”１”が格納される。
回路３００に、タイルＴに含まれる全てのＣＵの信号ｒｑｔ＿ｒｏｏｔ＿ｃｂｆが入力されると、カウンタ３０１の出力が信号ＣＵｃｏｕｎｔ＿ｍａｘと等しくなる。これにより、ＸＮＯＲ３０２の出力が“１”となり、ＡＮＤ３０６に入力される。そして、タイルＴに含まれる全てのＣＵにおいて信号ｒｑｔ＿ｒｏｏｔ＿ｃｂｆが“０”である場合、すなわち、ＦＦ３０４に格納されたデータが“０”である場合、ＡＮＤ３０６の出力が“１”となる。一方、タイルＴに信号ｒｑｔ＿ｒｏｏｔ＿ｃｂｆが“１”であるＣＵが１つ以上含まれる場合、すなわち、ＦＦ３０４に格納されたデータが“１”である場合、ＡＮＤ３０６の出力が“０”となる。そして、ＡＮＤ３０６の出力は、信号ＬＥ１がアクティブになったときにＦＦ３０４に格納される。よって、ＦＦ３０７の出力から、タイルＴ内にＴＵツリー構造が存在するＣＵが存在するか否かを判定することができる。
回路３１０は、タイルＴ内に動きベクトルが（０，０）ではないＰＵが存在するか否かを判定する機能を有する。回路３１０は、カウンタ３１１、ＸＮＯＲ３１２、ＸＮＯＲ３１３、ＸＮＯＲ３１４、ＡＮＤ３１５、ＦＦ３１６、ＡＮＤ３１７、ＦＦ３１８を有する。
回路３１０の動作例を説明する。まず、カウンタ３１１において、クロック信号ｃｌｋに従いカウントアップが行われ、カウンタ３１１からＰＵ番号に対応する信号が出力される。また、カウンタ３１１から出力されるＰＵ番号に対応するＰＵの信号ｍｏｔｉｏｎｖｅｃｔｏｒ＿ｘがＸＮＯＲ３１３に、信号ｍｏｔｉｏｎｖｅｃｔｏｒ＿ｙがＸＮＯＲ３１４に順次入力される。また、ＸＮＯＲ３１３、ＸＮＯＲ３１４には信号“０”が入力されている。これにより、ＸＮＯＲ３１３の出力は、信号ｍｏｔｉｏｎｖｅｃｔｏｒ＿ｘが“０”の場合は“１”になり、信号ｍｏｔｉｏｎｖｅｃｔｏｒ＿ｘが“０”以外の場合は“０”になる。また、ＸＮＯＲ３１４の出力は、信号ｍｏｔｉｏｎｖｅｃｔｏｒ＿ｙが“０”の場合は“１”になり、信号ｍｏｔｉｏｎｖｅｃｔｏｒ＿ｙが“０”以外の場合は“０”になる。そして、ＸＮＯＲ３１３、ＸＮＯＲ３１４の出力はそれぞれＡＮＤ３１５に出力され、ＡＮＤ３１５の出力はＦＦ３１６に格納される。また、ＦＦ３１６の出力はＡＮＤ３１５に入力される。
ここで、初期状態においてＦＦ３１６にはデータ“１”が格納されている。よって、最初に入力された信号ｍｏｔｉｏｎｖｅｃｔｏｒ＿ｘ及び信号ｍｏｔｉｏｎｖｅｃｔｏｒ＿ｙが“０”の場合、ＡＮＤ３１５の出力は“１”になり、ＦＦ３１６にはデータ“１”が格納される。その後、ＸＮＯＲ３１３に入力される信号ｍｏｔｉｏｎｖｅｃｔｏｒ＿ｘ、及びＸＮＯＲ３１４に入力される信号ｍｏｔｉｏｎｖｅｃｔｏｒ＿ｙが“０”である限り、ＡＮＤ３１５の出力は“１”となり、ＦＦ３１６はデータ“１”が格納された状態に維持される。一方、信号ｍｏｔｉｏｎｖｅｃｔｏｒ＿ｘと信号ｍｏｔｉｏｎｖｅｃｔｏｒ＿ｙの少なくとも一方が“０”以外の値である場合は、ＸＮＯＲ３１３とＸＮＯＲ３１４の少なくとも一方の出力が“０”となるため、ＡＮＤ３１５の出力は“０”になり、ＦＦ３１６にはデータ“０”が格納される。そして、ＦＦ３１６に格納されたデータ“０”はＡＮＤ３１５に入力される。このように、信号ｍｏｔｉｏｎｖｅｃｔｏｒ＿ｘ又は信号ｍｏｔｉｏｎｖｅｃｔｏｒ＿ｙが一度“０”以外の値になると、その後に入力される信号ｍｏｔｉｏｎｖｅｃｔｏｒ＿ｘ及び信号ｍｏｔｉｏｎｖｅｃｔｏｒ＿ｙの値に関わらず、ＦＦ３１６はデータ“０”が格納された状態に維持される。よって、回路３１０に入力される信号ｍｏｔｉｏｎｖｅｃｔｏｒ＿ｘと信号ｍｏｔｉｏｎｖｅｃｔｏｒ＿ｙが全て“０”である場合は、ＦＦ３１６にはデータ“１”が格納され、少なくとも一つが“０”以外である場合、ＦＦ３１６にデータは“０”が格納される。
回路３１０に、タイルＴに含まれる全てのＰＵの信号ｍｏｔｉｏｎｖｅｃｔｏｒ＿ｘ及び信号ｍｏｔｉｏｎｖｅｃｔｏｒ＿ｙが入力されると、カウンタ３１１の出力が信号ＰＵｃｏｕｎｔ＿ｍａｘと等しくなる。これにより、ＸＮＯＲ３１２の出力が“１”となり、ＡＮＤ３１７に入力される。そして、タイルＴに含まれる全てのＰＵにおいて動きベクトルが（０，０）である場合、すなわち、ＦＦ３１６に格納されたデータが“１”である場合、ＡＮＤ３１７の出力が“１”となる。一方、タイルＴに動きベクトルが（０，０）以外であるＰＵが１つ以上含まれる場合、すなわち、ＦＦ３１６に格納されたデータが“０”である場合、ＡＮＤ３１７の出力が“０”となる。そして、ＡＮＤ３１７の出力は、信号ＬＥ２がアクティブになったときにＦＦ３１８に格納される。よって、ＦＦ３１８の出力から、タイルＴ内に動きベクトルが（０，０）以外であるＰＵが存在するか否かを判定することができる。
回路３２０は、フレーム間予測の基準となるフレームが、現フレームの直前のフレームであるか否かを判定する機能を有する。回路３２０は、減算器３２１、ＸＮＯＲ３２２、ＦＦ３２３を有する。
回路３２０の動作例を説明する。まず、信号Ｃｕｒｒｅｎｔ＿ＰＯＣが入力されると、減算器３２１によって信号Ｃｕｒｒｅｎｔ＿ＰＯＣの値から１が減算され、直前のフレームの番号がＸＮＯＲ３２２に入力される。また、信号Ｒｅｆｅｒｅｎｃｅ＿ＰＯＣがＸＮＯＲ３２２に入力される。ここで、直前のフレームの番号とフレーム間予測の基準となるフレームの番号が一致する場合、ＸＮＯＲ３２２の出力が“１”となり、それ以外の場合には“０”となる。そして、信号ＬＥ３がアクティブになったときに、ＸＮＯＲ３２２の出力がＦＦ３０４に格納される。よって、ＦＦ３２３の出力から、フレーム間予測の基準となるフレームが直前のフレームであるか否かを判定することができる。
ＦＦ３０７、ＦＦ３１８、ＦＦ３２３の出力は、ＡＮＤ３３０に入力される。回路３００においてタイルＴ内にＴＵツリー構造を有するＣＵが存在しないと判定され、回路３１０においてタイルＴ内の全てのＰＵの動きベクトルが（０，０）であると判定され、且つ、フレーム間予測の基準となるフレームが直前のフレームである場合、ＡＮＤ３３０の出力は“１”となり、これが信号ＲＣとして回路４１に出力される。信号ＲＣが“１”であることは、直前のフレームと現フレーム間で表示パネル５１（図１等参照）に表示する画像に差がなく、画像の書き換えが不要であることを意味する。このように、判定回路１１２を用いることにより、画像の書き換えの要否を判定することができる。そして、判定回路１１２から出力される信号ＲＣに従って、回路４１の動作が制御される。
＜出力回路の動作例＞
図９に、信号生成回路１３０の具体的な構成例を示す。信号生成回路１３０はＸＮＯＲ３５０を有する。ＸＮＯＲ３５０には、信号“０ｘ２３”及び信号ｎａｌ＿ｕｎｉｔ＿ｔｙｐｅが入力される。なお、信号ｎａｌ＿ｕｎｉｔ＿ｔｙｐｅはユニットの識別子を表す信号であり、ＨＥＶＣに従って入力される。図５におけるＡＵＤに対応する識別子は“０ｘ２３”である。
判別回路１００がビットストリームデータを受信すると、判別回路１００からＸＮＯＲ３５０に信号ｎａｌ＿ｕｎｉｔ＿ｔｙｐｅが順次入力される。ここで、判別回路１００がＡＵＤを識別すると、信号ｎａｌ＿ｕｎｉｔ＿ｔｙｐｅの値が“０ｘ２３”となり、ＸＮＯＲ３５０の出力が“１”となる。そして、この出力信号が信号ＦＳとして複数の回路４１（図１参照）に出力される。
前述の通り、ビットストリームデータに含まれるＡＵの長さは一定であるため（図５参照）、信号ｎａｌ＿ｕｎｉｔ＿ｔｙｐｅの値は等間隔で“０ｘ２３”となる。よって、信号ＦＳはフレーム期間毎に等間隔で“１”となる。そして、複数の回路４１はそれぞれ、信号ＦＳが“１”となったときに、直前のフレームの画像データを表示パネル５１に出力する。これにより、複数の回路４１から表示パネル５１への画像データの出力のタイミングを同期させることができる。
上記のように、本発明の一態様においては、デコーダ３０が表示パネル５１に表示された画像の書き換えの要否を判定する機能を有することにより、画像の書き換えの有無を表示パネル５１毎に制御することができる。そのため、画像の書き換えの頻度を減らし、消費電力を削減することができる。また、本発明の一態様においては、上記の動作をＨＥＶＣに準拠した信号に基づいて行うことができる。そのため、汎用性が高い装置を提供することができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、表示パネル５１に用いることができる表示装置の具体的な構成例及び動作例について説明する。
＜表示装置の構成例＞
図１に示す表示部５０を構成する表示パネル５１には、液晶表示装置、発光表示装置などの表示装置を用いることができる。以下、表示パネル５１に用いることができる表示装置の一例について説明する。
図１０（Ａ）に、表示装置５００の構成例を示す。表示装置５００は、画素部５１０、駆動回路５２０、駆動回路５３０を有する。
画素部５１０は、ｘ行ｙ列（ｘ、ｙは自然数）の画素５１１を有する。画素５１１は、配線ＳＬから供給された信号に応じて、所定の階調を表示する機能を有する。
８Ｋの映像を表示する場合は、画素部５１０に少なくとも７６８０×４３２０個の画素５１１を設ける。４Ｋの映像を表示する場合は、画素部５１０に少なくとも３８４０×２１６０個の画素５１１を設ける。２Ｋの映像を表示する場合は、画素部５１０に少なくとも１９２０×１０８０個の画素５１１を設ける。
駆動回路５２０は、配線ＧＬに所定の電位（図１における信号ＧＳに対応）を供給することにより、特定の行の画素５１１を選択する機能を有する回路である。また、駆動回路５３０は、配線ＳＬに画像データに対応する電位（図１における信号ＳＳに対応）を供給することにより、駆動回路５２０によって選択された画素５１１に画像データを書き込む機能を有する回路である。
なお、駆動回路５２０及び駆動回路５３０は、図１における回路４１に相当する。すなわち、表示装置５００は、表示パネル５１の内部に回路４１が設けられている構成に相当する。ただし、駆動回路５２０、駆動回路５３０は表示パネル５１の外部に設けられていてもよい。
駆動回路５２０には、信号ＲＣ、電源電位ＶＤＤ、スタートパルスＧＳＰ、クロック信号ＧＣＬＫが入力される。また、駆動回路５３０には、信号ＲＣ、電源電位ＶＤＤ、スタートパルスＳＳＰ、クロック信号ＳＣＬＫが入力される。なお、信号ＲＣはデコーダ３０から入力される（図１参照）。
画像の書き換えを行う場合に対応する信号ＲＣが駆動回路５２０及び駆動回路５３０に入力されると、駆動回路５２０及び駆動回路５３０は動作状態となる。このとき、駆動回路５２０には電源電位ＶＤＤ、スタートパルスＧＳＰ、クロック信号ＧＣＬＫが供給され、駆動回路５２０から信号ＧＳが配線ＧＬを介して画素部５１０に供給される。また、駆動回路５３０には電源電位ＶＤＤ、スタートパルスＳＳＰ、クロック信号ＳＣＬＫが供給され、駆動回路５３０から信号ＳＳが配線ＳＬを介して画素部５１０に供給される。
一方、画素部５１０に表示される画像の書き換えを行わない場合に対応する信号ＲＣが、駆動回路５２０及び駆動回路５３０に入力されると、駆動回路５２０及び駆動回路５３０は休止状態となる。このとき、駆動回路５２０への電源電位ＶＤＤ、スタートパルスＧＳＰ、クロック信号ＧＣＬＫの供給は停止し、駆動回路５２０の動作が停止する。よって、画素部５１０に信号ＧＳは供給されない。また、駆動回路５３０への電源電位ＶＤＤ、スタートパルスＳＳＰ、クロック信号ＳＣＬＫの供給は停止し、駆動回路５３０の動作が停止する。よって、画素部５１０に信号ＳＳは供給されない。このように、画像の書き換えが不要である期間に駆動回路５２０及び駆動回路５３０を休止状態とすることにより、消費電力を低減することができる。
なお、表示装置５００は複数の駆動回路５２０を有していてもよい。例えば、第１の駆動回路５２０によって画素部５１０に含まれる画素５１１の半分を制御し、第２の駆動回路５２０によって残りの半分を制御する構成としてもよい。
図１０（Ｂ）に、駆動回路５２０の構成例を示す。駆動回路５２０は、シフトレジスタ５２１、バッファ５２２を有する。シフトレジスタ５２１及びバッファ５２２に電源電位ＶＤＤが供給されている状態で、シフトレジスタ５２１にスタートパルスＧＳＰ及びクロック信号ＧＣＬＫを供給すると、駆動回路５２０から配線ＧＬに信号ＧＳが供給される。
図１０（Ｃ）に、駆動回路５３０の構成例を示す。駆動回路５３０は、シフトレジスタ５３１、ラッチ回路５３２、バッファ５３３を有する。シフトレジスタ５３１、ラッチ回路５３２、バッファ５３３に電源電位ＶＤＤが供給されている状態で、シフトレジスタ５３１にスタートパルスＳＳＰ及びクロック信号ＳＣＬＫを供給すると、駆動回路５３０から配線ＳＬ１乃至ＳＬｙに信号ＳＳが供給される。
＜表示装置の動作例＞
次に、表示装置５００の動作例について説明する。ここでは、表示装置５００を図１における回路４１及び表示パネル５１に適用した場合の動作例を示す。
図１１に、表示装置５００の動作を表すタイミングチャートを示す。ここでは一例として、図１における表示部５０に含まれる２つの表示装置５００（表示装置５００ａ、表示装置５００ｂと表記）の動作について説明する。期間Ｔ１は、表示装置５００ａにおいて画像の書き換えを行い、表示装置５００ｂにおいて画像の書き換えを行わないフレーム期間である。また、期間Ｔ２は、表示装置５００ａにおいて画像の書き換えを行なわず、表示装置５００ｂにおいて画像の書き換えを行うフレーム期間である。
まず、期間Ｔ１において、信号ＦＳがハイレベルになると、表示装置５００ａにおいて、駆動回路５２０及び駆動回路５３０に電源電位ＶＤＤが供給される。また、駆動回路５２０にはスタートパルスＧＳＰ、クロック信号ＧＣＬＫが供給され、駆動回路５２０によって特定の行の画素５１１が選択される。また、駆動回路５３０にはスタートパルスＳＳＰ、クロック信号ＳＣＬＫが供給され、駆動回路５２０に選択された画素５１１に信号ＳＳが供給される。
一方、表示装置５００ｂにおいては、駆動回路５２０及び駆動回路５３０への電源電位ＶＤＤの供給は停止される。また、駆動回路５２０へのスタートパルスＧＳＰ、クロック信号ＧＣＬＫの供給は停止され、駆動回路５３０へのスタートパルスＳＳＰ、クロック信号ＳＣＬＫの供給は停止される。これにより、駆動回路５２０及び駆動回路５３０が休止状態となる。このとき画素５１１は、直前のフレームの画像の表示を維持する。
次に、期間Ｔ２において、信号ＦＳがハイレベルになると、表示装置５００ａにおいて、駆動回路５２０及び駆動回路５３０への電源電位ＶＤＤの供給は停止される。また、駆動回路５２０へのスタートパルスＧＳＰ、クロック信号ＧＣＬＫの供給は停止され、駆動回路５３０へのスタートパルスＳＳＰ、クロック信号ＳＣＬＫの供給は停止される。これにより、駆動回路５２０及び駆動回路５３０が休止状態となる。このとき画素５１１は、直前のフレームの画像の表示を維持する。
一方、表示装置５００ｂにおいては、駆動回路５２０及び駆動回路５３０に電源電位ＶＤＤが供給される。また、駆動回路５２０にはスタートパルスＧＳＰ、クロック信号ＧＣＬＫが供給され、駆動回路５２０によって特定の行の画素５１１が選択される。また、駆動回路５３０にはスタートパルスＳＳＰ、クロック信号ＳＣＬＫが供給され、駆動回路５２０に選択された画素５１１に信号ＳＳが供給される。
このように、図１における表示部５０に画像の書き換えを行わない表示装置がある場合、その表示装置を制御する回路４１を休止状態とすることができる。そのため、駆動回路４０における消費電力を削減することができる。
なお、表示装置５００には様々な表示素子を用いることができる。表示素子として例えば、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有する素子を用いることができる。表示素子の例としては、ＥＬ（エレクトロルミネッセンス）素子（有機ＥＬ素子、無機ＥＬ素子、有機物及び無機物を含むＥＬ素子など）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、電流が流れると発光するトランジスタ、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェロメトリック・モジュレーション）素子、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子、などが挙げられる。また、表示素子として量子ドットを用いてもよい。
ＥＬ素子を用いた表示装置の例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。量子ドットを用いた表示装置の例としては、量子ドットディスプレイなどがある。液晶素子を用いた表示装置の例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、電子粉流体（登録商標）、又は電気泳動素子を用いた表示装置の例としては、電子ペーパーなどがある。表示装置はプラズマディスプレイパネル（ＰＤＰ）であってもよいし、網膜走査型の投影装置であってもよい。
なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、消費電力を低減することができる。
また、ＬＥＤを用いる場合、ＬＥＤの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体（例えば、結晶を有するｎ型ＧａＮ半導体層など）を容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体層などを設けて、ＬＥＤを構成することができる。グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体層との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤが有するＧａＮ半導体層は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤが有するＧａＮ半導体層をスパッタ法で成膜することも可能である。
以下、表示素子として液晶素子が設けられた画素、及び表示素子としてＥＬ素子が設けられた画素の構成例を説明する。
＜画素の構成例１＞
図１２（Ａ）に、画素５１１の構成例を示す。画素５１１は、トランジスタ５１２、液晶素子５１３、容量素子５１４を有する。
トランジスタ５１２のゲートは配線ＧＬと接続され、ソース又はドレインの一方は液晶素子５１３の一方の電極、及び容量素子５１４の一方の電極と接続され、ソース又はドレインの他方は配線ＳＬと接続されている。液晶素子５１３の他方の電極、及び容量素子５１４の他方の電極は、それぞれ所定の電位が供給される端子と接続されている。トランジスタ５１２のソース又はドレインの一方、液晶素子５１３の一方の電極、及び容量素子５１４の一方の電極と接続されたノードを、ノードＮ１とする。
液晶素子５１３の他方の電極の電位は、複数の画素５１１で共通の電位（コモン電位）としてもよいし、容量素子５１４の他方の電極と同電位としてもよい。また、液晶素子５１３の他方の電極の電位は、画素５１１毎に異なっていてもよい。また、容量素子５１４は、ノードＮ１の電位を保持するための保持容量としての機能を有する。
ここでは、トランジスタ５１２をｎチャネル型としているが、ｐチャネル型であってもよい。また、容量素子５１４は省略することもできる。また、画素５１１は必要に応じて、トランジスタ、ダイオード、抵抗素子、容量素子、インダクタなどの素子さらに有していても良い。
なお、本明細書等において、トランジスタのソースとは、活性層として機能する半導体層の一部であるソース領域や、当該半導体層と接続されたソース電極などを意味する。同様に、トランジスタのドレインとは、当該半導体層の一部であるドレイン領域や、当該半導体層と接続されたドレイン電極などを意味する。また、ゲートとは、ゲート電極などを意味する。
また、トランジスタが有するソースとドレインは、トランジスタの導電型及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係にしたがってソースとドレインの呼び方が入れ替わる。
トランジスタ５１２は、配線ＳＬの電位のノードＮ１への供給を制御する機能を有する。具体的には、配線ＧＬの電位を制御してトランジスタ５１２をオン状態とすることにより、配線ＳＬの電位がノードＮ１に供給され、画素５１１の書き込みが行われる。その後、配線ＧＬの電位を制御してトランジスタ５１２をオフ状態とすることにより、ノードＮ１の電位が保持される。
液晶素子５１３は、一対の電極と、一対の電極間の電圧が印加される液晶材料を含んだ液晶層と、を有する。液晶素子５１３に含まれる液晶分子の配向は、一対の電極間に印加される電圧の値に応じて変化し、これにより液晶層の透過率が変化する。そのため、配線ＳＬからノードＮ１に供給する電位を制御することにより、画素５１１の階調を制御することができる。
なお、トランジスタ５１２は一対のゲートを有していてもよい。図１２（Ｂ）、（Ｃ）に、一対のゲートを有するトランジスタ５１２の構成を示す。なお、トランジスタが一対のゲートを有する場合、一方のゲートをフロントゲート又は単にゲートと呼び、他方のゲートをバックゲートと呼ぶことができる。
図１２（Ｂ）に示すトランジスタ５１２はバックゲートを有し、バックゲートはフロントゲートと接続されている。この場合、フロントゲートの電位とバックゲートの電位は等しくなる。
図１２（Ｃ）に示すトランジスタ５１２は、バックゲートが配線ＢＧＬと接続されている。配線ＢＧＬは、バックゲートに所定の電位を供給する機能を有する配線である。配線ＢＧＬの電位を制御することにより、トランジスタ５１２の閾値電圧を制御することができる。なお、配線ＢＧＬは駆動回路５２０（図１０参照）と接続することができ、配線ＢＧＬの電位は駆動回路５２０によって制御することができる。また、配線ＢＧＬは同一の行の画素５１１において共有されている。
図３９は、バックゲートが設けられたトランジスタ５１２の動作例を説明するためのタイミングチャートである。図３９（Ａ）は、画素５１１に画像データを書き込むときの動作を表し、図３９（Ｂ）は、画素５１１に画像データが保持されているときの動作である。なお、配線ＧＬａはａ行目（ａは１以上ｘ以下の整数）の配線ＧＬを表し、配線ＧＬａ＋１はａ＋１行目の配線ＧＬを表す。また、配線ＢＧＬａはａ行目の配線ＢＧＬを表し、配線ＢＧＬａ＋１はａ＋１行目の配線ＢＧＬを表す。
画素５１１に画像データを書き込む際は、配線ＧＬの走査が行われ、図３９（Ａ）に示すように配線ＧＬａ、配線ＧＬａ＋１の電位が順にハイレベルとなる。また、配線ＢＧＬａ、配線ＢＧＬａ＋１の電位も、配線ＧＬａ、配線ＧＬａ＋１に同期して順にハイレベルとなる。ここで、配線ＧＬの電位をハイレベルにしてトランジスタ５１２をオン状態とする際、同一の行の配線ＢＧＬの電位もハイレベルとする。これにより、画像データの書き込みを行う際に、トランジスタ５１２の閾値電圧をマイナス側にシフトさせ、トランジスタ５１２のオン状態における電流値を増加させることができる。
一方、画素５１１に格納された画像データを保持する期間においては、図３９（Ｂ）に示すように、配線ＧＬの電位をローレベルとし、トランジスタ５１２をオフ状態にする。このとき、同一の行の配線ＢＧＬの電位もローレベルとする。これにより、画像データを保持する期間において、トランジスタ５１２の閾値電圧をプラス側にシフトさせ、トランジスタ５１２のオフ電流を減少させることができる。
図３９に示す動作は、図１２（Ｂ）に示す画素５１１においても行うことができる。ただし、図１２（Ｂ）に示す画素５１１においては、トランジスタ５１２のフロントゲートとバックゲートを接続するための開口部を画素５１１の内部に設ける必要があり、画素５１１の面積が増加する場合がある。一方、図１２（Ｃ）に示すように、トランジスタ５１２の一対のゲートの電位を別の配線によって制御する場合、画素５１１の内部に上記の開口部を設ける必要がない。そのため、画素５１１の面積の増加を抑えることができる。
次に、図１２に示す画素５１１の動作例について説明する。
まず、第１のフレーム期間において、駆動回路５２０から配線ＧＬ１に所定の電位を供給することにより、１行目の画素５１１を選択する。選択された画素５１１では、トランジスタ５１２がオン状態になる。
また、画素５１１に表示する階調に対応する電位が、駆動回路５３０から配線ＳＬ１乃至ＳＬｙに供給される。そして、配線ＳＬ１乃至ＳＬｙの電位が、トランジスタ５１２を介してノードＮ１に供給される。これにより、液晶素子５１３の透過率が制御され、各画素５１１の階調が制御される。
その後、駆動回路５２０から配線ＧＬ１に所定の電位を供給することにより、１行目の画素５１１を非選択の状態にする。これにより、１行目の画素５１１において、トランジスタ５１２がオフ状態になり、ノードＮ１の電位が保持される。これにより、１行目の画素５１１の書き換えが完了する。
同様にして、配線ＧＬ２から配線ＧＬｘが順に選択され、上記と同様の動作が順次繰り返される。これにより、画素部５１０において第１フレームの画像を表示することができる。
なお、配線ＧＬの選択には、プログレッシブ方式を用いてもよいし、インターレース方式を用いてもよい。また、駆動回路５３０から配線ＳＬ１乃至ＳＬｙへの信号ＳＳの供給は、配線ＳＬ１乃至ＳＬｙに順次信号ＳＳを供給する点順次駆動を用いて行ってもよいし、配線ＳＬ１乃至ＳＬｙに一斉に信号ＳＳを供給する線順次駆動を用いて行ってもよい。また、複数の配線ＳＬごとに順に、信号ＳＳを供給する駆動方法を用いてもよい。
その後、第２のフレーム期間において、第１のフレーム期間と同様の動作により、画像の表示が行われる。これにより、画素部５１０に表示される画像が書き換えられる。なお、画像の書き換えの頻度は、画素部５１０の観察者が書き換えによる画像の変化を識別することが難しい頻度で行う。画像の書き換えの頻度は、例えば、１秒間に６０回以上とすることができる。これにより、画素部５１０になめらかな動画を表示することができる。
一方、画素部５１０に静止画を表示する場合や、画像に変化がない、又は画像の変化が一定以下である動画を表示する場合などは、書き換えを行わず、直前のフレームの画像を維持することが好ましい。これにより、画像の書き換えに伴う消費電力を削減することができる。この場合、画像の書き換えの頻度は、例えば、１日に１回以上且つ１秒間に０．１回未満、好ましくは１時間に１回以上且つ１秒間に１回未満、より好ましくは３０秒間に１回以上且つ１秒間に１回未満とすることができる。
画像の書き換えを行わない期間に置いては、駆動回路５２０及び駆動回路５３０に供給される電源電位や信号を停止することができる。これにより、駆動回路５２０及び駆動回路５３０における消費電力を低減することができる。
また、画像の書き換えの頻度を減らすことにより、画像を表示する際のちらつき（フリッカーともいう）を低減することができる。これにより、画素部５１０の観察者の目の疲労を低減することができる。
画像の書き換えの頻度を減らす場合、ノードＮ１の電位が長時間保持されることが好ましい。そのため、トランジスタ５１２にはオフ電流が小さいトランジスタを用いることが好ましい。
ここで、酸化物半導体は、シリコンなどの他の半導体よりもバンドギャップが広く、またキャリア密度を低くすることができる。そのため、チャネル形成領域に酸化物半導体を含むトランジスタ（以下、ＯＳトランジスタともいう）のオフ電流は極めて小さい。よって、トランジスタ５１２にＯＳトランジスタを用いることにより、ノードＮ１の電位を極めて長期間にわたって保持することができ、画像の書き換えの頻度を減らしても、画像の表示状態を維持することができる。なお、酸化物半導体及びＯＳトランジスタについては、実施の形態５で詳述する。
なお、表示状態を維持するとは、表示状態の変化が一定の範囲より大きくならないように保持することをいう。上記一定の範囲は適宜設定することができ、例えば使用者が表示画像を閲覧する場合に、同じ表示画像であると認識できる範囲に設定することが好ましい。
また、トランジスタ５１２には、酸化物半導体以外の半導体を含む膜にチャネル形成領域が形成されるトランジスタを用いることもできる。酸化物半導体以外の半導体としては、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体などがあげられる。これら酸化物半導体以外の半導体は、単結晶半導体であってもよいし、非晶質半導体、微結晶半導体、多結晶半導体などの非単結晶半導体であってもよい。
＜画素の構成例２＞
図１３（Ａ）に、画素５１１の他の構成例を示す。図１３（Ａ）に示す画素５１１は、トランジスタ５１５乃至５１７、発光素子５１８、容量素子５１９を有する。
トランジスタ５１５のゲートは配線ＧＬと接続され、ソース又はドレインの一方はトランジスタ５１７のゲート、及び容量素子５１９の一方の電極と接続され、ソース又はドレインの他方は配線ＳＬと接続されている。トランジスタ５１７のソース又はドレインの一方は容量素子５１９の他方の電極、発光素子５１８の一方の電極、及びトランジスタ５１６のソース又はドレインの一方と接続され、ソース又はドレインの他方は電位Ｖａが供給される配線と接続されている。発光素子５１８の他方の電極は、電位Ｖｃが供給される配線と接続されている。トランジスタ５１６のゲートは配線ＧＬと接続され、ソース又はドレインの他方は電位Ｖ０が供給される配線と接続されている。トランジスタ５１５のソース又はドレインの一方、トランジスタ５１７のゲート、及び容量素子５１９の一方の電極と接続されたノードを、ノードＮ２とする。
ここでは、トランジスタ５１５乃至５１７をｎチャネル型としているが、トランジスタ５１５乃至５１７はそれぞれｎチャネル型であってもｐチャネル型であってもよい。また、トランジスタ５１５乃至５１７にはそれぞれ、トランジスタ５１２と同様の半導体材料を用いることができる。なお、トランジスタ５１５乃至５１７の半導体材料は、それぞれ同じであっても異なっていてもよい。例えば、トランジスタ５１５としてチャネル形成領域にシリコンを含むトランジスタ（以下、Ｓｉトランジスタともいう）を用い、トランジスタ５１７としてＯＳトランジスタを用いてもよい。また、トランジスタ５１５としてＯＳトランジスタを用い、トランジスタ５１７としてＳｉトランジスタを用いてもよい。トランジスタ５１５をＯＳトランジスタとすることにより、ノードＮ２の電位を極めて長期間にわたって保持することができる。
また、容量素子５１９は省略することもできる。また、画素５１１は必要に応じて、トランジスタ、ダイオード、抵抗素子、容量素子、インダクタなどの素子をさらに有していても良い。
発光素子５１８としては、有機ＥＬ素子や無機ＥＬ素子などを用いることができる。また、電位Ｖａ又は電位Ｖｂの一方は高電源電位とし、他方は低電源電位とすることができる。また、容量素子５１９は、ノードＮ２の電位を保持するための保持容量としての機能を有する。
トランジスタ５１５は、配線ＳＬの電位のノードＮ２への供給を制御する機能を有する。具体的には、配線ＧＬの電位を制御してトランジスタ５１５をオン状態とすることにより、配線ＳＬの電位がノードＮ２に供給され、画素５１１の書き込みが行われる。その後、配線ＧＬの電位を制御してトランジスタ５１５をオフ状態とすることにより、ノードＮ２の電位が保持される。
ノードＮ２の電位に応じてトランジスタ５１７のソース−ドレインの間に流れる電流量が制御され、発光素子５１８が当該電流量に応じた輝度で発光する。これにより、画素５１１の階調を制御することができる。
画素５１１の書き込み時における駆動回路５２０及び駆動回路５３０の動作は、図１２における画素５１１の動作と同様である。
なお、図１３（Ｂ）に示すように、トランジスタ５１５乃至５１７はそれぞれ、バックゲートを有していてもよい。図１３（Ｂ）に示すトランジスタ５１５乃至５１７は、ゲートとバックゲートが接続されている。よって、ゲートの電位とバックゲートの電位は等しくなる。また、図１３（Ｃ）に示すように、トランジスタ５１５乃至５１７のバックゲートは、所定の電位が供給される配線ＢＧＬと接続されていてもよい。
以上のように、本発明の一態様においては、画像の書き換えが不要である期間に、駆動回路への電力及び信号の供給を停止することができる。これにより、表示装置５００の消費電力を削減することができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、本発明の一態様に係る装置の動作を制御する回路の構成例について説明する。
本発明の一態様においては、画像の書き換えが行われない期間において、所定の回路（図１に示す回路４１、図１０に示す駆動回路５２０及び駆動回路５３０など）への電源や信号の供給を停止することができる。以下、所定の回路への電源の供給を制御するための構成について説明する。
＜パワースイッチの構成例＞
図１４、図１５に、電力の供給を制御するためのスイッチ（パワースイッチ）が設けられた回路の構成例を示す。
図１４（Ａ）において、回路６００は、電力の供給を制御するパワースイッチと接続されている。ここでは、パワースイッチとしてトランジスタ６０１を用いている。
回路６００は、電源電位を利用して駆動する回路であり、構成や機能は特に限定されない。例えば、回路６００は、演算回路や記憶回路であってもよい。回路６００を演算回路として用いる場合、例えば、インバータ、ＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲなどの組み合わせ回路よって構成された回路を用いることができる。また、回路６００は、フリップフロップ、ラッチなどの順序回路によって構成された回路であってもよい。図中のＩＮとＯＵＴは、それぞれ回路６００の入力端子、出力端子を表す。
回路６００は、低電源電位ＶＳＳが供給される配線、およびトランジスタ６０１のソースまたはドレインの一方と接続されている。トランジスタ６０１のソースまたはドレインの他方は、高電源電位ＶＤＤが供給される配線と接続されている。トランジスタ６０１のゲートは、信号ＰＧが供給される配線と接続されている。なお、信号ＰＧは、回路６００への電力の供給を制御するための信号である。
信号ＰＧとしてローレベルの信号が入力されると、トランジスタ６０１がオン状態となり、回路６００に高電源電位ＶＤＤが供給され、回路６００が動作する。一方、信号ＰＧとしてハイレベルの信号が入力されると、トランジスタ６０１がオフ状態となり、回路６００への高電源電位ＶＤＤの供給が停止される。
回路６００としては、例えば、図１に示す回路４１、図１０に示す駆動回路５２０、シフトレジスタ５２１、バッファ５２２、駆動回路５３０、シフトレジスタ５３１、ラッチ回路５３２、バッファ５３３などを用いることができる。これにより、上記の回路への電力の供給を制御することができる。
また、信号ＰＧは、例えば図１に示す信号ＲＣに基づいて制御することができる。そのため、画像の書き換えの有無に応じて、回路６００への電源の供給を制御することができる。
図１４（Ｂ）に示すように、回路６００と低電源電位ＶＳＳが供給される配線との間にスイッチを設けてもよい。ここでは、スイッチとしてトランジスタ６０２を用いている。信号ＰＧとしてハイレベルの信号が入力されると、トランジスタ６０２がオン状態となり、回路６００に低電源電位ＶＳＳが供給され、回路６００が動作する。一方、信号ＰＧとしてローレベルの信号が入力されると、トランジスタ６０２がオフ状態となり、回路６００への低電源電位ＶＳＳの供給が停止される。
また、図１４（Ｃ）に示すように、回路６００と高電源電位ＶＤＤが供給される配線の間、および回路６００と低電源電位ＶＳＳが供給される配線の間にスイッチを設けてもよい。ここで、信号ＰＧＢは、信号ＰＧの反転信号である。信号ＰＧとしてハイレベルの信号が入力されると、回路６００に高電源電位ＶＤＤおよび低電源電位ＶＳＳが供給される。
また、図１５（Ａ）に示すように、図１４（Ａ）においてさらにトランジスタ６０３を設けた構成とすることもできる。トランジスタ６０３のゲートは信号ＰＧが供給される配線と接続され、ソースまたはドレインの一方は出力端子ＯＵＴと接続され、ソースまたはドレインの他方は低電源電位ＶＳＳが供給される配線と接続されている。
トランジスタ６０３は、信号ＰＧとしてハイレベルの信号が入力されている期間においてオン状態となる。これにより、回路６００への電源の供給が停止された期間において、出力端子ＯＵＴの電位をローレベルに維持することができる。よって、回路６００の出力が不定値になることを防止することができる。
また、図１５（Ｂ）に示すように、図１４（Ｂ）にトランジスタ６０４を設けた構成とすることもできる。トランジスタ６０４のゲートは信号ＰＧが供給される配線と接続され、ソースまたはドレインの一方は出力端子ＯＵＴと接続され、ソースまたはドレインの他方は高電源電位ＶＤＤが供給される配線と接続されている。
トランジスタ６０４は、信号ＰＧとしてローレベルの信号が入力されている期間においてオン状態となる。これにより、回路６００への電源の供給が停止された期間において、出力端子ＯＵＴの電位をハイレベルに維持することができる。よって、回路６００の出力が不定値になることを防止することができる。
なお、図１５（Ａ）におけるトランジスタ６０３の代わりに、論理回路を設けてもよい。図１５（Ｃ）に、トランジスタ６０３の代わりにインバータ６０５、ＡＮＤ６０６を設けた構成を示す。また、図１５（Ｄ）に、トランジスタ６０３の代わりにインバータ６０５、ＮＡＮＤ６０７およびインバータ６０８を設けた構成を示す。
また、図１５（Ｂ）におけるトランジスタ６０４の代わりに、論理回路を設けてもよい。図１５（Ｅ）に、トランジスタ６０４の代わりにＡＮＤ６０９を設けた構成を示す。また、図１５（Ｆ）に、トランジスタ６０４の代わりにＮＡＮＤ６１０およびインバータ６１１を設けた構成を示す。
図１５（Ｃ）乃至（Ｆ）においては、回路６００への電源の供給が停止された期間に、出力端子ＯＵＴの電位をローレベルに維持することができる。よって、回路６００の出力が不定値になることを防止することができる。
また、パワースイッチのオンオフを制御する代わりに、高電源電位ＶＤＤを低電源電位ＶＳＳに切り替えることにより、電力の供給を停止してもよい。このとき、低電源電位ＶＳＳが供給される２本の配線の間に回路６００が接続され、回路６００に電流が流れない状態となる。同様に、低電源電位ＶＳＳを高電源電位ＶＤＤに切り替えることにより、電力の供給を停止してもよい。
図１４、図１５におけるトランジスタ（トランジスタ６０１乃至６０４や、インバータ、ＡＮＤ、ＮＡＮＤを構成するトランジスタなど）の材料は特に限定されず、例えばＯＳトランジスタを用いることができる。特に、トランジスタ６０１、６０２としてＯＳトランジスタを用いると、トランジスタ６０１、６０２がオフとなり電力の供給が停止された期間において、消費電力を極めて小さく抑えることができる。
また、ＯＳトランジスタは、他のトランジスタ上に積層することができる。そのため、例えば図１４、図１５に示すトランジスタをＯＳトランジスタとし、回路６００に含まれるトランジスタ上に積層することができる。これにより、パワースイッチを設けることによる面積の増加を抑えることができる。
なお、図１４、図１５におけるトランジスタは、ＯＳトランジスタに限定されず、チャネル形成領域が単結晶半導体基板に形成されるトランジスタや、酸化物半導体以外の半導体を含む膜にチャネル形成領域が形成されるトランジスタなどを用いることもできる。
＜回路の構成例＞
図１６、図１７に、回路６００の具体的な構成例を示す。
図１６（Ａ）に、図１４（Ａ）における回路６００がインバータである場合の構成を示す。回路６００は、トランジスタ６２１、６２２を有する。
トランジスタ６２１のゲートは入力端子ＩＮと接続され、ソースまたはドレインの一方はトランジスタ６０１のソースまたはドレインの一方と接続され、ソースまたはドレインの他方はトランジスタ６２２のソースまたはドレインの一方と接続されている。トランジスタ６２２のゲートは入力端子ＩＮと接続され、ソースまたはドレインの他方は低電源電位ＶＳＳが供給される配線と接続されている。なお、ここでは図１４（Ａ）における回路６００をインバータとした構成を示したが、図１４（Ｂ）、（Ｃ）、図１５における回路６００をインバータとすることもできる。
図１６（Ｂ）に、図１４（Ａ）における回路６００がＮＡＮＤである場合の構成を示す。回路６００は、トランジスタ６２３乃至６２６を有する。
トランジスタ６２３のゲートは入力端子ＩＮ１と接続され、ソースまたはドレインの一方はトランジスタ６２４のソースまたはドレインの一方およびトランジスタ６０１のソースまたはドレインの一方と接続され、ソースまたはドレインの他方はトランジスタ６２４のソースまたはドレインの他方およびトランジスタ６２５のソースまたはドレインの一方と接続されている。トランジスタ６２４のゲートは入力端子ＩＮ２と接続されている。トランジスタ６２５のゲートは入力端子ＩＮ２と接続され、ソースまたはドレインの他方はトランジスタ６２６のソースまたはドレインの一方と接続されている。トランジスタ６２６のゲートは入力端子ＩＮ１と接続され、ソースまたはドレインの他方は低電源電位ＶＳＳが供給される配線と接続されている。なお、ここでは図１４（Ａ）における回路６００をＮＡＮＤとした構成を示したが、図１４（Ｂ）、（Ｃ）、図１５における回路６００をＮＡＮＤとすることもできる。また、回路６００を図１６（Ａ）のインバータと図１６（Ｂ）のＮＡＮＤを組み合わせたＡＮＤによって構成することもできる。
図１６に示す構成により、論理素子毎に電力の供給を制御することができる。
また、図１４、図１５における回路６００は、複数の論理素子によって構成することもできる。図１７に、図１４（Ａ）における回路６００が、複数の論理回路６３０を有する構成を示す。
図１７（Ａ）における回路６００は、Ｎ個の論理回路６３０（論理回路６３０＿１乃至６３０＿Ｎ）を有する（Ｎは２以上の整数）。複数の論理回路６３０はそれぞれ、トランジスタ６０１を介して、高電源電位ＶＤＤが供給される配線と接続されている。また、複数の論理回路６３０はそれぞれ、低電源電位ＶＳＳが供給される配線と接続されている。信号ＰＧとしてローレベルの信号を供給することにより、論理回路６３０＿１乃至６３０＿Ｎに高電源電位ＶＤＤが供給される。これにより、論理回路６３０＿１乃至６３０＿Ｎへの電力の供給の制御を一括で行うことができる。
論理回路６３０は、インバータ、ＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲなどの組み合わせ回路や、フリップフロップ、ラッチなどの順序回路によって構成された回路であってもよい。
また、図１７（Ｂ）に示すように、論理回路６３０ごとにトランジスタ６０１を設けてもよい。この場合、論理回路６３０ごとに電力の供給の制御を行うことができる。
なお、図１７の回路６００において、ある論理回路６３０の出力端子は、他の論理回路６３０の入力端子と接続されていてもよい。これにより、論理回路６３０を組み合わせた論理回路を構成することができる。
また、図１７における回路６００は、図１４（Ｂ）、（Ｃ）、図１５における回路６００に適用することもできる。
以上のように、本発明の一態様においては、所定の回路への電源の供給をパワースイッチを用いて制御することができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、上記実施の形態で説明した装置１０を、放送システムに適用した場合の構成例について説明する。
図１８は、放送システムの構成例を模式的に示すブロック図である。放送システム１０００は、カメラ１０１０、送信装置１０１１、テレビジョンシステム１０１２を有する。テレビジョンシステム１０１２は、受信装置１０１３、表示装置１０１４を有する。カメラ１０１０はイメージセンサ１０２０、画像処理装置１０２１を有する。送信装置１０１１は、エンコーダ１０２２及び変調器１０２３を有する。受信装置１０１３は、復調器１０２５及びデコーダ１０２６を有する。表示装置１０１４は駆動回路１０２７及び表示部１０２８を有する。
テレビジョンシステム１０１２として、図１における装置１０を用いることができる。その場合、復調器１０２５は図１におけるフロントエンド部２０に対応し、デコーダ１０２６は図１におけるデコーダ３０に対応し、駆動回路１０２７は図１における駆動回路４０に対応し、表示部１０２８は図１における表示部５０に対応する。
カメラ１０１０において８Ｋの映像を撮影する場合、イメージセンサ１０２０は、８Ｋのカラー画像を撮像が可能となるように、少なくとも７６８０×４３２０の画素を有する。また、カメラ１０１０が４Ｋ用のカメラであれば、イメージセンサ１０２０は少なくとも３８４０×２１６０の画素を有する。また、カメラ１０１０が２Ｋ用のカメラであれば、イメージセンサ１０２０は少なくとも１９２０×１０８０の画素を有する。なお、各画素は、赤用サブ画素、緑用サブ画素、および青用サブ画素によって構成することができる。
イメージセンサ１０２０は、未加工のＲａｗデータ１０４０を生成する。画像処理装置１０２１は、Ｒａｗデータ１０４０に画像処理（ノイズ除去、補間処理など）を施し、画像データ１０４１を生成する。画像データ１０４１は送信装置１０１１に出力される。
送信装置１０１１は、画像データ１０４１を処理して、放送帯域に適合する放送信号（搬送波）１０４３を生成する。エンコーダ１０２２は画像データ１０４１を処理し、符号化データ１０４２を生成する。エンコーダ１０２２は、画像データ１０４１を符号化する処理、画像データ１０４１に放送制御用データ（例えば認証用のデータ）を付加する処理、暗号化処理、スクランブル処理（スペクトラム拡散のためのデータ並び替え処理）などを行う。
変調器１０２３は符号化データ１０４２をＩＱ変調（直交位相振幅変調）することにより、放送信号１０４３を生成し、テレビジョンシステム１０１２に出力する。放送信号１０４３は、Ｉ（同位相）成分とＱ（直行成分）成分の情報を持つ複合信号である。ＴＶ放送局は、画像データ１０４１の取得、および放送信号１０４３の供給を担う。なお、放送信号１０４３は、図１における信号ＢＳに対応する。
放送信号１０４３は受信装置１０１３で受信される。受信装置１０１３は、放送信号１０４３を表示装置１０１４で表示可能な画像データ１０４４に変換する機能を有する。復調器１０２５は、放送信号１０４３を復調して、Ｉ信号、Ｑ信号の２つのアナログ信号に分解する。
デコーダ１０２６は、Ｉ信号およびＱ信号をデジタル信号に変換する処理を有する。また、デコーダ１０２６は、デジタル信号に対して、各種の処理を実行し、ビットストリームデータを生成する。デコーダ１０２６の詳細については、図１におけるデコーダ３０の説明を参酌することができる。
画像データ１０４４は、駆動回路１０２７に入力される。駆動回路１０２７は、画像データ１０４４を処理し、表示部１０２８に入力可能な信号１０４５を生成する。信号１０４５は、図１における信号ＳＳなどに対応する。駆動回路１０２７の詳細は、図１における駆動回路４０の説明を参酌することができる。
図１９に、放送システムにおけるデータ伝送を模式的に示す。図１９には、放送局１１０１から送信された電波（放送信号）が、各家庭のテレビジョン受信装置１１００（ＴＶ１１００）に届けられるまでの経路を示している。ＴＶ１１００は、テレビジョンシステム１０１２を備えている。人工衛星１１０２として、例えば、ＣＳ衛星、ＢＳ衛星などが挙げられる。アンテナ１１０４として、例えば、ＢＳ・１１０°ＣＳアンテナ、ＣＳアンテナなどが挙げられる。アンテナ１１０５として、例えば、ＵＨＦ（Ｕｌｔｒａ Ｈｉｇｈ Ｆｒｅｑｕｅｎｃｙ）アンテナなどが挙げられる。
電波１１０６Ａ、１１０６Ｂは、衛星放送用の放送信号である。人工衛星１１０２は電波１１０６Ａを受信すると、地上に向けて電波１１０６Ｂを伝送する。各家庭において、電波１１０６Ｂはアンテナ１１０４で受信され、ＴＶ１１００において衛星ＴＶ放送を視聴することができる。あるいは、電波１１０６Ｂは他の放送局のアンテナで受信され、放送局内の受信装置によって光ケーブルに伝送できる信号に加工される。放送局は光ケーブル網を利用して放送信号を各家庭のＴＶ１１００に送信する。電波１１０７Ａ、１１０７Ｂは、地上波放送用の放送信号である。電波塔１１０３は、受信した電波１１０７Ａを増幅して、電波１１０７Ｂを送信する。各家庭では、アンテナ１１０５で電波１１０７Ｂを受信することで、ＴＶ１１００で地上波ＴＶ放送を視聴することができる。
なお、本実施の形態の映像配信システムは、ＴＶ放送用のシステムに限定されるものではない。また配信する映像データは、動画像データでもよいし、静止画像データでもよい。
例えば、高速ＩＰネットワークを通じてカメラ１０１０の画像データ１０４１を配信してもよい。例えば、画像データ１０４１の配信システムは医療現場では、遠隔診断、遠隔診療に用いることができる。正確な画像診断や医療行為には、より高精細な映像が求められており、医療用画像として高解像度（８Ｋ、４Ｋ、２Ｋ）の映像が求められる。図２０は、映像データの配信システムを利用した救急医療システムを模式的に示す。
救急搬送車両（救急車）１２００と医療機関１２０１との間、医療機関１２０１と医療機関１２０２間の通信は、高速ネットワーク１２０５を利用して行われる。救急車１２００には、カメラ１２１０、エンコーダ１２１１、通信装置１２１２が搭載されている。
カメラ１２１０は、医療機関１２０１へ搬送する患者を撮影する。カメラ１２１０で取得した映像データ１２１５は、通信装置１２１２によって非圧縮で送信することもできる。これにより遅延を少なくして、高解像度の映像データ１２１５を医療機関１２０１に伝送送することができる。救急車１２００と医療機関１２０１と間の通信に、高速ネットワーク１２０５を利用できない場合は、エンコーダ１２１１で映像データを符号化し、符号化した映像データ１２１６を、通信装置１２１２を介して医療機関１２０１に送ることもできる。
医療機関１２０１では、救急車１２００から送られた映像データを通信装置１２２０で受信される。受信した映像データが非圧縮データであれば、通信装置１２２０を介して、装置１２２３に送られ、表示される。映像データが圧縮データであれば、デコーダ１２２１でデータ伸長された後、装置１２２３に送られ表示される。医師は、装置１２２３の画像から、救急車１２００の救急隊員への指示、あるいは、患者の治療にあたる医療機関１２０１内のスタッフに指示を行う。図２０の配信システムは高精細な画像を伝送することができので、医療機関１２０１内において、医師は救急搬送中の患者の細部を確認することができる。そのため、医師は短時間でより的確な指示を救急隊員やスタッフに与えることができ、患者の救命率の向上につながる。
医療機関１２０１と医療機関１２０２間の映像データの通信も、上記と同様である。医療機関１２０１の画像診断装置（ＣＴ、ＭＲＩ等）で取得した医療画像を医療機関１２０２に伝送することができる。また、ここでは、救急車１２００を例に挙げたが、患者を搬送する手段は、ヘリコプターなどの航空機や、船舶でもよい。
図１９は、ＴＶ１１００が受信装置を内蔵している例を示しているが、ＴＶ１１００とは独立した受信装置で受信を行い、ＴＶ１１００に表示させることも可能である。そのような例を図２１に示す。受信装置１１１１は、ＴＶ１１００の外側に設けられてもよい（図２１（Ａ））。アンテナ１１０４、１１０５とＴＶ１１００は、無線機１１１２及び無線機１１１３を介して、データの授受を行ってもよい（図２１（Ｂ））。この場合、無線機１１１２または無線機１１１３は、受信装置の機能も有する。また、ＴＶ１１００は、無線機１１１３を内蔵してもよい（図２１（Ｃ））。
受信装置は、携帯可能な大きさにすることもできる。図２１（Ｄ）に示す受信装置１１１４は、コネクタ部１１１５を有する。表示装置、および情報端末（例えば、パーソナルコンピュータ、スマートフォン、携帯電話、タブレット型端末など）等の電子機器がコネクタ部１１１５と接続可能な端子を備えていれば、これらで衛星放送や地上波放送を視聴することが可能となる。
図１８の放送システム１０００において、デコーダ１０２６は、専用ＩＣやプロセッサ（例えば、ＧＰＵ、ＣＰＵ）等を組み合わせて構成することができる。また、デコーダ１０２６を集積化して、専用ＩＣチップを構成することもできる。また、これらの専用ＩＣは、ＰＬＤで構成することもできる。エンコーダ１０２２も同様である。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、上記実施の形態に示した装置に用いることができるトランジスタの構成例を説明する。
＜構成例１＞
図２２（Ａ１）は、ボトムゲート型のトランジスタの一種であるチャネル保護型のトランジスタ７１０の断面図である。トランジスタ７１０は、基板８７１上に絶縁層８７２を介して電極８６６を有する。また、電極８６６上に絶縁層８２６を介して半導体層８４２を有する。電極８６６はゲート電極として機能できる。絶縁層８２６はゲート絶縁層として機能できる。
また、半導体層８４２のチャネル形成領域上に絶縁層８２２を有する。また、半導体層８４２の一部と接して、絶縁層８２６上に電極８４４ａおよび電極８４４ｂを有する。電極８４４ａの一部、および電極８４４ｂの一部は、絶縁層８２２上に形成される。
絶縁層８２２は、チャネル保護層として機能できる。チャネル形成領域上に絶縁層８２２を設けることで、電極８４４ａおよび電極８４４ｂの形成時に生じる半導体層８４２の露出を防ぐことができる。よって、電極８４４ａおよび電極８４４ｂの形成時に、半導体層８４２のチャネル形成領域がエッチングされることを防ぐことができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現することができる。
また、トランジスタ７１０は、電極８４４ａ、電極８４４ｂおよび絶縁層８２２上に絶縁層８２８を有し、絶縁層８２８の上に絶縁層８２９を有する。
なお、半導体層８４２に酸化物半導体を用いる場合、電極８４４ａおよび電極８４４ｂの、少なくとも半導体層８４２と接する部分に、半導体層８４２の一部から酸素を奪い、酸素欠損を生じさせることが可能な材料を用いることが好ましい。半導体層８４２中の酸素欠損が生じた領域はキャリア濃度が増加し、当該領域はｎ型化し、ｎ型領域（ｎ＋層）となる。したがって、当該領域はソース領域またはドレイン領域として機能することができる。酸化物半導体から酸素を奪い、酸素欠損を生じさせることが可能な材料の一例として、タングステン、チタン等を挙げることができる。
半導体層８４２にソース領域およびドレイン領域が形成されることにより、電極８４４ａおよび電極８４４ｂと半導体層８４２の接触抵抗を低減することができる。よって、電界効果移動度や、閾値電圧などの、トランジスタの電気特性を良好なものとすることができる。
半導体層８４２にシリコンなどの半導体を用いる場合は、半導体層８４２と電極８４４ａの間、および半導体層８４２と電極８４４ｂの間に、ｎ型半導体またはｐ型半導体として機能する層を設けることが好ましい。ｎ型半導体またはｐ型半導体として機能する層は、トランジスタのソース領域またはドレイン領域として機能することができる。
絶縁層８２９は、外部からのトランジスタへの不純物の拡散を防ぐ、または低減する機能を有する材料を用いて形成することが好ましい。なお、必要に応じて絶縁層８２９を省略することもできる。
なお、半導体層８４２に酸化物半導体を用いる場合、絶縁層８２９の形成前または形成後、もしくは絶縁層８２９の形成前後に加熱処理を行ってもよい。加熱処理を行うことで、絶縁層８２９や他の絶縁層中に含まれる酸素を半導体層８４２中に拡散させ、半導体層８４２中の酸素欠損を補填することができる。または、絶縁層８２９を加熱しながら成膜することで、半導体層８４２中の酸素欠損を補填することができる。
図２２（Ａ２）に示すトランジスタ７１１は、絶縁層８２９上にバックゲートとして機能できる電極８２３を有する点がトランジスタ７１０と異なる。電極８２３は、電極８６６と同様の材料および方法で形成することができる。
一般に、バックゲートは導電層で形成される。ゲートとバックゲートは、両者で半導体層のチャネル形成領域を挟むように配置される。バックゲートはゲートと同様に機能させることができる。バックゲートの電位は、ゲート電極と同電位としてもよいし、ＧＮＤ電位や、任意の電位としてもよい。また、バックゲートの電位をゲートと連動させず独立して変化させることで、トランジスタの閾値電圧を変化させることができる。
電極８６６および電極８２３は、どちらもゲートとして機能することができる。よって、絶縁層８２６、絶縁層８２８、および絶縁層８２９は、それぞれがゲート絶縁層として機能することができる。なお、電極８２３は、絶縁層８２８と絶縁層８２９の間に設けてもよい。
なお、電極８６６または電極８２３の一方を、「ゲート」または「ゲート電極」という場合、他方を「バックゲート」または「バックゲート電極」という。例えば、トランジスタ７１１において、電極８２３を「ゲート電極」と言う場合、電極８６６を「バックゲート電極」と言う。なお、電極８２３を「ゲート電極」として用いる場合は、トランジスタ７１１をトップゲート型のトランジスタの一種と考えることができる。また、電極８６６および電極８２３のどちらか一方を、「第１のゲート」または「第１のゲート電極」といい、他方を「第２のゲート」または「第２のゲート電極」という場合がある。
半導体層８４２を挟んで電極８６６および電極８２３を設けることで、更には、電極８６６および電極８２３を同電位とすることで、半導体層８４２においてキャリアの流れる領域が膜厚方向においてより大きくなるため、キャリアの移動量が増加する。この結果、トランジスタ７１１のオン電流が大きくなると共に、電界効果移動度が高くなる。
したがって、トランジスタ７１１は、占有面積に対して大きいオン電流を有するトランジスタである。すなわち、求められるオン電流に対して、トランジスタ７１１の占有面積を小さくすることができる。本発明の一態様によれば、トランジスタの占有面積を小さくすることができる。よって、集積度の高い装置を実現することができる。
また、ゲートとバックゲートは導電層で形成されるため、トランジスタの外部で生じる電界が、チャネルが形成される半導体層に作用しないようにする機能（特に静電気などに対する電界遮蔽機能）を有する。なお、バックゲートを半導体層よりも大きく形成し、バックゲートで半導体層を覆うことで、電界遮蔽機能を高めることができる。
また、電極８６６（ゲート）および電極８２３（バックゲート）は、それぞれが外部からの電界を遮蔽する機能を有するため、絶縁層８７２側もしくは電極８２３上方に生じる荷電粒子等の電荷が半導体層８４２のチャネル形成領域に影響しない。この結果、ストレス試験（例えば、ゲートに負の電荷を印加する−ＧＢＴ（Ｇａｔｅ Ｂｉａｓ−Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験）による劣化が抑制される。また、ドレイン電圧の大きさにより、オン電流が流れ始めるゲート電圧（立ち上がり電圧）が変化する現象を軽減することができる。なお、この効果は、電極８６６および電極８２３が、同電位、または異なる電位の場合において生じる。
なお、ＧＢＴストレス試験は加速試験の一種であり、長期間の使用によって起こるトランジスタの特性変化（経年変化）を短時間で評価することができる。特に、ＧＢＴストレス試験前後におけるトランジスタの閾値電圧の変動量は、信頼性を調べるための重要な指標となる。閾値電圧の変動量が少ないほど、信頼性が高いトランジスタであるといえる。
また、電極８６６および電極８２３を有し、且つ電極８６６および電極８２３を同電位とすることで、閾値電圧の変動量が低減される。このため、複数のトランジスタにおける電気特性のばらつきも同時に低減される。
また、バックゲートを有するトランジスタは、ゲートに正の電荷を印加する＋ＧＢＴストレス試験前後における閾値電圧の変動も、バックゲートを有さないトランジスタより小さい。
また、バックゲートを、遮光性を有する導電膜で形成することで、バックゲート側から半導体層に光が入射することを防ぐことができる。よって、半導体層の光劣化を防ぎ、トランジスタの閾値電圧がシフトするなどの電気特性の劣化を防ぐことができる。
本発明の一態様によれば、信頼性の良好なトランジスタを実現することができる。また、信頼性の良好な駆動回路や画素などを実現することができる。
図２２（Ｂ１）に、ボトムゲート型のトランジスタの１つであるチャネル保護型のトランジスタ７２０の断面図を示す。トランジスタ７２０は、トランジスタ７１０とほぼ同様の構造を有しているが、開口８３１ａおよび開口８３１ｂを有する絶縁層８２２が半導体層８４２を覆っている点が異なる。開口８３１ａおよび開口８３１ｂは、半導体層８４２と重なる絶縁層８２２の一部を選択的に除去して形成される。
開口８３１ａにおいて半導体層８４２と電極８４４ａが電気的に接続している。また、開口８３１ｂにおいて、半導体層８４２と電極８４４ｂが電気的に接続している。絶縁層８２２を設けることで、電極８４４ａおよび電極８４４ｂの形成時に生じる半導体層８４２の露出を防ぐことができる。よって、電極８４４ａおよび電極８４４ｂの形成時に半導体層８４２の薄膜化を防ぐことができる。絶縁層８２２の、チャネル形成領域と重なる領域は、チャネル保護層として機能できる。
図２２（Ｂ２）に示すトランジスタ７２１は、絶縁層８２９上にバックゲートとして機能できる電極８２３を有する点が、トランジスタ７２０と異なる。
また、トランジスタ７２０およびトランジスタ７２１は、トランジスタ７１０およびトランジスタ７１１よりも、電極８４４ａと電極８６６の間の距離と、電極８４４ｂと電極８６６の間の距離が長くなる。よって、電極８４４ａと電極８６６の間に生じる寄生容量を小さくすることができる。また、電極８４４ｂと電極８６６の間に生じる寄生容量を小さくすることができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現できる。
図２２（Ｃ１）に示すトランジスタ７２５は、ボトムゲート型のトランジスタの１つであるチャネルエッチング型のトランジスタである。トランジスタ７２５は、絶縁層８２２を設けずに、半導体層８４２に接して電極８４４ａおよび電極８４４ｂを形成する。このため、電極８４４ａおよび電極８４４ｂの形成時に露出する半導体層８４２の一部がエッチングされる場合がある。一方、絶縁層８２２を設けないため、トランジスタの生産性を高めることができる。
図２２（Ｃ２）に示すトランジスタ７２６は、絶縁層８２９上にバックゲートとして機能できる電極８２３を有する点が、トランジスタ７２５と異なる。
＜構成例２＞
図２３（Ａ１）に、トップゲート型のトランジスタの一種であるトランジスタ７３０の断面図を示す。トランジスタ７３０は、基板８７１の上に絶縁層８７２を介して半導体層８４２を有し、半導体層８４２および絶縁層８７２上に、半導体層８４２の一部に接する電極８４４ａ、および半導体層８４２の一部に接する電極８４４ｂを有し、半導体層８４２、電極８４４ａ、および電極８４４ｂ上に絶縁層８２６を有し、絶縁層８２６上に電極８６６を有する。
トランジスタ７３０は、電極８６６および電極８４４ａ、並びに、電極８６６および電極８４４ｂが重ならないため、電極８６６および電極８４４ａの間に生じる寄生容量、並びに、電極８６６および電極８４４ｂの間に生じる寄生容量を小さくすることができる。また、電極８６６を形成した後に、電極８６６をマスクとして用いて不純物８５５を半導体層８４２に導入することで、半導体層８４２中に自己整合（セルフアライメント）的に不純物領域を形成することができる（図２３（Ａ３）参照）。本発明の一態様によれば、電気特性の良好なトランジスタを実現することができる。
なお、不純物８５５の導入は、イオン注入装置、イオンドーピング装置またはプラズマ処理装置を用いて行うことができる。
不純物８５５としては、例えば、第１３族元素または第１５族元素などのうち、少なくとも一種類の元素を用いることができる。また、半導体層８４２に酸化物半導体を用いる場合は、不純物８５５として、希ガス、水素、および窒素のうち、少なくとも一種類の元素を用いることも可能である。
図２３（Ａ２）に示すトランジスタ７３１は、電極８２３および絶縁層８２７を有する点がトランジスタ７３０と異なる。トランジスタ７３１は、絶縁層８７２の上に形成された電極８２３を有し、電極８２３上に形成された絶縁層８２７を有する。電極８２３は、バックゲートとして機能することができる。よって、絶縁層８２７は、ゲート絶縁層として機能することができる。絶縁層８２７は、絶縁層８２６と同様の材料および方法により形成することができる。
トランジスタ７１１と同様に、トランジスタ７３１は、占有面積に対して大きいオン電流を有するトランジスタである。すなわち、求められるオン電流に対して、トランジスタ７３１の占有面積を小さくすることができる。本発明の一態様によれば、トランジスタの占有面積を小さくすることができる。よって、本発明の一態様によれば、集積度の高い半導体装置を実現することができる。
図２３（Ｂ１）に例示するトランジスタ７４０は、トップゲート型のトランジスタの１つである。トランジスタ７４０は、電極８４４ａおよび電極８４４ｂを形成した後に半導体層８４２を形成する点が、トランジスタ７３０と異なる。また、図２３（Ｂ２）に例示するトランジスタ７４１は、電極８２３および絶縁層８２７を有する点が、トランジスタ７４０と異なる。トランジスタ７４０およびトランジスタ７４１において、半導体層８４２の一部は電極８４４ａ上に形成され、半導体層８４２の他の一部は電極８４４ｂ上に形成される。
トランジスタ７１１と同様に、トランジスタ７４１は、占有面積に対して大きいオン電流を有するトランジスタである。すなわち、求められるオン電流に対して、トランジスタ７４１の占有面積を小さくすることができる。本発明の一態様によれば、トランジスタの占有面積を小さくすることができる。よって、集積度の高い半導体装置を実現できる。
＜構成例３＞
図２４（Ａ１）に例示するトランジスタ７４２は、トップゲート型のトランジスタの１つである。トランジスタ７４２は、絶縁層８２９上に電極８４４ａおよび電極８４４ｂを有する。電極８４４ａおよび電極８４４ｂは、絶縁層８２８および絶縁層８２９に形成した開口部において半導体層８４２と電気的に接続する。
また、電極８６６と重ならない絶縁層８２６の一部が除去されている。また、トランジスタ７４２が有する絶縁層８２６の一部は、電極８６６の端部を越えて延伸している。
電極８６６と絶縁層８２６をマスクとして用いて不純物８５５を半導体層８４２に導入することで、半導体層８４２中に自己整合（セルフアライメント）的に不純物領域を形成することができる（図２４（Ａ３）参照）。
この時、半導体層８４２の電極８６６と重なる領域には不純物８５５が導入されず、電極８６６と重ならない領域に不純物８５５が導入される。また、半導体層８４２の絶縁層８２６を介して不純物８５５が導入された領域の不純物濃度は、絶縁層８２６を介さずに不純物８５５が導入された領域よりも低くなる。よって、半導体層８４２中の電極８６６と隣接する領域にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域が形成される。
図２４（Ａ２）に示すトランジスタ７４３は、半導体層８４２の下方に電極８２３を有する点がトランジスタ７４２と異なる。また、電極８２３は絶縁層８７２を介して半導体層８４２と重なる。電極８２３は、バックゲート電極として機能することができる。
また、図２４（Ｂ１）に示すトランジスタ７４４および図２４（Ｂ２）に示すトランジスタ７４５のように、絶縁層８２６の電極８６６と重ならない領域を全て除去してもよい。また、図２４（Ｃ１）に示すトランジスタ７４６および図２４（Ｃ２）に示すトランジスタ７４７のように、絶縁層８２６の開口部以外を除去せずに残してもよい。
トランジスタ７４４乃至トランジスタ７４７も、電極８６６を形成した後に、電極８６６をマスクとして用いて不純物８５５を半導体層８４２に導入することで、半導体層８４２中に自己整合的に不純物領域を形成することができる。
＜構成例４＞
図２５に、半導体層８４２として酸化物半導体を用いたトランジスタ構造の一例を示す。図２５（Ａ）はトランジスタ７５１の上面図である。図２５（Ｂ）は、図２５（Ａ）中に一点鎖線で示した部位Ｌ１−Ｌ２の断面図（チャネル長方向の断面図）である。図２５（Ｃ）は、図２５（Ａ）中に一点鎖線で示した部位Ｗ１−Ｗ２の断面図（チャネル幅方向の断面図）である。
トランジスタ７５１は半導体層８４２、絶縁層８２６、絶縁層８７２、絶縁層８８２、絶縁層８７４、電極８２４、電極８６３、電極８４４ａ、および電極８４４ｂを有する。電極８６３はゲートとして機能できる。電極８２４はバックゲートとして機能できる。絶縁層８２６、絶縁層８７２、絶縁層８８２、および絶縁層８７４はゲート絶縁層として機能できる。電極８４４ａは、ソース電極またはドレイン電極の一方として機能できる。電極８４４ｂは、ソース電極またはドレイン電極の他方として機能できる。
基板８７１上に絶縁層８７５が設けられ、絶縁層８７５上に電極８２４および絶縁層８７３が設けられている。また、電極８２４および絶縁層８７３上に絶縁層８７４が設けられている。また、絶縁層８７４上に絶縁層８８２が設けられ、絶縁層８８２上に絶縁層８７２が設けられている。
絶縁層８７２に形成された凸部の上に半導体層８４２ａが設けられ、半導体層８４２ａの上に半導体層８４２ｂが設けられている。また、半導体層８４２ｂ上に、電極８４４ａ、および電極８４４ｂが設けられている。半導体層８４２ｂの電極８４４ａと重なる領域が、トランジスタ７５１のソースまたはドレインの一方として機能できる。半導体層８４２ｂの電極８４４ｂと重なる領域が、トランジスタ７５１のソースまたはドレインの他方として機能できる。
また、半導体層８４２ｂの一部と接して、半導体層８４２ｃが設けられている。また、半導体層８４２ｃ上に絶縁層８２６が設けられ、絶縁層８２６の上に電極８６３が設けられている。
トランジスタ７５１は、部位Ｗ１−Ｗ２において、半導体層８４２ｂの上面および側面、並びに半導体層８４２ａの側面が半導体層８４２ｃに覆われた構造を有する。また、絶縁層８７２に設けた凸部の上方に半導体層８４２ｂを設けることで、半導体層８４２ｂの側面を電極８６３で覆うことができる。すなわち、トランジスタ７５１は、電極８６３の電界によって、半導体層８４２ｂを電気的に取り囲むことができる構造を有している。このように、導電膜の電界によって、チャネルが形成される半導体層を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。また、ｓ−ｃｈａｎｎｅｌ構造を有するトランジスタを、「ｓ−ｃｈａｎｎｅｌ型トランジスタ」もしくは「ｓ−ｃｈａｎｎｅｌトランジスタ」ともいう。
ｓ−ｃｈａｎｎｅｌ構造では、半導体層８４２ｂの全体（バルク）にチャネルを形成することもできる。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのドレイン電流を大きくすることができ、さらに大きいオン電流を得ることができる。また、電極８６３の電界によって、半導体層８４２ｂに形成されるチャネル形成領域の全領域を空乏化することができる。したがって、ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのオフ電流をさらに小さくすることができる。
なお、絶縁層８７２の凸部を高くし、また、チャネル幅を小さくすることで、ｓ−ｃｈａｎｎｅｌ構造によるオン電流の増大効果、オフ電流の低減効果などをより高めることができる。また、半導体層８４２ｂの加工時に、露出する半導体層８４２ａを除去してもよい。この場合、半導体層８４２ａと半導体層８４２ｂの側面が揃う場合がある。
また、トランジスタ７５１上に絶縁層８２８が設けられ、絶縁層８２８上に絶縁層８２９が設けられている。また、絶縁層８２９上に電極８２５ａ、電極８２５ｂ、および電極８２５ｃ、が設けられている。電極８２５ａは、絶縁層８２９および絶縁層８２８に設けられた開口部で、コンタクトプラグを介して電極８４４ａと電気的に接続されている。電極８２５ｂは、絶縁層８２９および絶縁層８２８に設けられた開口部で、コンタクトプラグを介して電極８４４ｂと電気的に接続されている。電極８２５ｃは、絶縁層８２９および絶縁層８２８に設けられた開口部で、コンタクトプラグを介して電極８６３と電気的に接続されている。
なお、絶縁層８８２を酸化ハフニウム、酸化アルミニウム、酸化タンタル、アルミニウムシリケートなどで形成することで、絶縁層８８２を電荷捕獲層として機能させることができる。絶縁層８８２に電子を注入することで、トランジスタの閾値電圧を変動させることが可能である。絶縁層８８２への電子の注入は、例えば、トンネル効果を利用すればよい。電極８２４に正の電圧を印加することによって、トンネル電子を絶縁層８８２に注入することができる。
＜エネルギーバンド構造１＞
半導体層８４２ａ、半導体層８４２ｂ、および半導体層８４２ｃの積層により構成される半導体層８４２の機能およびその効果について、図３３（Ａ）に示すエネルギーバンド構造図を用いて説明する。図３３（Ａ）は、図２５（Ｂ）にＤ１−Ｄ２の丸印で示した部位のエネルギーバンド構造を示している。すなわち、図３３（Ａ）は、トランジスタ７５１のチャネル形成領域のエネルギーバンド構造を示している。
図３３（Ａ）中、Ｅｃ８７２、Ｅｃ８４２ａ、Ｅｃ８４２ｂ、Ｅｃ８４２ｃ、Ｅｃ８２６は、それぞれ、絶縁層８７２、半導体層８４２ａ、半導体層８４２ｂ、半導体層８４２ｃ、絶縁層８２６の伝導帯下端のエネルギーを示している。
ここで、電子親和力は、真空準位と価電子帯上端のエネルギーとの差（「イオン化ポテンシャル」ともいう。）からバンドギャップを引いた値となる。なお、バンドギャップは、分光エリプソメータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。
なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のバンドギャップは約３．５ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のバンドギャップは約３．４ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：６のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のバンドギャップは約３．３ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：２のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のバンドギャップは約３．９ｅＶ、電子親和力は約４．３ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：８のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のバンドギャップは約３．５ｅＶ、電子親和力は約４．４ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：１０のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のバンドギャップは約３．５ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のバンドギャップは約３．２ｅＶ、電子親和力は約４．７ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のバンドギャップは約２．８ｅＶ、電子親和力は約５．０ｅＶである。
絶縁層８７２と絶縁層８２６は絶縁物であるため、Ｅｃ８７２とＥｃ８２６は、Ｅｃ８４２ａ、Ｅｃ８４２ｂ、およびＥｃ８４２ｃよりも真空準位に近い（電子親和力が小さい。）。
また、Ｅｃ８４２ａは、Ｅｃ８４２ｂよりも真空準位に近い。具体的には、Ｅｃ８４２ａは、Ｅｃ８４２ｂよりも０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下真空準位に近いことが好ましい。
また、Ｅｃ８４２ｃは、Ｅｃ８４２ｂよりも真空準位に近い。具体的には、Ｅｃ８４２ｃは、Ｅｃ８４２ｂよりも０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下真空準位に近いことが好ましい。
ここで、半導体層８４２ａと半導体層８４２ｂとの間には、半導体層８４２ａと半導体層８４２ｂとの混合領域を有する場合がある。また、半導体層８４２ｂと半導体層８４２ｃとの間には、半導体層８４２ｂと半導体層８４２ｃとの混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、半導体層８４２ａ、半導体層８４２ｂおよび半導体層８４２ｃの積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
このとき、電子は、半導体層８４２ａ中および半導体層８４２ｃ中ではなく、半導体層８４２ｂ中を主として移動する。したがって、半導体層８４２ａおよび半導体層８４２ｂの界面における界面準位密度、半導体層８４２ｂと半導体層８４２ｃとの界面における界面準位密度を低くすることによって、半導体層８４２ｂ中で電子の移動が阻害されることが少なく、トランジスタ７５１のオン電流を高くすることができる。
また、半導体層８４２ａと絶縁層８７２の界面、および半導体層８４２ｃと絶縁層８２６の界面近傍には、不純物や欠陥に起因したトラップ準位８９０が形成され得るものの、半導体層８４２ａ、および半導体層８４２ｃがあることにより、半導体層８４２ｂと当該トラップ準位とを遠ざけることができる。
なお、トランジスタ７５１がｓ−ｃｈａｎｎｅｌ構造を有する場合、部位Ｗ１−Ｗ２において、半導体層８４２ｂの全体にチャネルが形成される。したがって、半導体層８４２ｂが厚いほどチャネル領域は大きくなる。即ち、半導体層８４２ｂが厚いほど、トランジスタ７５１のオン電流を高くすることができる。例えば、１０ｎｍ以上、好ましくは４０ｎｍ以上、さらに好ましくは６０ｎｍ以上、より好ましくは１００ｎｍ以上の厚さの領域を有する半導体層８４２ｂとすればよい。ただし、トランジスタ７５１を有する半導体装置の生産性が低下する場合があるため、例えば、３００ｎｍ以下、好ましくは２００ｎｍ以下、さらに好ましくは１５０ｎｍ以下の厚さの領域を有する半導体層８４２ｂとすればよい。なお、チャネル形成領域が縮小していくと、半導体層８４２ｂが薄いほうがトランジスタの電気特性が向上する場合もある。よって、半導体層８４２ｂの厚さが１０ｎｍ未満であってもよい。
また、トランジスタ７５１のオン電流を高くするためには、半導体層８４２ｃの厚さは小さいほど好ましい。例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有する半導体層８４２ｃとすればよい。一方、半導体層８４２ｃは、チャネルの形成される半導体層８４２ｂへ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、半導体層８４２ｃは、ある程度の厚さを有することが好ましい。例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有する半導体層８４２ｃとすればよい。
また、信頼性を高くするためには、半導体層８４２ａは厚く、半導体層８４２ｃは薄いことが好ましい。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有する半導体層８４２ａとすればよい。半導体層８４２ａの厚さを、厚くすることで、隣接する絶縁体と半導体層８４２ａとの界面からチャネルの形成される半導体層８４２ｂまでの距離を離すことができる。ただし、トランジスタ７５１を有する半導体装置の生産性が低下する場合があるため、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有する半導体層８４２ａとすればよい。
なお、酸化物半導体中のシリコンは、キャリアトラップやキャリア発生源となる場合がある。したがって、半導体層８４２ｂのシリコン濃度は低いほど好ましい。例えば、半導体層８４２ｂと半導体層８４２ａとの間に、例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。また、半導体層８４２ｂと半導体層８４２ｃとの間に、ＳＩＭＳにおいて、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。
また、半導体層８４２ｂの水素濃度を低減するために、半導体層８４２ａおよび半導体層８４２ｃの水素濃度を低減すると好ましい。半導体層８４２ａおよび半導体層８４２ｃは、ＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、半導体層８４２ｂの窒素濃度を低減するために、半導体層８４２ａおよび半導体層８４２ｃの窒素濃度を低減すると好ましい。半導体層８４２ａおよび半導体層８４２ｃは、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
なお、酸化物半導体に銅が混入すると、電子トラップを生成する場合がある。電子トラップは、トランジスタの閾値電圧がプラス方向へ変動させる場合がある。したがって、半導体層８４２ｂの表面または内部における銅濃度は低いほど好ましい。例えば、半導体層８４２ｂ、銅濃度が１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／ｃｍ３以下、または１×１０１８ａｔｏｍｓ／ｃｍ３以下となる領域を有すると好ましい。
上述の３層構造は一例である。例えば、半導体層８４２ａまたは半導体層８４２ｃのない２層構造としても構わない。または、半導体層８４２ａの上もしくは下、または半導体層８４２ｃ上もしくは下に、半導体層８４２ａ、半導体層８４２ｂおよび半導体層８４２ｃとして例示した半導体のいずれか一を有する４層構造としても構わない。または、半導体層８４２ａの上、半導体層８４２ａの下、半導体層８４２ｃの上、半導体層８４２ｃの下のいずれか二箇所以上に、半導体層８４２ａ、半導体層８４２ｂおよび半導体層８４２ｃとして例示した半導体のいずれか一を有するｇ層構造（ｇは５以上の整数）としても構わない。
特に、本実施の形態に例示するトランジスタ７５１は、チャネル幅方向において、半導体層８４２ｂの上面と側面が半導体層８４２ｃと接し、半導体層８４２ｂの下面が半導体層８４２ａと接して形成されている。このように、半導体層８４２ｂを半導体層８４２ａと半導体層８４２ｃで覆う構成とすることで、上記トラップ準位の影響をさらに低減することができる。
また、半導体層８４２ａ、および半導体層８４２ｃのバンドギャップは、半導体層８４２ｂのバンドギャップよりも広いほうが好ましい。
本発明の一態様によれば、電気特性のばらつきが少ないトランジスタを実現することができる。よって、電気特性のばらつきが少ない半導体装置を実現することができる。本発明の一態様によれば、信頼性の良好なトランジスタを実現することができる。よって、信頼性の良好な半導体装置を実現することができる。
また、酸化物半導体のバンドギャップは２ｅＶ以上あるため、ＯＳトランジスタは、オフ電流を極めて小さくすることができる。具体的には、ソースとドレイン間の電圧が３．５Ｖ、室温（２５℃）下において、チャネル幅１μｍ当たりのオフ電流を１×１０−２０Ａ未満、１×１０−２２Ａ未満、あるいは１×１０−２４Ａ未満とすることができる。すなわち、オンオフ比を２０桁以上１５０桁以下とすることができる。また、ＯＳトランジスタは、ソースとドレイン間の絶縁耐圧が高い。ＯＳトランジスタを用いることで、出力電圧が大きく高耐圧な半導体装置を提供することができる。
本発明の一態様によれば、消費電力が少ないトランジスタを実現することができる。よって、消費電力が少ない半導体装置を実現することができる。
また、目的によっては、バックゲートとして機能できる電極８２４を設けなくてもよい。図２６（Ａ）はトランジスタ７５１ａの上面図である。図２６（Ｂ）は、図２６（Ａ）中に一点鎖線で示した部位Ｌ１−Ｌ２の断面図である。図２６（Ｃ）は、図２６（Ａ）中に一点鎖線で示した部位Ｗ１−Ｗ２の断面図である。トランジスタ７５１ａは、トランジスタ７５１から電極８２４、絶縁層８７３、絶縁層８７４、および絶縁層８８２を省略した構成を有する。これらの電極や絶縁層を設けないことで、トランジスタの生産性を高めることができる。よって、半導体装置の生産性を高めることができる。
ｓ−ｃｈａｎｎｅｌ型トランジスタの他の一例を図２７に示す。図２７（Ａ）はトランジスタ７５２の上面図である。図２７（Ｂ）は、図２７（Ａ）中に一点鎖線で示した部位Ｌ１−Ｌ２および部位Ｗ１−Ｗ２の断面図である。
トランジスタ７５２は、トランジスタ７５１と同様の構成を有するが、電極８４４ａおよび電極８４４ｂが半導体層８４２ａおよび半導体層８４２ｂの側面と接している点が異なる。また、トランジスタ７５２を覆う絶縁層８２８として、トランジスタ７５１と同様の平坦な表面を有する絶縁層を用いてもよい。また、絶縁層８２９上に、電極８２５ａ、電極８２５ｂ、および電極８２５ｃを設けてもよい。
ｓ−ｃｈａｎｎｅｌ型トランジスタの他の一例を図２８に示す。図２８（Ａ）はトランジスタ７５３の上面図である。図２８（Ｂ）は、図２８（Ａ）中に一点鎖線で示した部位Ｌ１−Ｌ２および部位Ｗ１−Ｗ２の断面図である。トランジスタ７５３も、トランジスタ７５１と同様に、絶縁層８７２に設けた凸部の上に半導体層８４２ａおよび半導体層８４２ｂが設けられている。また、半導体層８４２ｂ上に電極８４４ａ、および電極８４４ｂが設けられている。半導体層８４２ｂの電極８４４ａと重なる領域が、トランジスタ７５３のソースまたはドレインの一方として機能できる。半導体層８４２ｂの電極８４４ｂと重なる領域が、トランジスタ７５３のソースまたはドレインの他方として機能できる。よって、半導体層８４２ｂの、電極８４４ａと電極８４４ｂに挟まれた領域８６９が、チャネル形成領域として機能できる。
トランジスタ７５３は、絶縁層８２８の一部を除去して領域８６９と重なる領域に開口が設けられ、該開口の側面および底面に沿って半導体層８４２ｃが設けられている。また、該開口内に、半導体層８４２ｃを介して、かつ、該開口の側面および底面に沿って、絶縁層８２６が設けられている。また、該開口内に、半導体層８４２ｃおよび絶縁層８２６を介して、かつ、該開口の側面および底面に沿って、電極８６３が設けられている。
なお、該開口は、チャネル幅方向の断面において、半導体層８４２ａおよび半導体層８４２ｂよりも大きく設けられている。よって、領域８６９において、半導体層８４２ａおよび半導体層８４２ｂの側面は、半導体層８４２ｃに覆われている。
また、絶縁層８２８上に絶縁層８２９が設けられ、絶縁層８２９上に絶縁層８７７が設けられている。また、絶縁層８７７上に電極８２５ａ、電極８２５ｂ、および電極８２５ｃが設けられている。電極８２５ａは、絶縁層８７７、絶縁層８２９、および絶縁層８２８の一部を除去して形成した開口において、コンタクトプラグを介して電極８４４ａと電気的に接続されている。また、電極８２５ｂは、絶縁層８７７、絶縁層８２９、および絶縁層８２８の一部を除去して形成した開口において、コンタクトプラグを介して電極８４４ｂと電気的に接続されている。また、電極８２５ｃは、絶縁層８７７および絶縁層８２９の一部を除去して形成した開口において、コンタクトプラグを介して電極８６３と電気的に接続されている。
また、目的によっては、バックゲートとして機能できる電極８２４を設けなくてもよい。図２９（Ａ）はトランジスタ７５３ａの上面図である。図２９（Ｂ）は、図２９（Ａ）中に一点鎖線で示した部位Ｌ１−Ｌ２および部位Ｗ１−Ｗ２の断面図である。トランジスタ７５３ａは、トランジスタ７５３から電極８２４、絶縁層８７４、および絶縁層８８２を省略した構成を有する。これらの電極や絶縁層を設けないことで、トランジスタの生産性を高めることができる。よって、半導体装置の生産性を高めることができる。
ｓ−ｃｈａｎｎｅｌ型トランジスタの他の一例を図３０に示す。図３０（Ａ）はトランジスタ７５４の上面図である。図３０（Ｂ）は、図３０（Ａ）に一点鎖線で示した部位Ｌ１−Ｌ２の断面図である。図３０（Ｃ）は、図３０（Ａ）に一点鎖線で示した部位Ｗ１−Ｗ２の断面図である。
トランジスタ７５４は、バックゲート電極を有するボトムゲート型のトランジスタの一種である。トランジスタ７５４は、絶縁層８７４上に電極８６３が形成され、電極８６３を覆って絶縁層８２６が設けられている。また、絶縁層８２６上の電極８６３と重なる領域に半導体層８４２が形成されている。トランジスタ７５４が有する半導体層８４２は、半導体層８４２ａと半導体層８４２ｂの積層を有する。
また、半導体層８４２の一部に接して、絶縁層８２６上に電極８４４ａおよび電極８４４ｂが形成されている。また、半導体層８４２の一部に接して、電極８４４ａおよび電極８４４ｂ上に絶縁層８２８が形成されている。また、絶縁層８２８上に絶縁層８２９が形成されている。また、絶縁層８２９上の半導体層８４２と重なる領域に電極８２４が形成されている。
絶縁層８２９上に設けられた電極８２４は、絶縁層８２９、絶縁層８２８、および絶縁層８２６に設けられた開口８４７ａおよび開口８４７ｂにおいて、電極８６３と電気的に接続されている。よって、電極８２４と電極８６３には、同じ電位が供給される。また、開口８４７ａおよび開口８４７ｂは、どちらか一方を設けなくてもよい。また、開口８４７ａおよび開口８４７ｂの両方を設けなくてもよい。開口８４７ａおよび開口８４７ｂの両方を設けない場合は、電極８２４と電極８６３に異なる電位を供給することができる。
＜エネルギーバンド構造２＞
図３３（Ｂ）は、図３０（Ｂ）にＤ３−Ｄ４の丸印で示す部位のエネルギーバンド構造図である。図３３（Ｂ）は、トランジスタ７５４のチャネル形成領域のエネルギーバンド構造を示している。
図３３（Ｂ）中、Ｅｃ８２８は、絶縁層８２８の伝導帯下端のエネルギーを示している。半導体層８４２を半導体層８４２ａと半導体層８４２ｂの２層とすることで、トランジスタの生産性を高めることができる。なお、半導体層８４２ｃを設けない分、トラップ準位８９０の影響を受けやすくなる場合があるが、半導体層８４２を単層構造とした場合よりも高い電界効果移動度を実現することができる。
また、目的によっては、バックゲートとして機能できる電極８２４を設けなくてもよい。図３１（Ａ）はトランジスタ７５４ａの上面図である。図３１（Ｂ）および図３１（Ｃ）は、図３１（Ａ）中に一点鎖線で示した部位Ｌ１−Ｌ２および部位Ｗ１−Ｗ２の断面図である。トランジスタ７５４ａは、トランジスタ７５４から電極８２４、開口８４７ａおよび開口８４７ｂを省略した構成を有する。これらの電極や開口を設けないことで、トランジスタの生産性を高めることができる。よって、半導体装置の生産性を高めることができる。
図３２に、ｓ−ｃｈａｎｎｅｌ構造を有するトランジスタの一例を示す。図３２に例示するトランジスタ７４８は、前述したトランジスタ７４７とほぼ同様の構成を有する。トランジスタ７４８はバックゲートを有するトップゲート型のトランジスタの一種である。図３２（Ａ）はトランジスタ７４８の上面図である。図３２（Ｂ）は、図３２（Ａ）に一点鎖線で示した部位Ｌ１−Ｌ２の断面図である。図３２（Ｃ）は、図３２（Ａ）に一点鎖線で示した部位Ｗ１−Ｗ２の断面図である。
図３２は、トランジスタ７４８を構成する半導体層８４２にシリコンなどの無機半導体層を用いる場合の構成例を示している。図３２において、基板８７１の上に電極８２４が設けられ、電極８２４の上に絶縁層８７２が設けられている。また、絶縁層８７２が有する凸部の上に半導体層８４２が形成されている。
半導体層８４２は、半導体層８４２ｉと、２つの半導体層８４２ｔと、２つの半導体層８４２ｕとを有する。半導体層８４２ｉは、２つの半導体層８４２ｔの間に配置されている。また、半導体層８４２ｉと２つの半導体層８４２ｔは、２つの半導体層８４２ｕの間に配置されている。また、半導体層８４２ｉと重なる領域に電極８６３が設けられている。
トランジスタ７４８がオン状態の時に半導体層８４２ｉにチャネルが形成される。よって、半導体層８４２ｉはチャネル形成領域として機能する。また、半導体層８４２ｔは低濃度不純物領域（ＬＤＤ）として機能する。また、半導体層８４２ｕは高濃度不純物領域として機能する。なお、２つの半導体層８４２ｔのうち、一方または両方の半導体層８４２ｔを設けなくてもよい。また、２つの半導体層８４２ｕのうち、一方の半導体層８４２ｕはソース領域として機能し、他方の半導体層８４２ｕはドレイン領域として機能する。
絶縁層８２９上に設けられた電極８４４ａは、絶縁層８２６、絶縁層８２８、および絶縁層８２９に設けられた開口８４７ｃにおいて、半導体層８４２ｕの一方と電気的に接続されている。また、絶縁層８２９上に設けられた電極８４４ｂは、絶縁層８２６、絶縁層８２８、および絶縁層８２９に設けられた開口８４７ｄにおいて、半導体層８４２ｕの他方と電気的に接続されている。
絶縁層８２６上に設けられた電極８６３は、絶縁層８２６、および絶縁層８７２に設けられた開口８４７ａおよび開口８４７ｂにおいて、電極８２４と電気的に接続されている。よって、電極８６３と電極８２４には、同じ電位が供給される。また、開口８４７ａおよび開口８４７ｂは、どちらか一方を設けなくてもよい。また、開口８４７ａおよび開口８４７ｂの両方を設けなくてもよい。開口８４７ａおよび開口８４７ｂの両方を設けない場合は、電極８６３と電極８２４に異なる電位を供給することができる。
＜成膜方法＞
本明細書等に示す電極などの導電層、絶縁層、および半導体層は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、蒸着法、またはスパッタリング法などを用いて形成することができる。一般に、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ ＣＶＤ）法などに分類できる。また、大気圧下で成膜を行なう常圧ＣＶＤ（ＡＰＣＶＤ：Ａｔｍｏｓｐｈｅｒｉｃ Ｐｒｅｓｓｕｒｅ ＣＶＤ）法などもある。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法などに分類できる。
また、一般に、蒸着法は、抵抗加熱蒸着法、電子線蒸着法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＩＡＤ（Ｉｏｎ ｂｅａｍ Ａｓｓｉｓｔｅｄ Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などに分類できる。
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、ＭＯＣＶＤ法や蒸着法などの、成膜時にプラズマを用いない成膜方法を用いると、被形成面にダメージが生じにくく、また、欠陥の少ない膜が得られる。
また、一般に、スパッタリング法は、ＤＣスパッタリング法、マグネトロンスパッタリング法、ＲＦスパッタリング法、イオンビームスパッタリング法、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）スパッタリング法、対向ターゲットスパッタリング法などに分類できる。
対向ターゲットスパッタリング法では、プラズマがターゲット間に閉じこめられるため、基板へのプラズマダメージを低減することができる。また、ターゲットの傾きによっては、スパッタリング粒子の基板への入射角度を浅くすることができるため、段差被覆性を高めることができる。
なお、ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、トランジスタや半導体装置の生産性を高めることができる場合がある。
＜基板＞
基板８７１として用いる材料に大きな制限はない。目的に応じて、透光性の有無や加熱処理に耐えうる程度の耐熱性などを勘案して決定すればよい。例えばバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、基板８７１として、半導体基板、可撓性基板（フレキシブル基板）、貼り合わせフィルム、基材フィルムなどを用いてもよい。
半導体基板としては、例えば、シリコン、もしくはゲルマニウムなどを材料とした単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、もしくは酸化ガリウムを材料とした化合物半導体基板などがある。また、半導体基板は、単結晶半導体であってもよいし、多結晶半導体であってもよい。
可撓性基板、貼り合わせフィルム、基材フィルムなどの材料としては、例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、ポリテトラフルオロエチレン（ＰＴＦＥ）、ポリプロピレン、ポリエステル、ポリフッ化ビニル、ポリ塩化ビニル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アラミド、エポキシ樹脂、アクリル樹脂などを用いることができる。
基板８７１に用いる可撓性基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。基板８７１に用いる可撓性基板は、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。特に、アラミドは、線膨張率が低いため、可撓性基板として好適である。
＜絶縁層＞
絶縁層８２２、絶縁層８２６、絶縁層８２８、絶縁層８２９、絶縁層８７２、絶縁層８７３、絶縁層８７４、絶縁層８７５、絶縁層８７７、および絶縁層８８２は、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどから選ばれた材料を、単層でまたは積層して用いる。また、酸化物材料、窒化物材料、酸化窒化物材料、窒化酸化物材料のうち、複数の材料を混合した材料を用いてもよい。
なお、本明細書中において、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。また、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいう。なお、各元素の含有量は、例えば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）等を用いて測定することができる。
特に絶縁層８７５および絶縁層８２９は、不純物が透過しにくい絶縁性材料を用いて形成することが好ましい。例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁材料を、単層で、または積層で用いればよい。例えば、不純物が透過しにくい絶縁性材料として、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、窒化シリコンなどを挙げることができる。また、絶縁層８７５または絶縁層８２９として、絶縁性の高い酸化インジウム錫亜鉛（Ｉｎ−Ｓｎ−Ｚｎ酸化物）などを用いてもよい。
絶縁層８７５に不純物が透過しにくい絶縁性材料を用いることで、基板８７１側からの不純物の拡散を抑制し、トランジスタの信頼性を高めることができる。絶縁層８２９に不純物が透過しにくい絶縁性材料を用いることで、絶縁層８２９側からの不純物の拡散を抑制し、トランジスタの信頼性を高めることができる。
絶縁層８２２、絶縁層８２６、絶縁層８２８、絶縁層８２９、絶縁層８７２、絶縁層８７３、絶縁層８７４、絶縁層８７７、および絶縁層８８２として、これらの材料で形成される絶縁層を複数積層して用いてもよい。絶縁層８２２、絶縁層８２６、絶縁層８２８、絶縁層８２９、絶縁層８７２、絶縁層８７３、絶縁層８７４、絶縁層８７７、および絶縁層８８２の形成方法は特に限定されず、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法、スピンコート法などの各種形成方法を用いることができる。
例えば、熱ＣＶＤ法を用いて、酸化アルミニウムを成膜する場合には、溶媒とアルミニウム前駆体化合物を含む液体（ＴＭＡなど）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。なお、トリメチルアルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材料液としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
例えば、ＰＥＣＶＤ法を用いて酸化シリコンまたは酸化窒化シリコンを形成する場合には、原料ガスとしてシリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素等がある。
また、堆積性気体のガス流量に対する酸化性気体のガス流量を２０倍以上１００倍未満、または４０倍以上８０倍以下とし、処理室内の圧力を１００Ｐａ以下、または５０Ｐａ以下とすることで、欠陥量の少ない酸化窒化シリコン膜を形成することができる。
また、処理室内に載置された基板を２８０℃以上４００℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を２０Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２５０Ｐａ以下とし、処理室内に設けられる電極に高周波電力を供給することで、緻密な酸化シリコンまたは酸化窒化シリコンを形成することができる。
また、酸化シリコンまたは酸化窒化シリコンを、有機シランガスを用いたＣＶＤ法を用いて形成することができる。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）などのシリコン含有化合物を用いることができる。有機シランガスを用いたＣＶＤ法を用いることで、被覆性の高い絶縁層を形成することができる。
また、絶縁層を、マイクロ波を用いたプラズマＣＶＤ法を用いて形成してもよい。マイクロ波とは３００ＭＨｚから３００ＧＨｚの周波数域を指す。マイクロ波において、電子温度が低く、電子エネルギーが小さい。また、供給された電力において、電子の加速に用いられる割合が少なく、より多くの分子の解離及び電離に用いられることが可能であり、密度の高いプラズマ（高密度プラズマ）を励起することができる。このため、被成膜面及び堆積物へのプラズマダメージが少なく、欠陥の少ない絶縁層を形成することができる。
また、半導体層８４２として酸化物半導体を用いる場合、半導体層８４２中の水素濃度の増加を防ぐために、絶縁層中の水素濃度を低減することが好ましい。特に、半導体層８４２と接する絶縁層中の水素濃度を低減することが好ましい。具体的には、絶縁層中の水素濃度を、ＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、半導体層８４２中の窒素濃度の増加を防ぐために、絶縁層中の窒素濃度を低減することが好ましい。特に、半導体層８４２と接する絶縁層中の窒素濃度を低減することが好ましい。具体的には、絶縁層中の窒素濃度を、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
なお、ＳＩＭＳ分析によって測定された濃度は、プラスマイナス４０％の変動を含む場合がある。
また、半導体層８４２として酸化物半導体を用いる場合、絶縁層は、加熱により酸素が放出される絶縁層（「過剰酸素を含む絶縁層」ともいう。）を用いて形成することが好ましい。特に、半導体層８４２と接する絶縁層は、過剰酸素を含む絶縁層とすることが好ましい。例えば、当該絶縁層の表面温度が１００℃以上７００℃以下、好ましくは１００℃以上５００℃以下の加熱処理で行われるＴＤＳ分析において、酸素原子に換算した酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、あるいは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である絶縁層が好ましい。
また、過剰酸素を含む絶縁層は、絶縁層に酸素を添加する処理を行って形成することもできる。酸素を添加する処理は、酸素雰囲気下による熱処理や、イオン注入装置、イオンドーピング装置またはプラズマ処理装置を用いて行うことができる。酸素を添加するためのガスとしては、１６Ｏ２もしくは１８Ｏ２などの酸素ガス、亜酸化窒素ガスまたはオゾンガスなどを用いることができる。また、プラズマ処理で酸素の添加を行う場合、マイクロ波で酸素を励起し、高密度な酸素プラズマを発生させることで、絶縁層への酸素添加量を増加させることができる。なお、本明細書では酸素を添加する処理を「酸素ドープ処理」ともいう。
また、酸素を含む雰囲気中でスパッタリング法により絶縁層を成膜することで、当該絶縁層の被形成層に酸素を導入することができる。
また、一般に、容量素子は対向する二つの電極の間に誘電体を挟む構成を有し、誘電体の厚さが薄いほど（対向する二つの電極間距離が短いほど）、また、誘電体の誘電率が大きいほど容量値が大きくなる。ただし、容量素子の容量値を増やすために誘電体を薄くすると、トンネル効果などに起因して、二つの電極間に意図せずに流れる電流（以下、「リーク電流」ともいう。）が増加しやすくなり、また、容量素子の絶縁耐圧が低下しやすくなる。
トランジスタのゲート電極、ゲート絶縁層、半導体層が重畳する部分は、容量素子として機能する（以下、「ゲート容量」ともいう。）。なお、半導体層の、ゲート絶縁層を介してゲート電極と重畳する領域にチャネルが形成される。すなわち、ゲート電極とチャネル形成領域が、容量素子の二つの電極として機能する。また、ゲート絶縁層が容量素子の誘電体として機能する。ゲート容量の容量値は大きいほうが好ましいが、容量値を大きくするためにゲート絶縁層を薄くすると、前述のリーク電流の増加や、絶縁耐圧の低下といった問題が生じやすい。
そこで、誘電体として、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、酸化ハフニウム、または酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いると、誘電体を厚くしても、容量素子の容量値を十分確保することが可能となる。
例えば、誘電体として誘電率が大きいｈｉｇｈ−ｋ材料を用いると、誘電体を厚くしても、誘電体として酸化シリコンを用いた場合と同等の容量値を実現できるため、容量素子を形成する二つの電極間に生じるリーク電流を低減できる。なお、誘電体をｈｉｇｈ−ｋ材料と、他の絶縁材料との積層構造としてもよい。
また、絶縁層８２８は、平坦な表面を有する絶縁層である。絶縁層８２８としては、上記絶縁性材料のほかに、ポリイミド、アクリル系樹脂、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ系樹脂等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁層を複数積層してもよい。
なお、シロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有していても良い。
絶縁層８２８の形成方法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法など）、印刷法（スクリーン印刷、オフセット印刷など）などを用いればよい。
また、試料表面にＣＭＰ処理を行なってもよい。ＣＭＰ処理を行うことにより、試料表面の凹凸を低減し、この後形成される絶縁層や導電層の被覆性を高めることができる。
＜半導体層＞
半導体層８４２としては、単結晶半導体、多結晶半導体、微結晶半導体、非晶質半導体などを用いることができる。半導体材料としては、例えば、シリコンや、ゲルマニウムなどを用いることができる。また、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、酸化物半導体、窒化物半導体などの化合物半導体や、有機半導体などを用いることができる。
また、半導体層８４２として有機物半導体を用いる場合は、芳香環をもつ低分子有機材料やπ電子共役系導電性高分子などを用いることができる。例えば、ルブレン、テトラセン、ペンタセン、ペリレンジイミド、テトラシアノキノジメタン、ポリチオフェン、ポリアセチレン、ポリパラフェニレンビニレンなどを用いることができる。
また、前述した通り、酸化物半導体のバンドギャップは２ｅＶ以上あるため、半導体層８４２に酸化物半導体を用いると、オフ電流が極めて少ないトランジスタを実現することができる。また、ＯＳトランジスタは、ソースとドレイン間の絶縁耐圧が高い。よって、信頼性の良好なトランジスタを提供できる。また、出力電圧が大きく高耐圧なトランジスタを提供できる。また、信頼性の良好な半導体装置などを提供できる。また、出力電圧が大きく高耐圧な半導体装置を提供することができる。
また、例えば、チャネルが形成される半導体層に結晶性を有するシリコンを用いたトランジスタ（以下、結晶性Ｓｉトランジスタともいう）は、ＯＳトランジスタよりも比較的高い移動度を得やすい。一方で、結晶性Ｓｉトランジスタは、ＯＳトランジスタのように極めて少ないオフ電流の実現が困難である。よって、半導体層に用いる半導体材料は、目的や用途に応じて適宜使い分けることが肝要である。例えば、目的や用途に応じて、ＯＳトランジスタと結晶性Ｓｉトランジスタなどを組み合わせて用いてもよい。
本実施の形態では、半導体層８４２として酸化物半導体を用いる場合について説明する。半導体層８４２に用いる酸化物半導体は、例えば、インジウム（Ｉｎ）を含む酸化物半導体を用いることが好ましい。酸化物半導体は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、酸化物半導体は、元素Ｍを含むと好ましい。
元素Ｍは、好ましくは、アルミニウム、ガリウム、イットリウムまたはスズなどである。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、酸化物半導体は、亜鉛を含むと好ましい。酸化物半導体は亜鉛を含むと結晶化しやすくなる場合がある。
ただし、半導体層８４２に用いる酸化物半導体は、インジウムを含む酸化物に限定されない。酸化物半導体は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物、酸化ガリウムなどの、インジウムを含まず、亜鉛を含む酸化物、ガリウムを含む酸化物、スズを含む酸化物半導体などであっても構わない。
例えば、半導体層８４２として、熱ＣＶＤ法でＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ３）３）、トリメチルガリウム（Ｇａ（ＣＨ３）３）、およびジメチル亜鉛（Ｚｎ（ＣＨ３）２）を用いる。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、半導体層８４２として、ＡＬＤ法で、ＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを用いてＩｎＯ２層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを用いてＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを用いてＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを用いてＩｎＧａＯ２層やＩｎＺｎＯ２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに代えてＡｒ等の不活性ガスで水をバブリングしたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスやトリス（アセチルアセトナト）インジウムを用いても良い。なお、トリス（アセチルアセトナト）インジウムは、Ｉｎ（ａｃａｃ）３とも呼ぶ。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスやトリス（アセチルアセトナト）ガリウムを用いても良い。なお、トリス（アセチルアセトナト）ガリウムは、Ｇａ（ａｃａｃ）３とも呼ぶ。また、Ｚｎ（ＣＨ３）２ガスや、酢酸亜鉛を用いても良い。これらのガス種には限定されない。
酸化物半導体をスパッタリング法で成膜する場合、パーティクル数低減のため、インジウムを含むターゲットを用いると好ましい。また、元素Ｍの原子数比が高い酸化物ターゲットを用いた場合、ターゲットの導電性が低くなる場合がある。インジウムを含むターゲットを用いる場合、ターゲットの導電率を高めることができ、ＤＣ放電、ＡＣ放電が容易となるため、大面積の基板へ対応しやすくなる。したがって、半導体装置の生産性を高めることができる。
また、前述した通り、酸化物半導体をスパッタリング法で成膜する場合、ターゲットの原子数比を、例えば、Ｉｎ：Ｍ：Ｚｎが３：１：１、３：１：２、３：１：４、１：１：０．５、１：１：１、１：１：２、１：４：４、５：１：７、４：２：４．１、およびこれらの近傍などとすればよい。
スパッタリング法を用いて酸化物半導体を形成する場合、基板温度を１５０℃以上７５０℃以下、または１５０℃以上４５０℃以下、または２００℃以上３５０℃以下として成膜することで、酸化物半導体の結晶性を高めることができる。
なお、酸化物半導体をスパッタリング法で成膜すると、ターゲットの原子数比からずれた原子数比の酸化物半導体が成膜される場合がある。特に、亜鉛は、ターゲットの原子数比よりも成膜された膜の原子数比が小さくなる場合がある。具体的には、ターゲットに含まれる亜鉛の原子数比の４０ａｔｏｍｉｃ％以上９０ａｔｏｍｉｃ％程度以下となる場合がある。
半導体層８４２ａ、半導体層８４２ｂ、および半導体層８４２ｃは、ＩｎもしくはＧａの一方、または両方を含む材料で形成することが好ましい。代表的には、Ｉｎ−Ｇａ酸化物（ＩｎとＧａを含む酸化物）、Ｉｎ−Ｚｎ酸化物（ＩｎとＺｎを含む酸化物）、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｉｎと、元素Ｍと、Ｚｎを含む酸化物。元素Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆから選ばれた１種類以上の元素で、Ｉｎよりも酸素との結合力が強い金属元素である。）がある。
半導体層８４２ａおよび半導体層８４２ｃは、半導体層８４２ｂを構成する金属元素のうち、１種類以上の同じ金属元素を含む材料により形成されることが好ましい。このような材料を用いると、半導体層８４２ａおよび半導体層８４２ｂとの界面、ならびに半導体層８４２ｃおよび半導体層８４２ｂとの界面に界面準位を生じにくくすることができる。よって、界面におけるキャリアの散乱や捕獲が生じにくく、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタの閾値電圧のばらつきを低減することが可能となる。よって、良好な電気特性を有する半導体装置を実現することが可能となる。
また、半導体層８４２ｂがＩｎ−Ｍ−Ｚｎ酸化物であり、半導体層８４２ａおよび半導体層８４２ｃもＩｎ−Ｍ−Ｚｎ酸化物であるとき、半導体層８４２ａおよび半導体層８４２ｃをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、半導体層８４２ｂをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］とすると、ｙ１／ｘ１がｙ２／ｘ２よりも大きくなるように半導体層８４２ａ、半導体層８４２ｃ、および半導体層８４２ｂを選択することができる。好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも１．５倍以上大きくなるように半導体層８４２ａ、半導体層８４２ｃ、および半導体層８４２ｂを選択する。さらに好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも２倍以上大きくなるように半導体層８４２ａ、半導体層８４２ｃ、および半導体層８４２ｂを選択する。より好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも３倍以上大きくなるように半導体層８４２ａ、半導体層８４２ｃおよび半導体層８４２ｂを選択する。ｙ１がｘ１以上であるとトランジスタに安定した電気特性を付与できるため好ましい。ただし、ｙ１がｘ１の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ１はｘ１の３倍未満であると好ましい。半導体層８４２ａおよび半導体層８４２ｃを上記構成とすることにより、半導体層８４２ａおよび半導体層８４２ｃを、半導体層８４２ｂよりも酸素欠損が生じにくい層とすることができる。
なお、半導体層８４２ａおよび半導体層８４２ｃがＩｎ−Ｍ−Ｚｎ酸化物であるとき、Ｉｎおよび元素Ｍの和を１００ａｔｏｍｉｃ％としたときのＩｎと元素Ｍの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、元素Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、元素Ｍが７５ａｔｏｍｉｃ％以上とする。また、半導体層８４２ｂがＩｎ−Ｍ−Ｚｎ酸化物であるとき、Ｉｎおよび元素Ｍの和を１００ａｔｏｍｉｃ％としたときのＩｎと元素Ｍの原子数比率は好ましくはＩｎが２５ａｔｏｍｉｃ％以上、元素Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、元素Ｍが６６ａｔｏｍｉｃ％未満とする。
例えば、ＩｎまたはＧａを含む半導体層８４２ａ、およびＩｎまたはＧａを含む半導体層８４２ｃとしてＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：４：５、１：６：４、または１：９：６およびこれらの近傍の原子数比のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物や、Ｉｎ：Ｇａ＝１：９などの原子数比のターゲットを用いて形成したＩｎ−Ｇａ酸化物や、酸化ガリウムなどを用いることができる。また、半導体層８４２ｂとしてＩｎ：Ｇａ：Ｚｎ＝３：１：２、１：１：１、５：５：６、５：１：７、または４：２：４．１およびこれらの近傍の原子数比のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。なお、半導体層８４２ａ、半導体層８４２ｂ、および半導体層８４２ｃの原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。
また、ＯＳトランジスタに安定した電気特性を付与するためには、酸化物半導体層中の不純物及び酸素欠損を低減して高純度真性化し、半導体層８４２を真性または実質的に真性と見なせる酸化物半導体層とすることが好ましい。また、少なくとも半導体層８４２中のチャネル形成領域が真性または実質的に真性と見なせる酸化物半導体層とすることが好ましい。
特に、半導体層８４２ｂ中の不純物および酸素欠損を低減して高純度真性化し、半導体層８４２ｂを真性または実質的に真性と見なせる酸化物半導体層とすることが好ましい。また、少なくとも半導体層８４２ｂ中のチャネル形成領域が真性または実質的に真性と見なせる半導体層とすることが好ましい。なお、真性または実質的に真性な酸化物半導体については後述する。
また、半導体層８４２に酸化物半導体層を用いる場合は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部を有する酸化物半導体の一つである。なお、ＣＡＡＣ−ＯＳの詳細についは後述する。
また、半導体層８４２に用いる酸化物半導体層は、ＣＡＡＣでない領域が当該酸化物半導体層全体の２０％未満であることが好ましい。
ＣＡＡＣ−ＯＳは誘電率異方性を有する。具体的には、ＣＡＡＣ−ＯＳはａ軸方向およびｂ軸方向の誘電率よりも、ｃ軸方向の誘電率が大きい。チャネルが形成される半導体層にＣＡＡＣ−ＯＳを用いて、ゲート電極をｃ軸方向に配置したトランジスタは、ｃ軸方向の誘電率が大きいため、ゲート電極から生じる電界がＣＡＡＣ−ＯＳ全体に届きやすい。よって、サブスレッショルドスイング値（Ｓ値）を小さくすることができる。また、半導体層にＣＡＡＣ−ＯＳを用いたトランジスタは、微細化によるＳ値の増大が生じにくい。
また、ＣＡＡＣ−ＯＳはａ軸方向およびｂ軸方向の誘電率が小さいため、ソースとドレイン間に生じる電界の影響が緩和される。よって、チャネル長変調効果や、短チャネル効果、などが生じにくく、トランジスタの信頼性を高めることができる。
ここで、チャネル長変調効果とは、ドレイン電圧が閾値電圧よりも高い場合に、ドレイン側から空乏層が広がり、実効上のチャネル長が短くなる現象を言う。また、短チャネル効果とは、チャネル長が短くなることにより、閾値電圧の低下などの電気特性の悪化が生じる現象を言う。微細なトランジスタほど、これらの現象による電気特性の劣化が生じやすい。
酸化物半導体層の形成後、酸素ドープ処理を行ってもよい。また、酸化物半導体層に含まれる水分または水素などの不純物をさらに低減して、酸化物半導体層を高純度化するために、加熱処理を行うことが好ましい。
例えば、減圧雰囲気下、窒素や希ガスなどの不活性雰囲気下、酸化性雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、酸化物半導体層に加熱処理を施す。なお、酸化性雰囲気とは、酸素、オゾンまたは窒化酸素などの酸化性ガスを１０ｐｐｍ以上含有する雰囲気をいう。また、不活性雰囲気とは、前述の酸化性ガスが１０ｐｐｍ未満であり、その他、窒素または希ガスで充填された雰囲気をいう。
また、加熱処理を行うことにより、不純物の放出と同時に絶縁層８２６に含まれる酸素を酸化物半導体層中に拡散させ、当該酸化物半導体層に含まれる酸素欠損を低減することができる。なお、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。なお、加熱処理は、酸化物半導体層の形成後であればいつ行ってもよい。
加熱処理に用いる加熱装置に特別な限定はなく、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置であってもよい。例えば、電気炉や、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。
加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。処理時間は２４時間以内が好ましい。２４時間を超える加熱処理は生産性の低下を招くため好ましくない。
＜酸化物半導体の結晶構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ ＯＳは、物性的に非晶質酸化物半導体に近い。
なお、以下の説明において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
［ＣＡＡＣ−ＯＳ］
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図４０（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図４０（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図４０（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図４０（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図４０（Ｅ）に示す。図４０（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図４０（Ｅ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図４０（Ｅ）における第２リングは（１１０）面などに起因すると考えられる。
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
図４１（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。
図４１（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
また、図４１（Ｂ）および図４１（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図４１（Ｄ）および図４１（Ｅ）は、それぞれ図４１（Ｂ）および図４１（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図４１（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。
図４１（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
図４１（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を点線で示し、格子配列の向きの変化を破線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形または／および七角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
［ｎｃ−ＯＳ］
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図４２（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図４２（Ｂ）に示す。図４２（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図４２（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
図４２（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
［ａ−ｌｉｋｅ ＯＳ］
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
図４３に、ａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図４３（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図４３（Ｂ）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図４３（Ａ）および図４３（Ｂ）より、ａ−ｌｉｋｅ ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密度領域と推測される。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
試料として、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図４４は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図４４より、ａ−ｌｉｋｅ ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図４４より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図４４より、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射およびＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域の直径を２３０ｎｍとした。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
［酸化物半導体のキャリア密度］
次に、酸化物半導体のキャリア密度について、以下に説明を行う。
酸化物半導体のキャリア密度に影響を与える因子としては、酸化物半導体中の酸素欠損（Ｖｏ）、または酸化物半導体中の不純物などが挙げられる。
酸化物半導体中の酸素欠損が多くなると、該酸素欠損に水素が結合（この状態をＶｏＨともいう）した際に、欠陥準位密度が高くなる。または、酸化物半導体中の不純物が多くなると、該不純物に起因し欠陥準位密度が高くなる。したがって、酸化物半導体中の欠陥準位密度を制御することで、酸化物半導体のキャリア密度を制御することができる。
ここで、酸化物半導体をチャネル領域に用いるトランジスタを考える。
トランジスタの閾値電圧のマイナスシフトの抑制、またはトランジスタのオフ電流の低減を目的とする場合においては、酸化物半導体のキャリア密度を低くする方が好ましい。酸化物半導体のキャリア密度を低くする場合においては、酸化物半導体中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。高純度真性の酸化物半導体のキャリア密度としては、８×１０１５ｃｍ−３未満、好ましくは１×１０１１ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上とすればよい。
一方で、トランジスタのオン電流の向上、またはトランジスタの電界効果移動度の向上を目的とする場合においては、酸化物半導体のキャリア密度を高くする方が好ましい。酸化物半導体のキャリア密度を高くする場合においては、酸化物半導体の不純物濃度をわずかに高める、または酸化物半導体の欠陥準位密度をわずかに高めればよい。あるいは、酸化物半導体のバンドギャップをより小さくするとよい。例えば、トランジスタのＩｄ−Ｖｇ特性のオン／オフ比が取れる範囲において、不純物濃度がわずかに高い、または欠陥準位密度がわずかに高い酸化物半導体は、実質的に真性とみなせる。また、電子親和力が大きく、それにともなってバンドギャップが小さくなり、その結果、熱励起された電子（キャリア）の密度が増加した酸化物半導体は、実質的に真性とみなせる。なお、より電子親和力が大きな酸化物半導体を用いた場合には、トランジスタの閾値電圧がより低くなる。
上述のキャリア密度が高められた酸化物半導体は、わずかにｎ型化している。したがって、キャリア密度が高められた酸化物半導体を、「Ｓｌｉｇｈｔｌｙ−ｎ」と呼称してもよい。
実質的に真性の酸化物半導体のキャリア密度は、１×１０５ｃｍ−３以上１×１０１８ｃｍ−３未満が好ましく、１×１０７ｃｍ−３以上１×１０１７ｃｍ−３以下がより好ましく、１×１０９ｃｍ−３以上５×１０１６ｃｍ−３以下がさらに好ましく、１×１０１０ｃｍ−３以上１×１０１６ｃｍ−３以下がさらに好ましく、１×１０１１ｃｍ−３以上１×１０１５ｃｍ−３以下がさらに好ましい。
また、上述の実質的に真性の酸化物半導体を用いることで、トランジスタの信頼性が向上する場合がある。ここで、図４５を用いて、酸化物半導体をチャネル領域に用いるトランジスタの信頼性が向上する理由について説明する。図４５は、酸化物半導体をチャネル領域に用いるトランジスタにおけるエネルギーバンドを説明する図である。
図４５において、ＧＥはゲート電極を、ＧＩはゲート絶縁膜を、ＯＳは酸化物半導体を、ＳＤはソース電極またはドレイン電極を、それぞれ表す。すなわち、図４５は、ゲート電極と、ゲート絶縁膜と、酸化物半導体と、酸化物半導体に接するソース電極またはドレイン電極のエネルギーバンドの一例である。
また、図４５において、ゲート絶縁膜としては、酸化シリコン膜を用い、酸化物半導体にＩｎ−Ｇａ−Ｚｎ酸化物を用いる構成である。また、酸化シリコン膜中に形成されうる欠陥の遷移レベル（εｆ）はゲート絶縁膜の伝導帯下端から約３．１ｅＶ離れた位置に形成されるものとし、ゲート電圧（Ｖｇ）が３０Ｖの場合の酸化物半導体と酸化シリコン膜との界面における酸化シリコン膜のフェルミ準位（Ｅｆ）はゲート絶縁膜の伝導帯下端から約３．６ｅＶ離れた位置に形成されるものとする。なお、酸化シリコン膜のフェルミ準位は、ゲート電圧に依存し変動する。例えば、ゲート電圧を大きくすることで、酸化物半導体と、酸化シリコン膜との界面における酸化シリコン膜のフェルミ準位（Ｅｆ）は低くなる。また、図４５中の白丸は電子（キャリア）を表し、図４５中のＸは酸化シリコン膜中の欠陥準位を表す。
図４５に示すように、ゲート電圧が印加された状態で、例えばキャリアが熱励起されると、欠陥準位（図中Ｘ）にキャリアがトラップされ、プラス（“＋”）からニュートラル（“０”）に欠陥準位の荷電状態が変化する。すなわち、酸化シリコン膜のフェルミ準位（Ｅｆ）に上述の熱励起のエネルギーを足した値が欠陥の遷移レベル（εｆ）よりも高くなる場合、酸化シリコン膜中の欠陥準位の荷電状態は正の状態から中性となり、トランジスタの閾値電圧がプラス方向に変動することになる。
また、電子親和力が異なる酸化物半導体を用いると、ゲート絶縁膜と酸化物半導体との界面のフェルミ準位が形成される深さが異なることがある。電子親和力の大きな酸化物半導体を用いると、ゲート絶縁膜と酸化物半導体との界面近傍において、ゲート絶縁膜の伝導帯下端が相対的に高くなる。この場合、ゲート絶縁膜中に形成されうる欠陥準位（図４５中Ｘ）も相対的に高くなるため、ゲート絶縁膜のフェルミ準位と、酸化物半導体のフェルミ準位とのエネルギー差が大きくなる。該エネルギー差が大きくなることにより、ゲート絶縁膜中にトラップされる電荷が少なくなる、例えば、上述の酸化シリコン膜中に形成されうる欠陥準位の荷電状態の変化が少なくなり、ゲートバイアス熱（Ｇａｔｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ：ＧＢＴともいう）ストレスにおける、トランジスタの閾値電圧の変動を小さくできる。
＜電極＞
電極８６３、電極８２４、電極８４４ａ、電極８４４ｂ、電極８２５ａ、および電極８２５ｂを形成するための導電性材料としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。これらの材料で形成される導電層を複数積層して用いてもよい。
また、電極８６３、電極８２４、電極８４４ａ、電極８４４ｂ、電極８２５ａ、および電極８２５ｂを形成するための導電性材料に、インジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物などの酸素を含む導電性材料、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を適用することもできる。また、前述した金属元素を含む材料と、酸素を含む導電性材料を組み合わせた積層構造とすることもできる。また、前述した金属元素を含む材料と、窒素を含む導電性材料を組み合わせた積層構造とすることもできる。また、前述した金属元素を含む材料、酸素を含む導電性材料、および窒素を含む導電性材料を組み合わせた積層構造とすることもできる。導電性材料の形成方法は特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法などの各種形成方法を用いることができる。
＜コンタクトプラグ＞
コンタクトプラグとしては、例えば、タングステン、ポリシリコン等の埋め込み性の高い導電性材料を用いることができる。また、当該材料の側面および底面を、チタン層、窒化チタン層またはこれらの積層からなるバリア層（拡散防止層）で覆ってもよい。この場合、バリア層も含めてコンタクトプラグという場合がある。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態６）
本実施の形態では、上記実施の形態に示したトランジスタを用いた表示装置の構成例について説明する。ここでは、駆動回路の一部または全体を画素部と同じ基板上に形成することが可能な表示装置の構成例について、図３４および図３５を用いて説明する。
＜表示装置＞
表示装置の一例として、液晶素子を用いた表示装置およびＥＬ素子を用いた表示装置について説明する。なお、以下に説明する表示装置は、図１に示す表示パネル５１に用いることができる。
図３４（Ａ）において、第１の基板４００１上に設けられた画素部４００２を囲むようにして、シール材４００５が設けられ、第２の基板４００６によって封止されている。図３４（Ａ）においては、第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体または多結晶半導体で形成された信号線駆動回路４００３、および走査線駆動回路４００４が実装されている。また、信号線駆動回路４００３、走査線駆動回路４００４、または画素部４００２に与えられる各種信号および電位は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）４０１８ａ、ＦＰＣ４０１８ｂから供給されている。
図３４（Ｂ）および図３４（Ｃ）において、第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、表示素子と共に封止されている。図３４（Ｂ）および図３４（Ｃ）においては、第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体または多結晶半導体で形成された信号線駆動回路４００３が実装されている。図３４（Ｂ）および図３４（Ｃ）においては、信号線駆動回路４００３、走査線駆動回路４００４、または画素部４００２に与えられる各種信号および電位は、ＦＰＣ４０１８から供給されている。
また図３４（Ｂ）および図３４（Ｃ）においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装している例を示しているが、この構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ワイヤボンディング、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）、ＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）などを用いることができる。図３４（Ａ）は、ＣＯＧにより信号線駆動回路４００３、走査線駆動回路４００４を実装する例であり、図３４（Ｂ）は、ＣＯＧにより信号線駆動回路４００３を実装する例であり、図３４（Ｃ）は、ＴＣＰにより信号線駆動回路４００３を実装する例である。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む場合がある。
また第１の基板上に設けられた画素部および走査線駆動回路は、トランジスタを複数有しており、上記実施の形態で示したトランジスタを適用することができる。
図３５（Ａ）および図３５（Ｂ）は、図３４（Ｂ）中でＮ１−Ｎ２の鎖線で示した部位の断面構成を示す断面図である。図３５（Ａ）および図３５（Ｂ）に示す表示装置は電極４０１５を有しており、電極４０１５はＦＰＣ４０１８が有する端子と異方性導電層４０１９を介して、電気的に接続されている。また、電極４０１５は、絶縁層４１１２、絶縁層４１１１、および絶縁層４１１０に形成された開口において配線４０１４と電気的に接続されている。
電極４０１５は、第１の電極層４０３０と同じ導電層から形成され、配線４０１４は、トランジスタ４０１０、およびトランジスタ４０１１のソース電極およびドレイン電極と同じ導電層で形成されている。
また第１の基板４００１上に設けられた画素部４００２と走査線駆動回路４００４は、トランジスタを複数有しており、図３５（Ａ）および図３５（Ｂ）では、画素部４００２に含まれるトランジスタ４０１０と、走査線駆動回路４００４に含まれるトランジスタ４０１１とを例示している。図３５（Ａ）では、トランジスタ４０１０およびトランジスタ４０１１上に、絶縁層４１１２、絶縁層４１１１、および絶縁層４１１０が設けられ、図３５（Ｂ）では、絶縁層４１１２の上に隔壁４５１０が形成されている。
また、トランジスタ４０１０およびトランジスタ４０１１は、絶縁層４１０２上に設けられている。また、トランジスタ４０１０およびトランジスタ４０１１は、絶縁層４１０２上に形成された電極４０１７を有し、電極４０１７上に絶縁層４１０３が形成されている。
電極４０１７はバックゲート電極として機能することができる。
トランジスタ４０１０およびトランジスタ４０１１は、上記実施の形態で示したトランジスタを用いることができる。上記実施の形態で例示したトランジスタは、電気特性変動が抑制されており、電気的に安定である。よって、図３５（Ａ）および図３５（Ｂ）で示す本実施の形態の表示装置を信頼性の高い表示装置とすることができる。
なお、図３５（Ａ）および図３５（Ｂ）では、トランジスタ４０１０およびトランジスタ４０１１として、上記実施の形態に示したトランジスタ７５２と同様の構造を有するトランジスタを用いる場合について例示している。
また、図３５（Ａ）および図３５（Ｂ）に示す表示装置は、容量素子４０２０を有する。容量素子４０２０は、トランジスタ４０１０のソース電極またはドレイン電極の一方の一部と、電極４０２１が絶縁層４１０３を介して重なる領域を有する。電極４０２１は、電極４０１７と同じ導電層で形成されている。
一般に、表示装置に設けられる容量素子の容量は、画素部に配置されるトランジスタのリーク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。容量素子の容量は、トランジスタのオフ電流等を考慮して設定すればよい。
例えば、液晶表示装置の画素部にＯＳトランジスタを用いることにより、容量素子の容量を、液晶容量に対して１／３以下、もしくは１／５以下とすることができる。ＯＳトランジスタを用いることにより、容量素子の形成を省略することもできる。
画素部４００２に設けられたトランジスタ４０１０は表示素子と電気的に接続する。図３５（Ａ）は、表示素子として液晶素子を用いた液晶表示装置の一例である。図３５（Ａ）において、表示素子である液晶素子４０１３は、第１の電極層４０３０、第２の電極層４０３１、および液晶層４００８を含む。なお、液晶層４００８を挟持するように配向膜として機能する絶縁層４０３２、絶縁層４０３３が設けられている。第２の電極層４０３１は第２の基板４００６側に設けられ、第１の電極層４０３０と第２の電極層４０３１は液晶層４００８を介して重畳する。
またスペーサ４０３５は絶縁層を選択的にエッチングすることで得られる柱状のスペーサであり、第１の電極層４０３０と第２の電極層４０３１との間隔（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いていても良い。
なお、トランジスタ４０１０およびトランジスタ４０１１としてＯＳトランジスタを用いることが好ましい。ＯＳトランジスタは、オフ状態における電流値を低くすることができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。
また、ＯＳトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。よって、表示装置の駆動回路部や画素部に上記トランジスタを用いることで、高画質な画像を提供することができる。また、同一基板上に駆動回路部または画素部を作り分けて作製することが可能であるため、表示装置の部品点数を削減することができる。
また、表示装置において、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などを適宜設けてもよい。例えば、偏光基板および位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
また、表示装置に含まれる表示素子として、ＥＬ素子を適用することができる。ＥＬ素子は、一対の電極の間に発光性の化合物を含む層（「ＥＬ層」ともいう）を有する。一対の電極間に、ＥＬ素子の閾値電圧よりも大きい電位差を生じさせると、ＥＬ層に陽極側から正孔が注入され、陰極側から電子が注入される。注入された電子と正孔はＥＬ層において再結合し、ＥＬ層に含まれる発光物質が発光する。
また、ＥＬ素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、電圧を印加することにより、一方の電極から電子、他方の電極から正孔がそれぞれＥＬ層に注入される。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
なお、ＥＬ層は、発光性の化合物以外に、正孔注入性の高い物質、正孔輸送性の高い物質、正孔ブロック材料、電子輸送性の高い物質、電子注入性の高い物質、またはバイポーラ性の物質（電子輸送性および正孔輸送性が高い物質）などを有していてもよい。
ＥＬ層は、蒸着法（真空蒸着法を含む）、転写法、印刷法、インクジェット法、塗布法などの方法で形成することができる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。
発光素子は発光を取り出すために少なくとも一対の電極の一方が透明であればよい。そして、基板上にトランジスタおよび発光素子を形成し、当該基板とは逆側の面から発光を取り出す上面射出（トップエミッション）構造や、基板側の面から発光を取り出す下面射出（ボトムエミッション）構造や、両面から発光を取り出す両面射出（デュアルエミッション）構造の発光素子があり、どの射出構造の発光素子も適用することができる。
図３５（Ｂ）は、表示素子として発光素子を用いた発光表示装置（「ＥＬ表示装置」ともいう。）の一例である。表示素子である発光素子４５１３は、画素部４００２に設けられたトランジスタ４０１０と電気的に接続している。なお発光素子４５１３の構成は、第１の電極層４０３０、発光層４５１１、第２の電極層４０３１の積層構造であるが、この構成に限定されない。発光素子４５１３から取り出す光の方向などに合わせて、発光素子４５１３の構成は適宜変えることができる。
隔壁４５１０は、有機絶縁材料、または無機絶縁材料を用いて形成する。特に感光性の樹脂材料を用い、第１の電極層４０３０上に開口部を形成し、その開口部の側面が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
発光層４５１１は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。
発光素子４５１３に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層４０３１および隔壁４５１０上に保護層を形成してもよい。保護層としては、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、ＤＬＣ（Ｄｉａｍｏｎｄ Ｌｉｋｅ Ｃａｒｂｏｎ）などを形成することができる。また、第１の基板４００１、第２の基板４００６、およびシール材４００５によって封止された空間には充填材４５１４が設けられ密封されている。このように、外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。
充填材４５１４としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル樹脂、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）などを用いることができる。また、充填材４５１４に乾燥剤が含まれていてもよい。
シール材４００５には、ガラスフリットなどのガラス材料や、二液混合型の樹脂などの常温で硬化する硬化樹脂、光硬化性の樹脂、熱硬化性の樹脂などの樹脂材料を用いることができる。また、シール材４００５に乾燥剤が含まれていてもよい。
また、必要であれば、発光素子の射出面に偏光板、または円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板または円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
また、発光素子をマイクロキャビティ構造とすることで、色純度の高い光を取り出すことができる。また、マイクロキャビティ構造とカラーフィルタを組み合わせることで、映り込みが低減し、表示画像の視認性を高めることができる。
表示素子に電圧を印加する第１の電極層および第２の電極層（画素電極層、共通電極層、対向電極層などともいう）においては、取り出す光の方向、電極層が設けられる場所、および電極層のパターン構造によって透光性、反射性を選択すればよい。
第１の電極層４０３０、第２の電極層４０３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、インジウム錫酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
また、第１の電極層４０３０、第２の電極層４０３１はタングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）などの金属、またはその合金、もしくはその金属窒化物から一種以上を用いて形成することができる。
また、第１の電極層４０３０、第２の電極層４０３１として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導体、または、アニリン、ピロールおよびチオフェンの２種以上からなる共重合体若しくはその誘導体などがあげられる。
また、トランジスタは静電気などにより破壊されやすいため、駆動回路保護用の保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
＜装置＞
次に、表示パネルを複数設けることにより構成した装置について説明する。図３６（Ａ）に、装置９００の表示面側の斜視図を示す。図３６（Ｂ）に、装置９００の表示面側とは反対側の斜視図を示す。図３６（Ａ）、（Ｂ）には、２×２のマトリクス状（縦方向及び横方向にそれぞれ２つずつ）に設けられた４つの表示パネル９１０を有する装置９００の構成例を示すが、装置９００が有する表示パネル９１０の個数はこれに限られない。図３６（Ａ）、（Ｂ）では、各表示パネル９１０がＦＰＣと接続されている例を示す。表示パネル９１０には、本実施の形態で説明した表示装置を適用することができる。
表示パネル９１０は、可撓性を有していてもよい。可撓性を有する表示パネル９１０を用いることで、図３６（Ａ）、（Ｂ）に示すように、表示パネル９１０ａのＦＰＣ９３０ａの近傍を湾曲させ、ＦＰＣ９３０ａに隣接する表示パネル９１０ｂの表示領域９２０ｂの下側に、表示パネル９１０ａの一部、及びＦＰＣ９３０ａの一部を配置することができる。その結果、ＦＰＣ９３０ａを表示パネル９１０ｂの裏面と物理的に干渉することなく配置することができる。
さらに、各表示パネル９１０に可撓性を持たせることで、表示パネル９１０ｂの表示領域９２０ｂにおける上面の高さを、表示パネル９１０ａの表示領域９２０ａにおける上面の高さと一致するように、表示パネル９１０ｂを緩やかに湾曲させることができる。そのため、表示パネル９１０ａと表示パネル９１０ｂとが重なる領域近傍を除き、各表示領域の高さを揃えることが可能となる。
上記では、表示パネル９１０ａと表示パネル９１０ｂの関係を例に説明したが、他の隣接する２つの表示パネル間でも同様である。
隣接する２つの表示パネル９１０間の段差を軽減するため、表示パネル９１０の厚さは薄い方が好ましい。例えば表示パネル９１０の厚さを１ｍｍ以下、好ましくは３００μｍ以下、より好ましくは１００μｍ以下とすることが好ましい。また、表示パネルが薄いと、表示装置全体の薄型化又は軽量化にもつながるため、好ましい。
装置９００は、複数の表示領域９２０によって構成された表示領域９４０に画像を表示することができる。このように複数の表示パネル９１０によって構成された装置９００は、図１に示す表示部５０に用いることができる。
＜表示モジュール＞
次に、表示モジュールについて説明する。図３７に示す表示モジュール６０００は、上部カバー６００１と下部カバー６００２との間に、ＦＰＣ６００３に接続されたタッチセンサ６００４、ＦＰＣ６００５に接続された表示パネル６００６、バックライトユニット６００７、フレーム６００９、プリント基板６０１０、バッテリ６０１１を有する。なお、バックライトユニット６００７、バッテリ６０１１、タッチセンサ６００４などは、設けられない場合もある。
本発明の一態様の半導体装置は、例えば、タッチセンサ６００４、表示パネル６００６、プリント基板６０１０に実装された集積回路などに用いることができる。例えば、表示パネル６００６に前述した表示装置を用いることができる。
上部カバー６００１および下部カバー６００２は、タッチセンサ６００４や表示パネル６００６などのサイズに合わせて、形状や寸法を適宜変更することができる。
タッチセンサ６００４は、抵抗膜方式または静電容量方式のタッチセンサを表示パネル６００６に重畳して用いることができる。表示パネル６００６にタッチセンサの機能を付加することも可能である。例えば、表示パネル６００６の各画素内にタッチセンサ用電極を設け、静電容量方式のタッチパネル機能を付加することなども可能である。または、表示パネル６００６の各画素内に光センサを設け、光学式のタッチセンサの機能を付加することなども可能である。また、タッチセンサ６００４を設ける必要が無い場合は、タッチセンサ６００４を省略することができる。
バックライトユニット６００７は、光源６００８を有する。光源６００８をバックライトユニット６００７の端部に設け、光拡散板を用いる構成としてもよい。また、表示パネル６００６に発光表示装置などを用いる場合は、バックライトユニット６００７を省略することができる。
フレーム６００９は、表示パネル６００６の保護機能の他、プリント基板６０１０側から発生する電磁波を遮断するための電磁シールドとしての機能を有する。また、フレーム６００９は、放熱板としての機能を有していてもよい。
プリント基板６０１０は、電源回路、ビデオ信号およびクロック信号を出力するための信号処理回路などを有する。電源回路に電力を供給する電源としては、バッテリ６０１１であってもよいし、商用電源であってもよい。なお、電源として商用電源を用いる場合には、バッテリ６０１１を省略することができる。
また、表示モジュール６０００に、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態７）
本実施の形態では、上記実施の形態で説明した装置又はテレビジョンシステムなどを用いた電子機器の例について説明する。
本発明の一態様に係る装置又はテレビジョンシステムなどを用いた電子機器として、テレビ、モニタ等の表示装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記録媒体に記憶された静止画又は動画を再生する画像再生装置、携帯情報端末、タブレット型端末、携帯型遊技機、パチンコ機などの固定式遊技機、電卓、電子手帳、電子書籍端末、ビデオカメラ、デジタルスチルカメラなどが挙げられる。
図３８（Ａ）に示す携帯型遊技機８１００は、筐体８１０１、筐体８１０２、表示部８１０３、表示部８１０４、マイク８１０５、スピーカ８１０６、操作スイッチ８１０７、センサ用光源８１０８、センサ８１０９等を有する。また、携帯型遊技機８１００は、筐体８１０１の内側にアンテナ、バッテリなどを備える。なお、図３８（Ａ）に示した携帯型遊技機は、２つの表示部８１０３と表示部８１０４とを有しているが、表示部の数は、これに限定されない。表示部８１０３は、入力装置としてタッチセンサが設けられており、スタイラス８１１０等により操作可能となっている。
図３８（Ｂ）に示す情報端末８２００は、筐体８２０１に、表示部８２０２、マイク８２０７、スピーカ部８２０４、カメラ８２０３、外部接続部８２０６、操作スイッチ８２０５、センサ用光源８２０８、およびセンサ８２０９等を有する。表示部８２０２は、可撓性基板が用いられた表示パネルおよびタッチセンサを備える。また、情報端末８２００は、筐体８２０１の内側にアンテナ、バッテリなどを備える。情報端末８２００は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型パーソナルコンピュータ、電子書籍端末等として用いることができる。
図３８（Ｃ）に示すノート型パーソナルコンピュータ８３００は、筐体８３０１、表示部８３０２、キーボード８３０３、およびポインティングデバイス８３０４、センサ用光源８３０５、およびセンサ８３０６等を有する。また、ノート型パーソナルコンピュータ８３００は、筐体８３０１の内側にアンテナ、バッテリなどを備える。
図３８（Ｄ）に示すビデオカメラ８４００は、筐体８４０１、筐体８４０２、表示部８４０３、操作スイッチ８４０４、レンズ８４０５、および接続部８４０６等を有する。操作スイッチ８４０４およびレンズ８４０５は筐体８４０１に設けられており、表示部８４０３、センサ用光源８４０７、およびセンサ８４０８は筐体８４０２に設けられている。また、ビデオカメラ８４００は、筐体８４０１の内側にアンテナ、バッテリなどを備える。そして、筐体８４０１と筐体８４０２は、接続部８４０６により接続されており、筐体８４０１と筐体８４０２の間の角度は、接続部８４０６により変えることが可能な構造となっている。筐体８４０１に対する筐体８４０２の角度によって、表示部８４０３に表示される画像の向きの変更や、画像の表示／非表示の切り換えを行うことができる。
図３８（Ｅ）に腕時計型の情報端末の一例を示す。情報端末８５００は、筐体８５０１、表示部８５０２、バンド８５０３、バックル８５０４、操作スイッチ８５０５、入出力端子８５０６、センサ用光源８５０７、およびセンサ８５０８などを備える。また、情報端末８５００は、筐体８５０１の内側にアンテナ、バッテリなどを備える。情報端末８５００は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。
表示部８５０２の表示面は湾曲しており、湾曲した表示面に沿って表示を行うことができる。また、表示部８５０２はタッチセンサを備え、指やスタイラスなどで画面に触れることで操作することができる。例えば、表示部８５０２に表示されたアイコン８５０９に触れることで、アプリケーションを起動することができる。操作スイッチ８５０５は、時刻設定のほか、電源のオン、オフ動作、無線通信のオン、オフ動作、マナーモードの実行及び解除、省電力モードの実行及び解除など、様々な機能を持たせることができる。例えば、情報端末８５００に組み込まれたオペレーティングシステムにより、操作スイッチ８５０５の機能を設定することもできる。
また、情報端末８５００は、通信規格された近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、情報端末８５００は入出力端子８５０６を備え、他の情報端末とコネクタを介して直接データのやりとりを行うことができる。また入出力端子８５０６を介して充電を行うこともできる。なお、充電動作は入出力端子８５０６を介さずに無線給電により行ってもよい。
図３８（Ｆ）は固定式遊技機であるスロットマシン８６００の一例を示す。スロットマシン８６００は、筐体８６０１に表示部８６０２が組み込まれている。また、スロットマシン８６００は、その他、スタートレバー８６０３やストップスイッチ８６０４などの操作手段、コイン投入口、スピーカ、センサ用光源８６０５、およびセンサ８６０６などを備える。
本実施の形態に示す電子機器には、本発明の一態様の装置又はテレビジョンシステムなどを搭載することができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
１０ 装置
２０ フロントエンド部
３０ デコーダ
４０ 駆動回路
４１ 回路
５０ 表示部
５１ 表示パネル
１００ 判別回路
１１０ 信号生成回路
１１１ 復号回路
１１２ 判定回路
１２０ ループフィルタ
１３０ 信号生成回路
２００ 復号回路
２１０ 変換回路
２２０ 加算回路
２３０ フレーム内予測回路
２４０ 記憶回路
２５０ フレーム間予測回路
２６０ 記憶回路
３００ 回路
３０１ カウンタ
３０２ ＸＮＯＲ
３０３ ＸＮＯＲ
３０４ ＦＦ
３０５ インバータ
３０６ ＡＮＤ
３０７ ＦＦ
３１０ 回路
３１１ カウンタ
３１２ ＸＮＯＲ
３１３ ＸＮＯＲ
３１４ ＸＮＯＲ
３１５ ＡＮＤ
３１６ ＦＦ
３１７ ＡＮＤ
３１８ ＦＦ
３２０ 回路
３２１ 減算器
３２２ ＸＮＯＲ
３２３ ＦＦ
３３０ ＡＮＤ
５００ 表示装置
５００ａ 表示装置
５００ｂ 表示装置
５１０ 画素部
５１１ 画素
５１２ トランジスタ
５１３ 液晶素子
５１４ 容量素子
５１５ トランジスタ
５１６ トランジスタ
５１７ トランジスタ
５１８ 発光素子
５１９ 容量素子
５２０ 駆動回路
５２１ シフトレジスタ
５２２ バッファ
５３０ 駆動回路
５３１ シフトレジスタ
５３２ ラッチ回路
５３３ バッファ
６００ 回路
６０１ トランジスタ
６０２ トランジスタ
６０３ トランジスタ
６０４ トランジスタ
６０５ インバータ
６０６ ＡＮＤ
６０７ ＮＡＮＤ
６０８ インバータ
６０９ ＡＮＤ
６１０ ＮＡＮＤ
６１１ インバータ
６２１ トランジスタ
６２２ トランジスタ
６２３ トランジスタ
６２４ トランジスタ
６２５ トランジスタ
６２６ トランジスタ
６３０ 論理回路
７１０ トランジスタ
７１１ トランジスタ
７２０ トランジスタ
７２１ トランジスタ
７２５ トランジスタ
７２６ トランジスタ
７３０ トランジスタ
７３１ トランジスタ
７４０ トランジスタ
７４１ トランジスタ
７４２ トランジスタ
７４３ トランジスタ
７４４ トランジスタ
７４５ トランジスタ
７４６ トランジスタ
７４７ トランジスタ
７４８ トランジスタ
７５１ トランジスタ
７５２ トランジスタ
７５３ トランジスタ
７５４ トランジスタ
８２２ 絶縁層
８２３ 電極
８２４ 電極
８２５ 電極
８２６ 絶縁層
８２７ 絶縁層
８２８ 絶縁層
８２９ 絶縁層
８３１ 開口
８４２ 半導体層
８４４ 電極
８４７ 開口
８５５ 不純物
８６３ 電極
８６６ 電極
８６９ 領域
８７１ 基板
８７２ 絶縁層
８７３ 絶縁層
８７４ 絶縁層
８７５ 絶縁層
８７７ 絶縁層
８８２ 絶縁層
８９０ トラップ準位
９００ 装置
９１０ 表示パネル
９２０ 表示領域
９３０ ＦＰＣ
９４０ 表示領域
１０００ 放送システム
１０１０ カメラ
１０１１ 送信装置
１０１２ テレビジョンシステム
１０１３ 受信装置
１０１４ 表示装置
１０２０ イメージセンサ
１０２１ 画像処理装置
１０２２ エンコーダ
１０２３ 変調器
１０２５ 復調器
１０２６ デコーダ
１０２７ 駆動回路
１０２８ 表示部
１０４０ Ｒａｗデータ
１０４１ 画像データ
１０４２ 符号化データ
１０４３ 放送信号
１０４４ 画像データ
１０４５ 信号
１１００ テレビジョン受信装置
１１０１ 放送局
１１０２ 人工衛星
１１０３ 電波塔
１１０４ アンテナ
１１０５ アンテナ
１１０６Ａ 電波
１１０６Ｂ 電波
１１０７Ａ 電波
１１０７Ｂ 電波
１１１１ 受信装置
１１１２ 無線機
１１１３ 無線機
１１１４ 受信装置
１１１５ コネクタ部
１２００ 救急車
１２０１ 医療機関
１２０２ 医療機関
１２０５ 高速ネットワーク
１２１０ カメラ
１２１１ エンコーダ
１２１２ 通信装置
１２１５ 映像データ
１２１６ 映像データ
１２２０ 通信装置
１２２１ デコーダ
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ トランジスタ
４０１１ トランジスタ
４０１３ 液晶素子
４０１４ 配線
４０１５ 電極
４０１７ 電極
４０１８ ＦＰＣ
４０１９ 異方性導電層
４０２０ 容量素子
４０２１ 電極
４０３０ 電極層
４０３１ 電極層
４０３２ 絶縁層
４０３３ 絶縁層
４０３５ スペーサ
４１０２ 絶縁層
４１０３ 絶縁層
４１１０ 絶縁層
４１１１ 絶縁層
４１１２ 絶縁層
４５１０ 隔壁
４５１１ 発光層
４５１３ 発光素子
４５１４ 充填材
６０００ 表示モジュール
６００１ 上部カバー
６００２ 下部カバー
６００３ ＦＰＣ
６００４ タッチセンサ
６００５ ＦＰＣ
６００６ 表示パネル
６００７ バックライトユニット
６００８ 光源
６００９ フレーム
６０１０ プリント基板
６０１１ バッテリ
８１００ 携帯型遊技機
８１０１ 筐体
８１０２ 筐体
８１０３ 表示部
８１０４ 表示部
８１０５ マイク
８１０６ スピーカ
８１０７ 操作スイッチ
８１０８ センサ用光源
８１０９ センサ
８１１０ スタイラス
８２００ 情報端末
８２０１ 筐体
８２０２ 表示部
８２０３ カメラ
８２０４ スピーカ部
８２０５ 操作スイッチ
８２０６ 外部接続部
８２０７ マイク
８２０８ センサ用光源
８２０９ センサ
８３００ ノート型パーソナルコンピュータ
８３０１ 筐体
８３０２ 表示部
８３０３ キーボード
８３０４ ポインティングデバイス
８３０５ センサ用光源
８３０６ センサ
８４００ ビデオカメラ
８４０１ 筐体
８４０２ 筐体
８４０３ 表示部
８４０４ 操作スイッチ
８４０５ レンズ
８４０６ 接続部
８４０７ センサ用光源
８４０８ センサ
８５００ 情報端末
８５０１ 筐体
８５０２ 表示部
８５０３ バンド
８５０４ バックル
８５０５ 操作スイッチ
８５０６ 入出力端子
８５０７ センサ用光源
８５０８ センサ
８５０９ アイコン
８６００ スロットマシン
８６０１ 筐体
８６０２ 表示部
８６０３ スタートレバー
８６０４ ストップスイッチ
８６０５ センサ用光源
８６０６ センサ

Claims (7)

  1. デコーダと、駆動回路と、表示部と、を有し、
    前記駆動回路は、複数の回路を有し、
    前記表示部は、複数の表示パネルを有し、
    前記デコーダは、前記表示部に表示される画像に対応する信号を生成する機能を有し、
    前記デコーダは、前記表示パネル毎に画像の変化を検出することにより、前記表示パネル毎に画像の書き換えの要否を判定する機能を有し、
    前記回路は、画像の書き換えが必要であると判定された前記表示パネルに前記信号を出力する機能を有し、
    前記回路は、画像の書き換えが不要であると判定された前記表示パネルへの前記信号の出力を停止する機能を有する装置。
  2. デコーダと、駆動回路と、表示部と、を有し、
    前記駆動回路は、複数の回路を有し、
    前記表示部は、複数の表示パネルを有し、
    前記デコーダは、前記表示部に表示される画像に対応する第１の信号を生成する機能を有し、
    前記デコーダは、前記表示パネル毎に画像の変化を検出することにより、前記表示パネル毎に画像の書き換えの要否を判定する機能を有し、
    前記回路は、画像の書き換えが必要であると判定された前記表示パネルに前記第１の信号を出力する機能を有し、
    前記回路は、画像の書き換えが不要であると判定された前記表示パネルへの前記第１の信号の出力を停止する機能を有し、
    前記デコーダは、前記複数の回路から前記表示部への信号の出力を同期させる第２の信号を生成する機能を有する装置。
  3. 請求項１又は２において、
    前記デコーダは、前記表示パネルに表示される画像の動きベクトルの値、及び、前記表示パネルに表示される画像のフレーム間予測の予測誤差に基づき、前記判定を行う機能を有する装置。
  4. 請求項１乃至３のいずれか一項において、
    前記表示パネルは画素を有し、
    前記画素は、トランジスタと、表示素子と、有し、
    前記トランジスタのソース又はドレインの一方は、配線と電気的に接続され、
    前記トランジスタのソース又はドレインの他方は、前記表示素子と電気的に接続され、
    前記配線は、前記画素に表示する階調に対応する電位を伝える機能を有し、
    前記トランジスタは、チャネル形成領域に酸化物半導体を有する装置。
  5. 請求項１乃至４のいずれか一項において、
    前記回路は前記表示パネルの内部に設けられている装置。
  6. 請求項１乃至５のいずれか一項に記載の装置を有し、
    放送信号を受信してビットストリームデータを生成し、前記ビットストリームデータに基づいて画像を表示する機能を有するテレビジョンシステム。
  7. 請求項１乃至５のいずれか一項に記載の装置、又は請求項６に記載のテレビジョンシステムと、
    マイク、スピーカ、操作スイッチ、又はセンサと、を有する電子機器。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019130138A1 (ja) * 2017-12-25 2019-07-04 株式会社半導体エネルギー研究所 ディスプレイおよび当該ディスプレイを備えた電子機器
WO2020250083A1 (ja) * 2019-06-14 2020-12-17 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
JPWO2019145813A1 (ja) * 2018-01-24 2021-01-07 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
US10916621B2 (en) 2017-09-11 2021-02-09 Panasonic Intellectual Property Management Co., Ltd. Capacitor including first electrode, second electrode, and dielectric layer, image sensor, and method for producing capacitor
WO2022168200A1 (ja) * 2021-02-03 2022-08-11 三菱電機株式会社 表示装置
US11450709B2 (en) 2019-11-12 2022-09-20 Semiconductor Energy Laboratory Co., Ltd. Functional panel, display device, input/output device, and data processing device
US11610877B2 (en) 2019-11-21 2023-03-21 Semiconductor Energy Laboratory Co., Ltd. Functional panel, display device, input/output device, and data processing device
US11908850B2 (en) 2018-09-05 2024-02-20 Semiconductor Energy Laboratory Co., Ltd. Display device, display module, electronic device, and method for manufacturing display device

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017099616A (ja) * 2015-12-01 2017-06-08 ソニー株式会社 手術用制御装置、手術用制御方法、およびプログラム、並びに手術システム
US10027896B2 (en) 2016-01-15 2018-07-17 Semiconductor Energy Laboratory Co., Ltd. Image display system, operation method of the same, and electronic device
US10685614B2 (en) 2016-03-17 2020-06-16 Semiconductor Energy Laboratory Co., Ltd. Display device, display module, and electronic device
JP2018013765A (ja) 2016-04-28 2018-01-25 株式会社半導体エネルギー研究所 電子デバイス
JP7109887B2 (ja) 2016-05-20 2022-08-01 株式会社半導体エネルギー研究所 表示システム
WO2018073706A1 (en) 2016-10-21 2018-04-26 Semiconductor Energy Laboratory Co., Ltd. Display device and operating method thereof
JP2018072821A (ja) 2016-10-26 2018-05-10 株式会社半導体エネルギー研究所 表示装置およびその動作方法
CN108109592B (zh) 2016-11-25 2022-01-25 株式会社半导体能源研究所 显示装置及其工作方法
CN114497170A (zh) 2017-08-25 2022-05-13 株式会社半导体能源研究所 显示面板及显示装置
KR20200090160A (ko) 2017-11-30 2020-07-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 패널, 표시 장치, 표시 모듈, 전자 기기, 및 표시 패널의 제작 방법
JP7084770B2 (ja) * 2018-04-27 2022-06-15 株式会社ジャパンディスプレイ 表示装置
CN112567446A (zh) 2018-08-21 2021-03-26 株式会社半导体能源研究所 显示装置及电子设备
KR102577240B1 (ko) 2018-11-21 2023-09-12 삼성디스플레이 주식회사 타일드 표시 장치
CN209345209U (zh) * 2019-03-08 2019-09-03 Oppo广东移动通信有限公司 电子设备
CN109830179B (zh) * 2019-03-29 2021-01-08 维沃移动通信有限公司 终端设备及用于终端设备的感光检测方法
KR20200121097A (ko) 2019-04-15 2020-10-23 삼성전자주식회사 디스플레이 장치 및 그 제어 방법
US10803833B1 (en) * 2019-11-25 2020-10-13 Himax Technologies Limited Display systems and integrated source driver circuits
KR20210101565A (ko) * 2020-02-10 2021-08-19 주식회사 실리콘웍스 터치좌표 인식을 위해 발광소자의 발광을 제어하는 타이밍 컨트롤러 및 이를 포함하는 전자장치
US20230196979A1 (en) * 2021-12-16 2023-06-22 X Display Company Technology Limited Displays with selective pixel control

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002152678A (ja) * 2000-11-07 2002-05-24 Matsushita Electric Ind Co Ltd Ｍｐｅｇストリーム再生方法
JP2005070722A (ja) * 2003-08-22 2005-03-17 Ind Technol Res Inst ディスプレイのゲートドライバ装置
JP2008158162A (ja) * 2006-12-22 2008-07-10 Sharp Corp 画像表示装置及び方法、画像処理装置及び方法
JP2011141539A (ja) * 2009-12-10 2011-07-21 Semiconductor Energy Lab Co Ltd 表示装置の駆動方法、及び表示装置
JP2012133165A (ja) * 2010-12-22 2012-07-12 Japan Display East Co Ltd 発光素子表示装置
US20140375704A1 (en) * 2013-06-24 2014-12-25 Apple Inc. Organic Light-Emitting Diode Display With Burn-In Reduction Capabilities

Family Cites Families (99)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5713777A (en) 1980-06-30 1982-01-23 Shunpei Yamazaki Semiconductor device and manufacture thereof
US5091334A (en) 1980-03-03 1992-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US5262350A (en) 1980-06-30 1993-11-16 Semiconductor Energy Laboratory Co., Ltd. Forming a non single crystal semiconductor layer by using an electric current
US5859443A (en) 1980-06-30 1999-01-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US5849601A (en) 1990-12-25 1998-12-15 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
JP2838318B2 (ja) 1990-11-30 1998-12-16 株式会社半導体エネルギー研究所 感光装置及びその作製方法
KR940008180B1 (ko) 1990-12-27 1994-09-07 가부시끼가이샤 한도다이 에네르기 겐꾸쇼 액정 전기 광학 장치 및 그 구동 방법
US5289030A (en) 1991-03-06 1994-02-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with oxide layer
JP3476241B2 (ja) 1994-02-25 2003-12-10 株式会社半導体エネルギー研究所 アクティブマトリクス型表示装置の表示方法
JP3402400B2 (ja) 1994-04-22 2003-05-06 株式会社半導体エネルギー研究所 半導体集積回路の作製方法
US6747627B1 (en) 1994-04-22 2004-06-08 Semiconductor Energy Laboratory Co., Ltd. Redundancy shift register circuit for driver circuit in active matrix type liquid crystal display device
US5949397A (en) 1994-08-16 1999-09-07 Semiconductor Energy Laboratory Co., Ltd. Peripheral driver circuit of Liquid crystal electro-optical device
JP2894229B2 (ja) 1995-01-13 1999-05-24 株式会社デンソー マトリクス型液晶表示装置
JP3305946B2 (ja) 1996-03-07 2002-07-24 株式会社東芝 液晶表示装置
US5801797A (en) 1996-03-18 1998-09-01 Kabushiki Kaisha Toshiba Image display apparatus includes an opposite board sandwiched by array boards with end portions of the array boards being offset
TW455725B (en) 1996-11-08 2001-09-21 Seiko Epson Corp Driver of liquid crystal panel, liquid crystal device, and electronic equipment
JPH10174105A (ja) * 1996-12-11 1998-06-26 Toshiba Corp 動き判定装置
JP3883641B2 (ja) 1997-03-27 2007-02-21 株式会社半導体エネルギー研究所 コンタクト構造およびアクティブマトリクス型表示装置
KR100265767B1 (ko) 1998-04-20 2000-09-15 윤종용 저전력 구동회로 및 구동방법
JP3846057B2 (ja) 1998-09-03 2006-11-15 セイコーエプソン株式会社 電気光学装置の駆動回路及び電気光学装置並びに電子機器
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2000268969A (ja) 1999-03-17 2000-09-29 Tdk Corp 有機ｅｌ素子
JP4434411B2 (ja) 2000-02-16 2010-03-17 出光興産株式会社 アクティブ駆動型有機ｅｌ発光装置およびその製造方法
CN1220098C (zh) 2000-04-28 2005-09-21 夏普株式会社 显示器件、显示器件驱动方法和装有显示器件的电子设备
TWI267049B (en) 2000-05-09 2006-11-21 Sharp Kk Image display device, and electronic apparatus using the same
US7053874B2 (en) 2000-09-08 2006-05-30 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and driving method thereof
TW525216B (en) 2000-12-11 2003-03-21 Semiconductor Energy Lab Semiconductor device, and manufacturing method thereof
JP3730159B2 (ja) 2001-01-12 2005-12-21 シャープ株式会社 表示装置の駆動方法および表示装置
SG118118A1 (en) 2001-02-22 2006-01-27 Semiconductor Energy Lab Organic light emitting device and display using the same
US8415208B2 (en) 2001-07-16 2013-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and peeling off method and method of manufacturing semiconductor device
JP4869516B2 (ja) 2001-08-10 2012-02-08 株式会社半導体エネルギー研究所 半導体装置
TW574529B (en) 2001-09-28 2004-02-01 Tokyo Shibaura Electric Co Organic electro-luminescence display device
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
GB0127090D0 (en) 2001-11-10 2002-01-02 Image Portal Ltd Display
JP4014895B2 (ja) 2001-11-28 2007-11-28 東芝松下ディスプレイテクノロジー株式会社 表示装置およびその駆動方法
CN100382338C (zh) 2002-02-19 2008-04-16 Hoya株式会社 场效应晶体管类型发光器件
US7109961B2 (en) 2002-03-13 2006-09-19 Semiconductor Energy Laboratory Co., Ltd. Electric circuit, latch circuit, display apparatus and electronic equipment
KR100945577B1 (ko) 2003-03-11 2010-03-08 삼성전자주식회사 액정 표시 장치의 구동 장치 및 그 방법
JP4393812B2 (ja) 2003-07-18 2010-01-06 株式会社半導体エネルギー研究所 表示装置及び電子機器
JP4480968B2 (ja) 2003-07-18 2010-06-16 株式会社半導体エネルギー研究所 表示装置
US7291967B2 (en) 2003-08-29 2007-11-06 Semiconductor Energy Laboratory Co., Ltd. Light emitting element including a barrier layer and a manufacturing method thereof
JP2006010811A (ja) 2004-06-23 2006-01-12 Sony Corp 表示装置
US20060091794A1 (en) 2004-11-04 2006-05-04 Eastman Kodak Company Passive matrix OLED display having increased size
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US8847861B2 (en) 2005-05-20 2014-09-30 Semiconductor Energy Laboratory Co., Ltd. Active matrix display device, method for driving the same, and electronic device
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
US7998372B2 (en) 2005-11-18 2011-08-16 Idemitsu Kosan Co., Ltd. Semiconductor thin film, method for manufacturing the same, thin film transistor, and active-matrix-driven display panel
JP5395994B2 (ja) 2005-11-18 2014-01-22 出光興産株式会社 半導体薄膜、及びその製造方法、並びに薄膜トランジスタ
JP2007206651A (ja) 2006-02-06 2007-08-16 Toshiba Corp 画像表示装置及びその方法
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
US7616179B2 (en) 2006-03-31 2009-11-10 Canon Kabushiki Kaisha Organic EL display apparatus and driving method therefor
WO2007139009A1 (ja) 2006-05-25 2007-12-06 Fuji Electric Holdings Co., Ltd. 酸化物半導体、薄膜トランジスタ、及びそれらの製造方法
JP2008033066A (ja) 2006-07-28 2008-02-14 Sony Corp 表示動作制御装置、表示装置、電子機器、表示動作制御方法及びコンピュータプログラム
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
US8143115B2 (en) 2006-12-05 2012-03-27 Canon Kabushiki Kaisha Method for manufacturing thin film transistor using oxide semiconductor and display apparatus
JP5105842B2 (ja) 2006-12-05 2012-12-26 キヤノン株式会社 酸化物半導体を用いた表示装置及びその製造方法
US8129714B2 (en) 2007-02-16 2012-03-06 Idemitsu Kosan Co., Ltd. Semiconductor, semiconductor device, complementary transistor circuit device
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
JP2009003437A (ja) 2007-05-18 2009-01-08 Semiconductor Energy Lab Co Ltd 液晶表示装置およびその作製方法
JP4989309B2 (ja) 2007-05-18 2012-08-01 株式会社半導体エネルギー研究所 液晶表示装置
KR101563692B1 (ko) 2007-10-19 2015-10-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 그 구동 방법
JP2010103451A (ja) 2007-11-26 2010-05-06 Fujifilm Corp 薄膜電界効果型トランジスタおよびそれを用いた電界発光装置
TW200949822A (en) 2007-11-26 2009-12-01 Tpo Displays Corp Display system and method for reducing power consumption of same
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
CN101855703B (zh) 2007-12-27 2013-03-13 夏普株式会社 半导体装置的制造方法
US20100295042A1 (en) 2008-01-23 2010-11-25 Idemitsu Kosan Co., Ltd. Field-effect transistor, method for manufacturing field-effect transistor, display device using field-effect transistor, and semiconductor device
KR100963003B1 (ko) 2008-02-05 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5305696B2 (ja) 2008-03-06 2013-10-02 キヤノン株式会社 半導体素子の処理方法
JP5325446B2 (ja) 2008-04-16 2013-10-23 株式会社日立製作所 半導体装置及びその製造方法
KR101533741B1 (ko) 2008-09-17 2015-07-03 삼성디스플레이 주식회사 표시패널의 구동방법 및 이를 이용한 표시장치
KR101551882B1 (ko) 2008-11-07 2015-09-10 삼성전자주식회사 멀티 디스플레이 장치
JP4650703B2 (ja) 2008-12-25 2011-03-16 ソニー株式会社 表示パネルおよびモジュール並びに電子機器
TWI394999B (zh) 2009-01-09 2013-05-01 Prime View Int Co Ltd 多螢幕電子裝置
JP5606682B2 (ja) 2009-01-29 2014-10-15 富士フイルム株式会社 薄膜トランジスタ、多結晶酸化物半導体薄膜の製造方法、及び薄膜トランジスタの製造方法
JP4571221B1 (ja) 2009-06-22 2010-10-27 富士フイルム株式会社 Ｉｇｚｏ系酸化物材料及びｉｇｚｏ系酸化物材料の製造方法
JP4415062B1 (ja) 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
US8593061B2 (en) 2009-08-25 2013-11-26 Seiko Epson Corporation Electro-optical device and electronic apparatus
US8305294B2 (en) 2009-09-08 2012-11-06 Global Oled Technology Llc Tiled display with overlapping flexible substrates
US9715845B2 (en) 2009-09-16 2017-07-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor display device
KR101865546B1 (ko) 2009-10-16 2018-06-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치 및 액정 표시 장치를 포함한 전자 기기
CN110908203A (zh) 2009-10-16 2020-03-24 株式会社半导体能源研究所 显示设备
CN102576172B (zh) 2009-10-30 2016-01-27 株式会社半导体能源研究所 液晶显示设备、其驱动方法以及包括该液晶显示设备的电子电器
KR102329497B1 (ko) 2009-11-13 2021-11-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 이 표시 장치를 구비한 전자 기기
JP5254469B2 (ja) 2009-12-03 2013-08-07 シャープ株式会社 画像表示装置、パネルおよびパネルの製造方法
US9480151B2 (en) 2010-01-29 2016-10-25 Nederlandse Organisatie Voor Toegepast-Natuurwetenschappelijkonderzoek Tno Assembly, method of assembling, and tile for use in assembly
JP5471728B2 (ja) 2010-03-31 2014-04-16 凸版印刷株式会社 表示パネル、この表示パネルを利用した大型表示パネル
US10362316B2 (en) * 2010-04-01 2019-07-23 Sony Corporation Image processing device and method
US9082730B2 (en) 2010-12-28 2015-07-14 Sharp Kabushiki Kaisha Organic EL display unit and organic EL display device
WO2013128740A1 (ja) 2012-02-29 2013-09-06 コニカミノルタ株式会社 発光パネルおよびその製造方法
JP5755592B2 (ja) 2012-03-22 2015-07-29 株式会社ジャパンディスプレイ 表示装置および電子機器
GB2511549B (en) 2013-03-07 2020-04-22 Plastic Logic Ltd Tiled Displays
DE112015000739T5 (de) 2014-02-11 2016-12-29 Semiconductor Energy Laboratory Co., Ltd. Anzeigevorrichtung und elektronisches Gerät
JP2016029464A (ja) 2014-07-18 2016-03-03 株式会社半導体エネルギー研究所 表示装置
KR102533396B1 (ko) 2014-07-31 2023-05-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 장치
JP6602585B2 (ja) 2014-08-08 2019-11-06 株式会社半導体エネルギー研究所 表示装置および電子機器
CN106796769B (zh) 2014-10-08 2019-08-20 株式会社半导体能源研究所 显示装置
US9876946B2 (en) 2015-08-03 2018-01-23 Semiconductor Energy Laboratory Co., Ltd. Imaging device and electronic device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002152678A (ja) * 2000-11-07 2002-05-24 Matsushita Electric Ind Co Ltd Ｍｐｅｇストリーム再生方法
JP2005070722A (ja) * 2003-08-22 2005-03-17 Ind Technol Res Inst ディスプレイのゲートドライバ装置
JP2008158162A (ja) * 2006-12-22 2008-07-10 Sharp Corp 画像表示装置及び方法、画像処理装置及び方法
JP2011141539A (ja) * 2009-12-10 2011-07-21 Semiconductor Energy Lab Co Ltd 表示装置の駆動方法、及び表示装置
JP2012133165A (ja) * 2010-12-22 2012-07-12 Japan Display East Co Ltd 発光素子表示装置
US20140375704A1 (en) * 2013-06-24 2014-12-25 Apple Inc. Organic Light-Emitting Diode Display With Burn-In Reduction Capabilities

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10916621B2 (en) 2017-09-11 2021-02-09 Panasonic Intellectual Property Management Co., Ltd. Capacitor including first electrode, second electrode, and dielectric layer, image sensor, and method for producing capacitor
US11783757B2 (en) 2017-12-25 2023-10-10 Semiconductor Energy Laboratory Co., Ltd. Display and electronic device including the display
JPWO2019130138A1 (ja) * 2017-12-25 2021-01-14 株式会社半導体エネルギー研究所 ディスプレイおよび当該ディスプレイを備えた電子機器
US11222583B2 (en) 2017-12-25 2022-01-11 Semiconductor Energy Laboratory Co., Ltd. Display and electronic device including the display
JP7394627B2 (ja) 2017-12-25 2023-12-08 株式会社半導体エネルギー研究所 ディスプレイおよび当該ディスプレイを備えた電子機器
WO2019130138A1 (ja) * 2017-12-25 2019-07-04 株式会社半導体エネルギー研究所 ディスプレイおよび当該ディスプレイを備えた電子機器
JPWO2019145813A1 (ja) * 2018-01-24 2021-01-07 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
US11908850B2 (en) 2018-09-05 2024-02-20 Semiconductor Energy Laboratory Co., Ltd. Display device, display module, electronic device, and method for manufacturing display device
WO2020250083A1 (ja) * 2019-06-14 2020-12-17 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
US11450709B2 (en) 2019-11-12 2022-09-20 Semiconductor Energy Laboratory Co., Ltd. Functional panel, display device, input/output device, and data processing device
US11742379B2 (en) 2019-11-12 2023-08-29 Semiconductor Energy Laboratory Co., Ltd. Functional panel, display device, input/output device, and data processing device
US11610877B2 (en) 2019-11-21 2023-03-21 Semiconductor Energy Laboratory Co., Ltd. Functional panel, display device, input/output device, and data processing device
JPWO2022168200A1 (ja) * 2021-02-03 2022-08-11
WO2022168200A1 (ja) * 2021-02-03 2022-08-11 三菱電機株式会社 表示装置
JP7450774B2 (ja) 2021-02-03 2024-03-15 三菱電機株式会社 表示装置

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