JP2017112798A - 電源装置及び画像形成装置 - Google Patents

Abstract

【課題】電源装置の軽負荷状態の効率を改善するとともに、一次側に配置された制御部が動作を継続できるようにすること。【解決手段】制御論理回路１１０は、スイッチング動作を継続する連続制御と、スイッチング動作を行うスイッチング期間とスイッチング動作を停止させる停止期間とを繰り返す間欠制御と、を行うことが可能であるデジタル制御電源１００であって、制御論理回路１１０は、停止期間に動作が停止される演算制御部１１１と、停止期間でも動作が継続されるタイマー制御部１１６と、を有し、タイマー制御部１１６は、停止期間が開始されてから最長停止期間Ｔｏｆｆ＿ｍａｘが経過した場合には、演算制御部１１１の動作を再開させ、スイッチング期間に移行する。【選択図】図１

Description

本発明は、絶縁トランスを用いたスイッチング電源の制御を行う電源装置と、その電源装置を備えた画像形成装置に関する。

スイッチング電源では、商用電源等の交流電圧を直流電圧に変換する際にスイッチング動作を行っている。スイッチング電源では、スイッチング電源が搭載された装置のスリープ時の消費電力を低減させるため、負荷へ出力する電力が少ない状態（以降、軽負荷状態という）で、スイッチング電源の効率を改善することが求められている。ここで、スイッチング電源の効率は、スイッチング電源に供給された電力に対するスイッチング電源が出力する電力の比率として表される。

スイッチング電源の制御部には、クロック発信器から供給されるクロック信号に基づき動作する、ＣＰＵ、マイクロコンピュータ、ＡＳＩＣ等の制御論理回路を用いる電源（以降、デジタル制御電源という）が知られている。例えば、デジタル制御電源の軽負荷状態の電源効率を改善する方法の公知例として、特許文献１のような電力供給装置が提案されている。

特開２０１４−０２７７９３号公報

しかし、絶縁トランスを用いたデジタル制御電源では、軽負荷状態における間欠制御を行う際において電源の効率をより一層改善することが求められている。また、デジタル制御電源では、軽負荷状態においても、絶縁トランスの一次側に配置された制御部が動作を継続できるように、電源電圧を供給しながら制御を行う必要がある。

本発明は、このような状況のもとでなされたもので、電源装置の軽負荷状態の効率を改善するとともに、一次側に配置された制御部が動作を継続できるようにすることを目的とする。

上述した課題を解決するために、本発明は、以下の構成を備える。

（１）一次巻線と二次巻線を有するトランスと、スイッチング動作により前記一次巻線への電力の供給又は遮断を行うスイッチング素子と、前記スイッチング動作を制御する制御手段と、、を備え、前記制御手段は、前前記スイッチング動作を継続する連続制御と、前記スイッチング動作を行うスイッチング期間と前記スイッチング動作を停止させる停止期間とを繰り返す間欠制御と、を行うことが可能である電源装置であって、前記制御手段は、前記停止期間に動作が停止される演算手段と、前記停止期間でも動作が継続される計測手段と、を有し、前記計測手段は、前記停止期間が開始されてから第一の時間が経過した場合には、前記演算手段の動作を再開させ、前記スイッチング期間に移行することを特徴とする電源装置。

（２）記録材に画像形成を行う画像形成手段と、前記（１）に記載の電源装置と、を備えることを特徴とする画像形成装置。

本発明によれば、電源装置の軽負荷状態の効率を改善するとともに、一次側に配置された制御部が動作を継続できるようにすることができる。

実施例１の電源装置、制御論理回路の概略図 実施例１の制御論理回路の変形例を示す図 実施例１の制御方法の説明図 実施例１のデジタル制御電源の制御を示すフローチャート 実施例２の制御方法の説明図 実施例２のデジタル制御電源の制御を示すフローチャート 実施例３の電源装置、制御論理回路の概略図 実施例３のデジタル制御電源の制御を示すフローチャート 実施例４の画像形成装置の構成を示す図

以下、本発明を実施するための形態を、実施例により図面を参照しながら詳しく説明する。

［デジタル制御電源］
図１（Ａ）は、実施例１のアクティブクランプ方式を用いたデジタル制御電源１００の概略図である。商用電源等の交流電源１０は交流電圧を出力しており、交流電源１０から出力された交流電圧は、全波整流手段であるブリッジダイオードＢＤ１により整流される。ブリッジダイオードＢＤ１により整流された電圧Ｖｉｎは、デジタル制御電源１００に入力されている。平滑用コンデンサＣ３は、電圧Ｖｉｎの平滑手段であり、平滑用コンデンサＣ３の低い側の電位をＤＣＬ、高い側の電位をＤＣＨとする。

デジタル制御電源１００は、平滑用コンデンサＣ３に充電された電圧Ｖｉｎから、絶縁された二次側へ電圧Ｖｏｕｔを出力する。本実施例では、電圧Ｖｏｕｔとして、例えば２４Ｖの一定電圧が出力される。デジタル制御電源１００は、一次側に一次巻線Ｐ１、補助巻線Ｐ２と、二次側に二次巻線Ｓ１を有する絶縁型のトランスＴ１を有している。トランスＴ１の一次巻線Ｐ１から、二次巻線Ｓ１には、後述するスイッチング素子であるＦＥＴ１とＦＥＴ２のスイッチング動作によってエネルギーを供給している。トランスＴ１の補助巻線Ｐ２は、一次巻線Ｐ１に印加された電圧Ｖｉｎのフォワード電圧を、ダイオードＤ４及びコンデンサＣ４で整流平滑し、電圧Ｖ１を供給するために用いられる。

デジタル制御電源１００の一次側には、電界効果トランジスタ（以下、ＦＥＴとする）１と、ＦＥＴ２が接続されている。具体的には、ＦＥＴ１はトランスＴ１の一次巻線Ｐ１に直列に接続される。電圧クランプ用のコンデンサＣ２に直列に接続されたＦＥＴ２は、トランスＴ１の一次巻線Ｐ１に並列に接続されている。また、デジタル制御電源１００の一次側には、ＦＥＴ１及びＦＥＴ２の制御手段である制御論理回路１１０と、ＦＥＴ駆動回路１２０とを有している。ＦＥＴ１と並列に接続された電圧共振用のコンデンサＣ１は、ＦＥＴ１及びＦＥＴ２がオン状態からオフする際の損失を低減するために設けられている。ダイオードＤ１は、ＦＥＴ１のボディーダイオードである。同様に、ダイオードＤ２はＦＥＴ２のボディーダイオードである。

デジタル制御電源１００の二次側には、トランスＴ１の二次巻線Ｓ１に生じるフライバック電圧の二次側の整流平滑手段としてダイオードＤ１１及びコンデンサＣ１１を有している。また、デジタル制御電源１００の二次側には、二次側に出力される電圧Ｖｏｕｔを一次側にフィードバックするために用いられるフィードバック手段であるフィードバック回路１４０を有している。

本実施例では、制御論理回路１１０として、後述するクロック発振部１１５によって生成されたクロック信号で動作する、ＣＰＵやＡＳＩＣ等のデジタル制御回路を用いている。制御論理回路１１０の詳細は、図１（Ｂ）で説明する。ＣＰＵ等のデジタル制御回路を用いることで、制御信号Ｄ１、Ｄ２の複雑な波形制御を安価な集積回路で実現できる。

制御論理回路１１０のＶＣ端子とＤＣＬ側に接続されたＧ端子の間には、ＤＣ／ＤＣコンバータ１５０によって生成された電圧Ｖ２が供給されている。制御論理回路１１０は、ＦＢ端子に入力された電圧信号に基づき、制御信号Ｄ１、Ｄ２を出力している。ここで、制御信号Ｄ１はＦＥＴ１を制御するための駆動信号で、制御信号Ｄ２はＦＥＴ２を制御するための駆動信号である。制御論理回路１１０は、ＦＥＴ駆動回路１２０を介して、ＦＥＴ１及びＦＥＴ２の制御を行っている。制御論理回路１１０のＶＳ端子は、トランスＴ１の補助巻線Ｐ２に生じたフォワード電圧を整流平滑した電圧Ｖ１を、抵抗Ｒ３及び抵抗Ｒ４で分圧して検知することで、平滑用コンデンサＣ３に充電された電圧Ｖｉｎを検知するために用いられる端子である。

ＦＥＴ駆動回路１２０は、制御論理回路１１０から入力された制御信号Ｄ１に従いＦＥＴ１のゲート駆動信号ＤＬを、制御信号Ｄ２に従いＦＥＴ２のゲート駆動信号ＤＨを、それぞれ生成する。ＦＥＴ駆動回路１２０のＶＣ端子とＧ端子の間には、電圧Ｖ１が供給されている。また、ＦＥＴ２を駆動するため、コンデンサＣ５及びダイオードＤ５で構成されるチャージポンプ回路によって、ＶＨ端子とＧＨ端子の間に電圧Ｖ１が供給されている。ＦＥＴ駆動回路１２０は、制御論理回路１１０から入力された制御信号Ｄ１がハイレベルになると、ＦＥＴ１のゲート駆動信号ＤＬをハイレベルとし、ＦＥＴ１をオン状態にする。同様に、ＦＥＴ駆動回路１２０は、制御論理回路１１０から入力された制御信号Ｄ２がハイレベルになると、ＦＥＴ２のゲート駆動信号ＤＨをハイレベルとし、ＦＥＴ２をオン状態にする。

ＤＣ／ＤＣコンバータ１５０は、３端子レギュレータ又は降圧型デジタル制御電源であり、ＤＣ／ＤＣコンバータ１５０のＶＣ端子とＧ端子間に入力された電圧Ｖ１から、ＯＵＴ端子に電圧Ｖ２を出力している。起動回路１３０は、３端子レギュレータ又は降圧型スイッチング電源であり、ＶＣ端子とＧ端子間に入力された電圧Ｖｉｎから、ＯＵＴ端子に電圧Ｖ１を出力している。起動回路１３０は、補助巻線Ｐ２から供給される電圧Ｖ１が所定の電圧値以下の場合のみ動作する回路であり、デジタル制御電源１００の起動時に電圧Ｖ１を供給するために用いられる。

フィードバック回路１４０は、電圧Ｖｏｕｔを所定の一定電圧に制御するために用いられる。電圧Ｖｏｕｔの電圧値は、シャントレギュレータＩＣ５のリファレンス端子ＲＥＦの基準電圧、抵抗Ｒ５２及び抵抗Ｒ５３によって設定される。そして、電圧Ｖｏｕｔが所定の電圧（ここでは２４Ｖ）より高くなるとシャントレギュレータＩＣ５のカソード端子Ｋから電流が増加し、プルアップ抵抗Ｒ５１を介してフォトカプラＰＣ５の二次側ダイオードＰＣ５ａに流れる電流が増加する。その後、フォトカプラＰＣ５の一次側トランジスタＰＣ５ｂによる、コンデンサＣ６の電荷の放電電流が増加するため、制御論理回路１１０のＦＢ端子の電圧が低下する。

また、電圧Ｖｏｕｔが２４Ｖ以下になると、フォトカプラＰＣ５の二次側ダイオードＰＣ５ａに流れる電流が減少し、フォトカプラＰＣ５の一次側トランジスタＰＣ５ｂによる、コンデンサＣ６の電荷の放電電流が減少する。このため、電圧Ｖ２から抵抗Ｒ２を介してコンデンサＣ６に流れる充電電流の方が大きくなり、制御論理回路１１０のＦＢ端子の電圧が上昇する。制御論理回路１１０は、ＦＢ端子の電圧（以下、ＦＢ端子電圧という）を検知することで、電圧Ｖｏｕｔを所定の一定電圧に制御するためのフィードバック制御を行っている。このように、制御論理回路１１０は、ＦＢ端子電圧を監視することによって、電圧Ｖｏｕｔを間接的にフィードバック制御できる。また、フィードバック回路１４０の代わりに、制御論理回路１１０を二次側に設けて、電圧Ｖｏｕｔを監視することで、電圧Ｖｏｕｔを直接フィードバック制御してもよい。

また、制御論理回路１１０は、ＦＢ端子電圧を監視することにより、デジタル制御電源１００の負荷の状態を判断できる。これは、二次側の負荷が大きいほど、二次側のダイオードＤ１１及びコンデンサＣ１１などによる、電圧Ｖｏｕｔの電圧降下が生じ、制御論理回路１１０のＦＢ端子電圧が大きくなるためである。このため、制御論理回路１１０は、ＦＢ端子電圧を監視することにより、負荷の状態に応じた適切な制御を行うことができる。負荷の状態をより正確に判断するために、ＦＥＴ１や、デジタル制御電源１００の負荷に電力を供給する経路に、電流検知手段（不図示）を設けてもよい。本実施例における軽負荷状態を判断する手段は、制御論理回路１１０のＦＢ端子電圧を利用するものとして説明する。即ち、本実施例では、制御論理回路１１０が軽負荷状態を判断する判断手段として機能する。制御論理回路１１０には、ＤＣ／ＤＣコンバータ１５０により生成された電圧Ｖ２を、抵抗Ｒ５、Ｒ６により分圧した電圧が、後述する基準電圧Ｖｒｅｆとして入力されている。

［制御論理回路］
図１（Ｂ）は、制御論理回路１１０の回路構成の概要図を示している。制御論理回路１１０は、ブロック１とブロック２に分割されている。ブロック１には、クロック発振部１１５、タイマー制御部１１６、ＰＷＭ出力部１１７、比較制御部１１８が備えられている。ブロック２には、演算手段である演算制御部１１１、ＲＡＭ等の主記憶部１１２、ＲＯＭやフラッシュメモリ（ＦＬＡＳＨ）等の外部記憶部１１３、ＡＤ変換部１１４が備えられている。制御論理回路１１０は、例えば、１チップの集積回路で形成されたマイクロコンピュータである。演算制御部１１１は、計測手段であるタイマー制御部１１６に設定値を設定することが可能である。

演算制御部１１１は、生成手段であるクロック発振部１１５から入力される破線矢印で示すクロック信号に基づき動作しており、外部記憶部１１３に記憶された命令及びデータを、主記憶部１１２に読み込んだうえで、逐次演算を行う。演算制御部１１１は、ＡＤ変換部１１４が検知したＦＢ端子電圧に基づき、ＰＷＭ出力部１１７から出力される二つの制御信号Ｄ１、Ｄ２の設定値（例えば、制御開始タイミング、周期、デューティ）を制御することで、ＦＥＴ１及びＦＥＴ２の制御を行っている。また、演算制御部１１１は、ＡＤ変換部１１４が検知したＦＢ端子電圧と、後述するＦＢＬ１とを比較して、後述するスイッチング期間から停止期間へ移行するか否かを判断する。なお、ＡＤ変換部１１４には、トランスＴ１の補助巻線Ｐ２に生じたフォワード電圧を整流平滑した電圧Ｖ１を、抵抗Ｒ３及び抵抗Ｒ４で分圧した電圧が入力され、制御論理回路１１０は、電圧Ｖｉｎを検知する。

タイマー制御部１１６は、図３で説明を行う間欠制御の停止期間の長さを制御するために用いられるタイマーであり、停止期間の長さを設定値として記憶する回路を有している。比較手段である比較制御部１１８は、ＦＢ端子電圧と第二の値である所定の基準電圧Ｖｒｅｆを比較する回路であり、図３で説明を行う間欠制御に用いられる。基準電圧Ｖｒｅｆは、電圧Ｖ２を抵抗Ｒ５と抵抗Ｒ６で分圧することで生成される。タイマー制御部１１６及び比較制御部１１８による制御の詳細は、図３、図４で説明を行う。

次に、制御論理回路１１０のブロック１及びブロック２について説明を行う。ブロック１には、ＤＣ／ＤＣコンバータ１５０により生成された電圧Ｖ２が、常時供給されている。ブロック１のクロック発振部１１５、タイマー制御部１１６、ＰＷＭ出力部１１７、比較制御部１１８は、スリープ制御用の接続手段であるスイッチ１１９が遮断された非接続状態（以下、オフ状態という）でも、動作を継続できる。ここで、スイッチ１１９がオフ状態となり、ブロック２の各部の動作が停止しているときを、制御論理回路１１０のスリープ状態とする。

制御論理回路１１０のブロック２は、スイッチ１１９が接続された接続状態（以下、オン状態という）でのみ電圧Ｖ２が供給され、動作することができる。制御論理回路１１０のブロック２は、スイッチ１１９のオフ状態（即ち、制御論理回路１１０のスリープ状態）では、電圧Ｖ２が供給されない状態となる。そのため、制御論理回路１１０では、ブロック２に配置された各機能部による消費電力の分を低減することができる。

本実施例の制御論理回路１１０の制御では、図３で説明する間欠制御の停止期間の開始時に、演算制御部１１１によってスイッチ１１９をオフ状態（図中、ＯＦＦ）とし、ブロック２への電圧Ｖ２の供給が停止される。また、間欠制御の停止期間が終了するタイミングは、ブロック１のタイマー制御部１１６又は比較制御部１１８によって検知される。タイマー制御部１１６又は比較制御部１１８は、間欠制御の停止期間が終了するタイミングを検知すると、スイッチ１１９をオン状態（図中、ＯＮ）とし、ブロック２への電圧Ｖ２の供給を再開する。これにより、演算制御部１１１は、制御を再開できる状態となる。

（他の制御論理回路）
また、制御論理回路１１０の代わりに用いることができる類似の方法として、図２（Ａ）に他の構成の制御論理回路８１０を示す。なお、図１（Ａ）と同じ構成には同じ符号を付し、説明を省略する。図２（Ａ）の制御論理回路８１０では、ブロック１及びブロック２に、ＤＣ／ＤＣコンバータ１５０により生成された電圧Ｖ２が、常時供給されている。また、図２（Ａ）の制御論理回路８１０では、スイッチ１１９は、クロック発振部１１５からブロック２へ出力されるクロック信号の信号線に設けられている。図２（Ａ）では、間欠制御の停止期間の開始時に演算制御部１１１がスイッチ１１９をオフ状態とし、タイマー制御部１１６又は比較制御部１１８が、間欠制御の停止期間が終了するタイミングを検知すると、スイッチ１１９をオン状態とする。

このように、制御論理回路８１０は、スリープ時に、ブロック２に配置された機能部に供給されるクロック信号のブロック２への入力を停止させることでも、ブロック２の回路の消費電力を低減することができる。なお、制御論理回路１１０のように、ブロック２に配置された機能部に供給される電圧Ｖ２を停止する構成では、ブロック２に配置された機能部のリーク電流も削減することができる。このため、図１（Ａ）の構成では、更に、消費電力を低減することができる。

他にも、制御論理回路１１０の代わりに用いることができる類似の方法として、スリープ状態においてブロック２に配置された機能部に供給されるクロック信号の周期を極端に遅くする方法がある。また、他の類似の方法として、ブロック２に配置された機能部に供給される電圧Ｖ２を低下させる方法がある。更に、それらの組み合わせが考えられる。本実施例は、少なくともタイマー制御部１１６によって、間欠制御の停止期間におけるスリープ状態を終了するタイミングを検知し、スリープ状態を解除することで、間欠制御のスイッチング期間への移行を行う点に特徴を有している。

また、図２（Ｂ）の制御論理回路８２０に示すように、主記憶部１１２の全て又は一部をブロック１に配置する構成とする。これにより、制御論理回路８２０のスリープ状態において、スイッチ１１９がオフ状態であっても、主記憶部１１２が動作可能な状態とすることができる。更に、タイマー制御部１１６の設定値を主記憶部１１２に記憶しておき、タイマー制御部１１６は、主記憶部１１２に記憶された設定値に基づき動作する構成としてもよい。これにより、制御論理回路８２０では、タイマー制御部１１６に設定値を記憶する回路を設ける必要がなくなるメリットがある。

［アクティブクランプ方式を用いた制御方法］
図３は、アクティブクランプ方式を用いたデジタル制御電源１００の制御方法の説明図である。図３（Ａ）〜図３（Ｃ）で、（ｉ）は制御論理回路１１０からＦＥＴ駆動回路１２０に出力される制御信号Ｄ１の波形を示し、ＦＥＴ駆動回路１２０から出力されるＦＥＴ１のゲート駆動電圧ＤＬの波形ともいえる。（ｉｉ）は制御論理回路１１０からＦＥＴ駆動回路１２０に出力される制御信号Ｄ２の波形を示し、ＦＥＴ駆動回路１２０から出力されるＦＥＴ２のゲート駆動電圧ＤＨの波形ともいえる。（ｉｉｉ）はＦＥＴ１のドレイン電流、（ｉｖ）はＦＥＴ１のドレイン端子とソース端子間の電圧、（ｖ）は制御論理回路１１０のＦＢ端子電圧を、それぞれ示す。

図３（Ａ）では、ＦＥＴ１及びＦＥＴ２のスイッチング動作を連続して行う期間であるスイッチング期間を継続して制御する、連続制御について説明する。スイッチング期間では、制御論理回路１１０は、ＦＥＴ１もＦＥＴ２もオフしている期間であるデッドタイムを設けてＦＥＴ１とＦＥＴ２を交互にオン、オフさせて繰り返し制御している。上述したように、本実施例の制御論理回路１１０は、ＦＢ端子電圧に基づいて、負荷の状態を判断している。制御論理回路１１０は、ＦＢ端子電圧が第一の値である所定の電圧値ＦＢＬ１より大きい状態を保持している限りは、デジタル制御電源１００の重負荷状態が継続していると判断し、スイッチング期間を継続する連続制御を行う。図３（Ａ）に示す連続制御では、ＦＢ端子電圧が高くなると、ＦＥＴ２のオン時間に対して、ＦＥＴ１のオン時間の比率を高くするように制御している。

なお、制御論理回路１１０は、ＶＳ端子によって検知した電圧Ｖｉｎに基づき、電圧Ｖｉｎが大きくなるほど、ＦＥＴ１のオン時間が短くなるように、ＦＥＴ１のオン時間を補正して制御している。言い換えれば、制御論理回路１１０は、電圧Ｖｉｎの電圧値とＦＥＴ１のオン時間が反比例の関係となるように、ＦＥＴ１のオン時間を補正して制御している。更に、本実施例では、制御論理回路１１０は、ＶＳ端子を用いた補正を行うことによって、ＦＢ端子電圧に基づく負荷の検知を可能としている。

図３（Ｂ）では、スイッチング期間と、ＦＥＴ１及びＦＥＴ２のスイッチング動作を停止させる停止期間とを、繰り返し行う間欠制御について説明する。デジタル制御電源１００の軽負荷状態において、図３（Ａ）で説明した連続制御を行うと、デジタル制御電源１００の一次側の電流による抵抗損失や、ＦＥＴ１及びＦＥＴ２のスイッチング損失などによって、デジタル制御電源１００の効率が低下してしまう。そのため、デジタル制御電源１００の軽負荷状態において、図３（Ｂ）に示すようにスイッチング期間と、後述する停止期間を繰り返す間欠制御を行う。これにより、デジタル制御電源１００の一次側の電流や、ＦＥＴ１及びＦＥＴ２のスイッチング回数を低減させて、デジタル制御電源１００の軽負荷状態の電源効率を改善できる。

本実施例では、制御論理回路１１０のＦＢ端子電圧がＦＢＬ１より低くなると、制御論理回路１１０はデジタル制御電源１００が軽負荷状態であると判断し、停止期間への移行を行う。停止期間に移行した後、ＦＢ端子電圧が比較制御部１１８に設定された基準電圧Ｖｒｅｆ（ＦＢＬ２とする）以上になると、制御論理回路１１０は、再びスイッチング期間へ移行する。デジタル制御電源１００では、基準電圧Ｖｒｅｆ（ＦＢＬ２）を、ＦＢＬ１よりも大きな電圧に設定し（ＦＢＬ２＞ＦＢＬ１）、ＦＢ端子電圧のオーバーシュートとアンダーシュートを利用する。これにより、図３（Ｂ）に示す間欠制御が実現される。ここで、スイッチング期間と停止期間を繰り返し制御する周期を、間欠制御周期とする。ＦＢＬ１は、スイッチング期間から停止期間に切り替えるために用いられる閾値であり、Ｖｒｅｆ（ＦＢＬ２）は、停止期間からスイッチング期間に切り替えるために用いられる閾値である。

図３（Ｃ）では、間欠制御周期の制御方法について説明する。デジタル制御電源１００の負荷が、図３（Ｂ）の状態よりも更に軽負荷状態となり、おおよそ、無負荷状態になると、停止期間が非常に長い期間となってしまう。無負荷状態では、ＦＢ端子電圧が基準電圧Ｖｒｅｆ（ＦＢＬ２）よりも低い状態が長い期間維持される場合がある。停止期間が所定の期間より長くなると、電圧Ｖ１を出力するトランスＴ１の補助巻線Ｐ２と、電圧Ｖ２を生成するＤＣ／ＤＣコンバータ１５０に供給される電力が不足する状態となってしまう。そうすると、ＦＥＴ駆動回路１２０及び制御論理回路１１０の動作を継続できなくなるため、起動回路１３０からも電力を供給させる必要がある。しかし、起動回路１３０を用いて、平滑用コンデンサＣ３に充電された電圧Ｖｉｎから電圧Ｖ１を供給する場合、電圧Ｖｉｎと電圧Ｖ２の電位差によって生じる損失が非常に大きくなる。この場合、デジタル制御電源１００の無負荷状態での電源効率が低下してしまう。そこで、本実施例では、タイマー制御部１１６を用いて、第一の時間である最長停止期間Ｔｏｆｆ＿ｍａｘを設け、停止期間が最長停止期間Ｔｏｆｆ＿ｍａｘよりも長くならないようにする。これにより、本実施例では、トランスＴ１の補助巻線Ｐ２から供給される電圧Ｖ１が不足しないように制御を行っている。

また、図３（Ｃ）に示す制御方法では、最長停止期間Ｔｏｆｆ＿ｍａｘを設けているため、停止期間の長さによって、電圧Ｖｏｕｔに供給する電力を制御することができない。そこで、制御論理回路１１０のＦＢ端子電圧が低下した場合に、スイッチング期間におけるＦＥＴ１のオン時間を短くすることで、二次側に出力される電圧Ｖｏｕｔのフィードバック制御を行っている。アクティブクランプ方式を用いたデジタル制御電源１００は、次のような特性を有している。即ち、ＦＥＴ２のオン時間に対して、ＦＥＴ１のオン時間の比率を十分に低く設定することで、二次側に出力される電圧Ｖｏｕｔを上昇させることなく、トランスＴ１の補助巻線Ｐ２に、電力を供給できる特性を有している。この特性により、電圧Ｖ１を生成するトランスＴ１の補助巻線Ｐ２、及び、電圧Ｖ２を生成するＤＣ／ＤＣコンバータ１５０に、電力を供給することができる。

図３（Ｃ）の制御では、ＦＢ端子電圧が低下した場合に、制御論理回路１１０は、二次側に出力される電圧Ｖｏｕｔを上昇させずに、電圧Ｖ１及び電圧Ｖ２を生成するために、補助巻線Ｐ２に電力を供給する制御を行う。これにより、本実施例では、デジタル制御電源１００の無負荷状態においても、起動回路１３０を動作させることなく、ＦＥＴ駆動回路１２０及び制御論理回路１１０の動作を継続できる。このように、タイマー制御部１１６を用いて、最長停止期間Ｔｏｆｆ＿ｍａｘを設けることで、起動回路１３０を動作させることなく、かつ、できるだけ間欠制御周期を長く制御することができる。

［本実施例の制御］
図４は、本実施例の制御論理回路１１０による、デジタル制御電源１００の制御シーケンスを説明するフローチャートである。交流電源１０がデジタル制御電源１００に接続され、デジタル制御電源１００に電力が供給される状態になると、制御論理回路１１０は、以下の制御を開始する。ステップ（以下、Ｓとする）３０１で制御論理回路１１０は、ＦＢ端子電圧に基づき、図３（Ａ）で説明した、ＦＥＴ１及びＦＥＴ２のオン時間を制御するスイッチング期間の制御を行う。Ｓ３０２で制御論理回路１１０は、ＦＢ端子電圧が、軽負荷状態を判断するための所定の値ＦＢＬ１よりも大きいか否かを判断する。Ｓ３０２で制御論理回路１１０は、ＦＢ端子電圧がＦＢＬ１よりも大きいと判断した場合には、処理をＳ３０１に戻し、スイッチング期間を継続する、連続制御（図３（Ａ））を行う。Ｓ３０２で制御論理回路１１０は、ＦＢ端子電圧がＦＢＬ１以下であると判断した場合には、処理をＳ３０３に進める。

Ｓ３０３で制御論理回路１１０は、演算制御部１１１により、タイマー制御部１１６に最長停止期間Ｔｏｆｆ＿ｍａｘを設定し、タイマーをスタートさせる。なお、本実施例のように、タイマー制御部１１６に設定する必要のある期間が１つのみの場合には、タイマー制御部１１６の設定値を固定値にしてもよい。Ｓ３０４で制御論理回路１１０は、演算制御部１１１により、スイッチ１１９をオフ状態とし、ブロック２への電圧Ｖ２の供給（電力供給）を停止する。

Ｓ３０５で制御論理回路１１０は、比較制御部１１８により、ＦＢ端子電圧が基準電圧Ｖｒｅｆ（ＦＢＬ２）よりも大きいか否かを判断する。Ｓ３０５で制御論理回路１１０は、ＦＢ端子電圧が基準電圧Ｖｒｅｆよりも大きいと判断した場合には、処理をＳ３０７に進める。Ｓ３０７で制御論理回路１１０は、比較制御部１１８によりスイッチ１１９をオン状態とし、ブロック２への電圧Ｖ２の供給（電力供給）を再開し、演算制御部１１１による制御を再開可能な状態にし、処理をＳ３０１に戻す。これにより、停止期間からスイッチング期間に移行する。Ｓ３０７の処理では、比較制御部１１８によりＦＢ端子電圧が基準電圧Ｖｒｅｆ（ＦＢＬ２）より大きいと判断されたことに応じてスイッチ１１９がオンされており、これは、図３（Ｂ）の間欠制御を示している。

Ｓ３０５で制御論理回路１１０は、ＦＢ端子電圧が基準電圧Ｖｒｅｆ以下であると判断した場合には、処理をＳ３０６に進める。Ｓ３０６で制御論理回路１１０は、タイマー制御部１１６により、Ｓ３０３で設定された最長停止期間Ｔｏｆｆ＿ｍａｘが経過したか否かを判断する。Ｓ３０６で制御論理回路１１０は、最長停止期間Ｔｏｆｆ＿ｍａｘが経過したと判断した場合には、処理をＳ３０８に進める。Ｓ３０８で制御論理回路１１０は、タイマー制御部１１６によりスイッチ１１９をオン状態とし、ブロック２への電圧Ｖ２の供給（電力供給）を再開し、演算制御部１１１による制御を再開可能な状態にし、処理をＳ３０１に戻す。これにより、停止期間からスイッチング期間に移行する。Ｓ３０８の処理では、タイマー制御部１１６により最長停止期間Ｔｏｆｆ＿ｍａｘが経過したと判断されたことに応じてスイッチ１１９がオンされており、これは、図３（Ｃ）の間欠制御を示している。Ｓ３０６で制御論理回路１１０は、最長停止期間Ｔｏｆｆ＿ｍａｘが経過していないと判断した場合には、処理をＳ３０５に戻す。これにより、停止期間が継続される。以上の制御を繰り返し行うことによって、制御論理回路１１０はデジタル制御電源１００の制御を行っている。

本実施例のデジタル制御電源１００は、次の特徴を有している。
・デジタル制御電源１００の軽負荷状態において、スイッチング期間と停止期間を繰り返し行う間欠制御を行う。
・間欠制御の停止期間において、制御論理回路１１０のブロック２への電圧Ｖ２の供給を停止するスリープ状態にする。
・比較制御部１１８によって、ＦＢ端子電圧の上昇を検知した場合に、制御論理回路１１０のブロック２への電圧Ｖ２の供給を再開し、演算制御部１１１による制御が可能な状態にし、スイッチング期間に移行させる。
・タイマー制御部１１６によって、最長停止期間Ｔｏｆｆ＿ｍａｘが経過した場合に、制御論理回路１１０のブロック２への電圧Ｖ２の供給を再開し、演算制御部１１１による制御が可能な状態にし、スイッチング期間に移行させる。

このように、デジタル制御電源１００の軽負荷状態において間欠制御を行い、間欠制御の停止期間中に、制御論理回路１１０をタイマー制御部１１６による制御が可能なスリープ状態にする。これにより、間欠制御を好適に制御することが可能となり、軽負荷状態の効率を改善させるとともに、一次側に配置された制御部（制御論理回路１１０及びＦＥＴ駆動回路１２０等）が動作を継続できるように制御することができる。以上、本実施例によれば、電源装置の軽負荷状態の効率を改善するとともに、一次側に配置された制御部が動作を継続できるようにすることができる。

［アクティブクランプ方式を用いた制御方法］
実施例２で説明する制御方法では、実施例１で説明した制御方法に対して、間欠制御周期が、所定の最短の間欠制御周期Ｔｍｉｎよりも長くなるように制御を追加した点が異なる。図５はアクティブクランプ方式を用いたデジタル制御電源１００の、本実施例における制御方法の説明図である。連続制御状態の説明は図３（Ａ）の説明と同じため、説明を省略する。なお、本実施例では、ＦＢ端子電圧が第一の値であるＦＢＬ４を超えた場合に、連続制御が行われる。図５（Ａ）〜図５（Ｃ）では、本実施例の第一の間欠制御〜第三の間欠制御について説明する。なお、（ｉ）〜（ｖ）は、図３（Ａ）〜図３（Ｃ）の（ｉ）〜（ｖ）と同じ波形、信号等を示している。また、本実施例では、第二の値であるＶｒｅｆ（ＦＢＬ３）は、後述する第二の間欠制御における停止期間からスイッチング期間に切り替えるために用いられる閾値である。

図５（Ａ）の制御では、間欠制御周期が短くなり過ぎないように制御することで、デジタル制御電源１００の間欠制御状態においてトランスＴ１から発生する高周波音を抑制する制御を行っている。図６で後述する、タイマー制御部１１６による制御を用いることで、間欠制御周期の最短時間としてＴｍｉｎを設定している。以下、Ｔｍｉｎを最短間欠制御周期という。図５（Ａ）に示す間欠制御では、制御論理回路１１０は、ＦＢ端子電圧に基づき、間欠制御周期中のＦＥＴ１のスイッチ回数を制御することによって、二次側に出力する電圧Ｖｏｕｔのフィードバック制御を行っている。図５（Ａ）の制御を第一の間欠制御とする。

図５（Ａ）の負荷の状態からデジタル制御電源１００の負荷の状態が低下すると、最終的には、間欠制御周期中のＦＥＴ１のスイッチ回数を所定の回数（本実施例では１回）まで減少させる制御を行う。更に、デジタル制御電源１００の負荷の状態が低下し、ＦＢ端子電圧がＶｒｅｆ（ＦＢＬ３）以下に低下した場合に、制御論理回路１１０は、図５（Ｂ）の制御に移行する。例えば、制御論理回路１１０は、スイッチング期間において、ＦＥＴ２をオンしてからＦＥＴ１を一回オンし、再度ＦＥＴ２をオンする制御を行う。

図５（Ｂ）の制御では、間欠制御周期中のスイッチ回数は所定の回数（本実施例では１回）とする。図５（Ｂ）の制御では、上述したＦＥＴ２をオンしてから、ＦＥＴ１を一回オンし、再度ＦＥＴ２をオンする制御とし、間欠制御周期の長さを制御する。これにより、二次側に出力される電圧Ｖｏｕｔのフィードバック制御を行っている。制御論理回路１１０は、最短間欠制御周期Ｔｍｉｎが経過した後、比較制御部１１８に設定されている基準電圧Ｖｒｅｆ（ＦＢＬ３）より高い電圧を検知するまで、間欠制御の停止期間を継続する。図５（Ｂ）で説明した制御を第二の間欠制御とする。

図５（Ｃ）に示す制御では、図３（Ｃ）で説明した間欠制御と同様に、デジタル制御電源１００の無負荷状態における、電圧Ｖ１を供給するための制御方法である。図５（Ｃ）の制御では、間欠制御周期中のスイッチ回数は、上述したＦＥＴ２をオンしてから、ＦＥＴ１を一回オンし、再度ＦＥＴ２をオンする制御と、停止期間を最長停止期間Ｔｏｆｆ＿ｍａｘとした制御を行っている。

図５（Ｃ）の制御では、ＦＥＴ２のオン時間は固定時間にし、制御論理回路１１０は、ＦＢ端子電圧に基づき、ＦＥＴ１のオン時間を制御することで、二次側に出力される電圧Ｖｏｕｔのフィードバック制御を行っている。なお、ＦＥＴ２のオン時間は固定時間としても変化させてもよく、ＦＥＴ２のオン時間に対してＦＥＴ１のオン時間の比率を低下させていくように制御すればよい。二次側に出力される電圧Ｖｏｕｔを上昇させることなく、トランスＴ１の補助巻線Ｐ２に電力を供給する方法については、図３（Ｃ）と同様であるため説明を省略する。図５（Ｃ）で説明した制御を第三の間欠制御とする。

以上のように、本実施例では、ＦＢ端子電圧がＦＢＬ４を超えた場合には（ＦＢＬ４＜ＦＢ端子電圧）連続制御が行われ、ＦＢ端子電圧がＦＢＬ４以下となった場合には（ＦＢＬ４≧ＦＢ端子電圧）第一の間欠制御に移行される。また、本実施例では、ＦＢ端子電圧がＶｒｅｆ（ＦＢＬ３）以下である場合には（ＦＢＬ３≧ＦＢ端子電圧）、第二の間欠制御における停止期間に移行される。更に、本実施例では、ＦＢ端子電圧がＶｒｅｆ（ＦＢＬ３）より大きい場合には（ＦＢＬ３＜ＦＢ端子電圧）、第二の間欠制御におけるスイッチング期間に移行される。

［本実施例の制御］
図６は、本実施例の制御論理回路１１０による、デジタル制御電源１００の制御シーケンスを説明するフローチャートである。図５で説明した第一〜第三の間欠制御を制御論理回路１１０によって行う方法を説明する。交流電源１０がデジタル制御電源１００に接続され、デジタル制御電源１００に電力供給される状態になると、制御論理回路１１０は、以下の制御を開始する。Ｓ５０１で制御論理回路１１０は、ＦＢ端子電圧に基づき、ＦＥＴ１及びＦＥＴ２のオン時間を制御する、図３（Ａ）で説明したスイッチング期間の制御（連続制御状態）を行う。Ｓ５０２で制御論理回路１１０は、ＦＢ端子電圧がＦＢＬ４よりも大きいか否かを判断する。Ｓ５０２で制御論理回路１１０は、ＦＢ端子電圧がＦＢＬ４よりも大きいと判断した場合には、処理をＳ５０１に戻し、スイッチング期間を継続（連続制御状態）する。Ｓ５０２で制御論理回路１１０は、ＦＢ端子電圧がＦＢＬ４以下であると判断した場合には、処理をＳ５０３に進める。

Ｓ５０３で制御論理回路１１０は、演算制御部１１１により、タイマー制御部１１６に停止期間Ｔｏｆｆとして、所定値αを設定し、時間の計測を開始する。ここで、停止期間αは、デジタル制御電源１００の負荷応答特性を低下させないために、後述する最短間欠制御周期Ｔｍｉｎに対して、十分に短い期間に設定されており（α≪Ｔｍｉｎ）、連続制御から間欠制御に移行する際の停止期間として用いられる。
停止期間Ｔｏｆｆ＝α（固定値）
Ｓ５０４で制御論理回路１１０は、演算制御部１１１により、スイッチ１１９をオフ状態とし、ブロック２への電圧Ｖ２の供給を停止する。

（第一の間欠制御）
次に、図５（Ａ）で説明した第一の間欠制御方法を、Ｓ５０５〜Ｓ５１１に示す。Ｓ５０５で制御論理回路１１０は、タイマー制御部１１６により、停止期間Ｔｏｆｆが経過したか否かを判断する。Ｓ５０５で制御論理回路１１０は、停止期間Ｔｏｆｆが経過していないと判断した場合には、処理をＳ５０５に戻し、停止期間Ｔｏｆｆが経過したと判断した場合には、処理をＳ５０６に進める。Ｓ５０６で制御論理回路１１０は、タイマー制御部１１６によりスイッチ１１９をオン状態とし、ブロック２への電圧Ｖ２の供給を再開し、演算制御部１１１による制御を再開可能な状態にする。

Ｓ５０７で制御論理回路１１０は、ＦＢ端子電圧がＦＢＬ４よりも大きいか否かを判断し、ＦＢ端子電圧がＦＢＬ４よりも大きいと判断した場合には、処理をＳ５０１に戻し、連続制御状態に移行する。Ｓ５０７で制御論理回路１１０は、ＦＢ端子電圧がＦＢＬ４以下であると判断した場合には、処理をＳ５０８に進める。Ｓ５０８で制御論理回路１１０は、ＦＢ端子電圧がＶｒｅｆ（ＦＢＬ３）よりも大きいか否かを判断する。Ｓ５０８で制御論理回路１１０は、ＦＢ端子電圧がＶｒｅｆ（ＦＢＬ３）よりも大きいと判断した場合には、処理をＳ５０９に進め、ＦＢ端子電圧がＦＢＬ３以下であると判断した場合には、処理をＳ５１２に進める。Ｓ５１２で制御論理回路１１０は、第二の間欠制御又は第三の間欠制御に移行することとなる。

Ｓ５０９で制御論理回路１１０は、ＦＢ端子電圧に基づき、ＦＥＴ１のスイッチ回数を制御する、第一の間欠制御を行う（図５（Ａ））。なお、第一の間欠制御におけるスイッチング期間は、ＦＥＴ２のオンで開始され、ＦＥＴ２のオンで終了するように制御される。Ｓ５０９の第一の間欠制御では、制御論理回路１１０は、ＦＢ端子電圧が高いほどＦＥＴ１のスイッチ回数を多く、ＦＢ端子電圧が低いほどＦＥＴ１のスイッチ回数を少なくするように制御を行っている。制御論理回路１１０は、ＦＢ端子電圧に基づくスイッチ回数でＦＥＴ１及びＦＥＴ２を制御し、スイッチング期間が終了すると、処理をＳ５１０に進める。

Ｓ５１０で制御論理回路１１０は、第一の間欠制御における、所定の間欠制御周期がＴｍｉｎになるように、タイマー制御部１１６に停止期間Ｔｏｆｆを設定する。ここで、制御論理回路１１０は、間欠制御のスイッチング期間の長さを、タイマー制御部１１６の未使用のタイマーを用いて計測するか、Ｓ５０９で設定したスイッチ回数とＦＥＴ１とＦＥＴ２のオン時間から算出する（図５（Ａ）参照）。このため、間欠制御周期が最短間欠制御周期Ｔｍｉｎとなるような、第一の間欠制御における第二の時間である停止期間Ｔｏｆｆは、既知の値である最短間欠制御周期Ｔｍｉｎとスイッチング期間とから、次の式により求められる。
停止期間Ｔｏｆｆ＝Ｔｍｉｎ（最短間欠制御周期）−スイッチング期間
Ｓ５１１で制御論理回路１１０は、演算制御部１１１により、スイッチ１１９をオフ状態とし、ブロック２への電圧Ｖ２の供給を停止し、処理をＳ５０５に戻す。このように、Ｓ５０５〜Ｓ５１１の制御を繰り返し行うことによって、制御論理回路１１０は、デジタル制御電源１００の第一の間欠制御を行っている。第一の間欠制御では、間欠制御周期が最短間欠制御周期Ｔｍｉｎより短くなることがないため、トランスＴ１の高周波音を低減できる。

（第二の間欠制御方法、第三の間欠制御方法）
次に、図５（Ｂ）、図５（Ｃ）で説明した、第二の間欠制御方法及び第三の間欠制御方法について、Ｓ５１２〜Ｓ５２０で説明する。Ｓ５１２で制御論理回路１１０は、演算制御部１１１により、タイマー制御部１１６に最長停止期間Ｔｏｆｆ＿ｍａｘを設定する。Ｓ５１３で制御論理回路１１０は、演算制御部１１１により、スイッチ１１９をオフ状態とし、ブロック２への電圧Ｖ２の供給を停止する。

Ｓ５１４で制御論理回路１１０は、比較制御部１１８により、ＦＢ端子電圧が基準電圧Ｖｒｅｆ（ＦＢＬ３）よりも大きいか否かを判断する。Ｓ５１４で制御論理回路１１０は、ＦＢ端子電圧が基準電圧Ｖｒｅｆ（ＦＢＬ３）よりも大きいと判断した場合には、処理をＳ５１６に進めて、Ｓ５１６〜Ｓ５１７の第二の間欠制御に移行する（図５（Ｂ））。Ｓ５１４で制御論理回路１１０は、ＦＢ端子電圧が基準電圧Ｖｒｅｆ以下であると判断した場合には、処理をＳ５１５に進める。Ｓ５１５で制御論理回路１１０は、タイマー制御部１１６により、Ｓ５１２で設定したＴｏｆｆ、即ち、最長停止期間Ｔｏｆｆ＿ｍａｘが経過したか否かを判断する。Ｓ５１５で制御論理回路１１０は、停止期間Ｔｏｆｆ（最長停止期間Ｔｏｆｆ＿ｍａｘ）が経過していないと判断した場合には、処理をＳ５１４に戻し、停止期間を継続して、Ｓ５１４〜Ｓ５１５の制御を繰り返し行う。Ｓ５１５で制御論理回路１１０は、停止期間Ｔｏｆｆ（最長停止期間Ｔｏｆｆ＿ｍａｘ）が経過したと判断した場合には、処理をＳ５１９に進めて、Ｓ５１９〜Ｓ５２０の第三の間欠制御に移行する（図５（Ｃ））。

次に、図５（Ｂ）で説明した、第二の間欠制御のスイッチング期間制御方法を説明する。Ｓ５１６で制御論理回路１１０は、比較制御部１１８により、スイッチ１１９をオン状態とし、ブロック２への電圧Ｖ２の供給を再開し、演算制御部１１１の制御が再開可能な状態にする。Ｓ５１７で制御論理回路１１０は、ＦＥＴ１及びＦＥＴ２を所定の回数、スイッチング制御する。例えば、本実施例では、図５（Ｂ）に示すように、ＦＥＴ２をオンしてから、ＦＥＴ１を一回オンし、再度ＦＥＴ２をオンする制御を行っている。Ｓ５１７で制御論理回路１１０は、ＦＢ端子電圧にかかわらず、決まったオン時間でＦＥＴ１を所定の回数制御するため、停止期間の長さを制御することにより電力を制御する。

Ｓ５１８で制御論理回路１１０は、タイマー制御部１１６に、停止期間Ｔｏｆｆとして固定値σを設定し、処理をＳ５１１に進める。ここで、停止期間σは、デジタル制御電源１００の負荷応答特性を低下させないために、最短間欠制御周期Ｔｍｉｎに対して、十分に短い期間に設定されており、第二の間欠制御及び第三の間欠制御のスイッチング期間が終了した際の停止期間として用いられる。なお、厳密には、停止期間ＴｏｆｆはＴｏｆｆ＿ｍａｘ＋σとなるが、σはＴｏｆｆ＿ｍａｘに比較して十分に短い期間である。このため、図５（Ｃ）にはＴｏｆｆ＿ｍａｘのみ記載している。また、Ｓ５１８では、Ｓ５１０と同様に、最短間欠制御周期Ｔｍｉｎとスイッチング期間（この場合、Ｓ５１７の期間）から停止期間Ｔｏｆｆを設定する処理を行ってもよい。

次に、図５（Ｃ）で説明した、第三の間欠制御のスイッチング期間の制御方法を説明する。Ｓ５１９で制御論理回路１１０は、タイマー制御部１１６により、スイッチ１１９をオン状態とし、ブロック２への電圧Ｖ２の供給を再開し、演算制御部１１１の制御が再開可能な状態にする。Ｓ５２０で制御論理回路１１０は、ＦＥＴ１及びＦＥＴ２を所定の回数オンするように、スイッチング制御し、処理をＳ５１８に進める。例えば、本実施例では、図５（Ｃ）に示すように、ＦＥＴ２をオンしてから、ＦＥＴ１を一回オンし、再度ＦＥＴ２をオンする制御を行っている。第三の間欠制御では、制御論理回路１１０は、ＦＥＴ２のオン時間は固定とし、ＦＢ端子電圧に基づきＦＥＴ１のオン時間を可変にして制御している。制御論理回路１１０は、ＦＢ端子電圧が高いほどＦＥＴ１のオン時間を長く、ＦＢ端子電圧が低いほどＦＥＴ１のオン時間を短くするようにオン時間を決定し、制御を行っている。Ｓ５２０で制御論理回路１１０は、停止期間が固定（Ｔｏｆｆ＿ｍａｘ）となるため、ＦＥＴ１のオン時間を制御することにより電力の制御を行う。以上、Ｓ５０１〜Ｓ５２０の制御を繰り返し行うことによって、制御論理回路１１０は、デジタル制御電源１００の連続制御、第一〜第三の間欠制御を行っている。

このように、本実施例で説明した制御方法は、図５（Ａ）で説明した、タイマー制御部１１６を用いた制御によって、制御論理回路１１０の消費電力を低減しつつ、第一の間欠制御における間欠制御周期を好適に制御可能である。そして、本実施例で説明した制御方法は、トランスＴ１による高周波音を防止できる。本実施例では、第一の間欠制御では、間欠制御周期を固定周期Ｔｍｉｎとしている。

本実施例の図５、図６で説明したデジタル制御電源１００の制御方法は、実施例１で説明した方法の特徴に加えて、次の特徴を有している。
・タイマー制御部１１６によって、間欠制御周期が最短間欠制御周期Ｔｍｉｎよりも長くなるように制御する。
・最短間欠制御周期Ｔｍｉｎで間欠制御を行う際に、一周期あたりのＦＥＴ１のスイッチ回数を制御することによって、二次側に出力する電源電圧Ｖｏｕｔのフィードバック制御を行う、第一の間欠制御を行うことが可能である。
・比較制御部１１８によって、ＦＢ端子電圧の上昇を検知した場合に、スイッチング期間に移行し、所定の回数ＦＥＴ１及びＦＥＴ２のスイッチング制御を行う、第二の間欠制御を行うことが可能である。
・タイマー制御部１１６によって、最長停止期間Ｔｏｆｆ＿ｍａｘの経過を検知した場合に、所定の回数ＦＥＴ１及びＦＥＴ２のスイッチング制御を行う、第三の間欠制御を行うことが可能である。

このように、本実施例は、デジタル制御電源１００の軽負荷状態において間欠制御を行い、間欠制御の停止期間中に、制御論理回路１１０をタイマー制御部１１６による制御が可能なスリープ状態にする構成とする。これにより、間欠制御を好適に制御することが可能となり、軽負荷状態の効率を改善するとともに、トランスの高周波音の防止や、一次側に配置された制御部（制御論理回路１１０及びＦＥＴ駆動回路１２０等）が動作を継続できるように制御することができる。以上、本実施例によれば、電源装置の軽負荷状態の効率を改善するとともに、一次側に配置された制御部が動作を継続できるようにすることができる。

［デジタル制御電源］
実施例３のデジタル制御電源６００の説明を行う。図７は、本実施例の電源装置、制御論理回路の概略図である。デジタル制御電源６００は、実施例１、２でのＦＥＴ２と電圧クランプ用のコンデンサＣ２を用いたアクティブクランプ回路の代わりに、サージ吸収回路６２０を用いたフライバック方式の電源の構成である。また、デジタル制御電源６００の制御論理回路６１０は、実施例１、２での比較制御部１１８を有していない構成であり、比較制御部１１８の代わりに、タイマー制御部１１６と、ＡＤ変換部１１４を用いる制御方法を説明する。このため、比較制御部１１８に入力されていた基準電圧Ｖｒｅｆの入力もない。なお、図１と同様の構成については同一符号を用いて説明を省略する。

デジタル制御電源６００では、トランスＴ１のスイッチング素子として、ＦＥＴ１のみを有する構成である。ＦＥＴ１がオフした際に生じるサージ電圧は、スナバ回路などで構成された、サージ吸収回路６２０によって吸収する構成になっている。デジタル制御電源６００の制御論理回路６１０は、ＦＢ端子電圧に基づき、ＦＥＴ１のオン時間を制御することで、二次側に出力する電源電圧Ｖｏｕｔのフィードバック制御を行っている。

制御論理回路６１０は、実施例１、２の制御論理回路１１０に対して、比較制御部１１８を有していない、低機能なＣＰＵである。また、タイマー制御部１１６は、実施例１、２で説明した、停止期間Ｔｏｆｆの制御だけではなく、スイッチング期間にＰＷＭ出力部１１７がＰＷＭ信号を生成するために用いられるＰＷＭ制御信号を出力する機能も有している。また、制御論理回路６１０は、実施例１、２の制御論理回路１１０に対して、ＶＳ端子も有しておらず、入力電圧Ｖｉｎの検知を行わない。

［本実施例の制御］
図８は本実施例の制御論理回路６１０による、デジタル制御電源６００の制御シーケンスを説明するフローチャートである。図８では、比較制御部１１８を有していない制御論理回路６１０を用いて、デジタル制御電源６００の間欠制御を行う方法について説明する。交流電源１０がデジタル制御電源６００に接続され、デジタル制御電源６００に電力供給される状態になると、制御論理回路６１０は、以下の制御を開始する。また、制御論理回路６１０は、後述するカウンタＮを初期化しておく。Ｓ７０１で制御論理回路６１０は、ＦＢ端子電圧に基づき、ＦＥＴ１のＰＷＭ制御を行う（スイッチング期間の制御）。本実施例では、タイマー制御部１１６がＰＷＭ制御信号を生成し、ＰＷＭ出力部１１７に出力している。ＰＷＭ制御信号は固定周期とし、演算制御部１１１により設定された値（設定値）に基づき、ＦＥＴ１のオン時間のデューティ制御が行われる。

Ｓ７０２で制御論理回路６１０は、ＦＢ端子電圧がＦＢＬ１よりも大きいか否かを判断する。Ｓ７０２で制御論理回路６１０は、ＦＢ端子電圧がＦＢＬ１よりも大きいと判断した場合には、処理をＳ７０１に戻し、スイッチング期間を継続（連続制御状態）する。Ｓ７０２で制御論理回路６１０は、ＦＢ端子電圧がＦＢＬ１以下であると判断した場合には、処理をＳ７０３に進める。

Ｓ７０３で制御論理回路６１０は、演算制御部１１１によりタイマー制御部１１６にＡＤ変換の第三の時間である検知周期Ｔａｄを設定する。このとき、制御論理回路６１０は、タイマー制御部１１６の機能を、ＰＷＭ制御信号を生成する機能から、間欠制御の停止期間を制御する機能に切り替えている。停止期間中のＰＷＭ出力部１１７から出力される制御信号Ｄ１は、ローレベルを保持している。Ｓ７０４で制御論理回路６１０は、演算制御部１１１により、スイッチ１１９をオフ状態とし、ブロック２への電圧Ｖ２の供給を停止する。

Ｓ７０５で制御論理回路６１０は、タイマー制御部１１６により、ＡＤ変換の検知周期Ｔａｄが経過したか否かを判断する。Ｓ７０５で制御論理回路６１０は、検知周期Ｔａｄが経過していないと判断した場合には、処理をＳ７０５に戻し、検知周期Ｔａｄが経過したと判断した場合には、処理をＳ７０６に進める。Ｓ７０６で制御論理回路６１０は、タイマー制御部１１６により、スイッチ１１９をオン状態とし、ブロック２への電圧Ｖ２の供給を再開し、演算制御部１１１による制御を再開可能な状態にする。また、Ｓ７０６の処理により、ＡＤ変換部１１４及び演算制御部１１１も動作可能となる。そして、ＡＤ変換部１１４及び演算制御部１１１により、ＦＢ端子電圧に基づく判断を行うことが可能となる。

Ｓ７０７で制御論理回路６１０は、ＡＤ変換部１１４の検知結果に基づき、ＦＢ端子電圧がＦＢＬ２よりも大きいか否かを判断する。この制御は、図３（Ｂ）で説明した、比較制御部１１８の基準電圧Ｖｒｅｆを用いた制御と同等であり、基準電圧Ｖｒｅｆ＝ＦＢＬ２とする。Ｓ７０７で制御論理回路６１０は、ＦＢ端子電圧がＦＢＬ２よりも大きいと判断した場合には、処理をＳ７１０に進める。Ｓ７１０で制御論理回路６１０は、カウンタＮをリセットした後に（Ｎ＝０）、処理をＳ７０１に戻し、スイッチング期間に移行する。このとき、制御論理回路６１０は、タイマー制御部１１６を、間欠制御の停止期間を制御する機能から、ＰＷＭ制御信号を生成する機能に切り替えている。

Ｓ７０７で制御論理回路６１０は、ＦＢ端子電圧が所定の電圧以下、具体的にはＦＢＬ２以下であると判断した場合には、処理をＳ７０８に進め、Ｓ７０８でカウンタＮをインクリメントする（Ｎ＝Ｎ＋１）。Ｓ７０９で制御論理回路６１０は、カウンタＮにＡＤ変換の検知周期Ｔａｄを乗じた値（Ｎ×Ｔａｄ）が、最長停止期間Ｔｏｆｆ＿ｍａｘよりも大きいか否かを判断する。これにより、制御論理回路６１０は、最長停止期間Ｔｏｆｆ＿ｍａｘが経過したか否かを判断している。Ｓ７０９で制御論理回路６１０は、カウンタＮに検知周期Ｔａｄを乗じた値が最長停止期間Ｔｏｆｆ＿ｍａｘよりも大きくなった、即ち、最長停止期間Ｔｏｆｆ＿ｍａｘが経過したと判断した場合には、処理をＳ７１０に進める。Ｓ７０９で制御論理回路６１０は、カウンタＮに検知周期Ｔａｄを乗じた値が最長停止期間Ｔｏｆｆ＿ｍａｘ以下である、即ち、最長停止期間Ｔｏｆｆ＿ｍａｘが経過していないと判断した場合には、処理をＳ７０３に戻し、停止期間を継続する。以上Ｓ７０１〜Ｓ７１０の制御を繰り返し行うことによって、制御論理回路６１０はデジタル制御電源６００の制御を行っている。

ところで、図８で示した制御では、間欠制御の停止期間中にＡＤ変換の検知周期Ｔａｄ毎に、制御論理回路６１０のブロック２への電力供給を再開させる必要がある。このため、実施例１、２で説明した制御論理回路１１０と比較すると、制御論理回路６１０の消費電力は大きくなるおそれがある。また、検知周期Ｔａｄを長く設定してしまうと、デジタル制御電源６００の出力電圧Ｖｏｕｔの応答性が低下してしまうおそれがある。そのため、制御論理回路１１０で説明した比較制御部１１８を用いた制御の方が好適な制御である。しかし、制御論理回路６１０のように、比較制御部１１８の機能を有していない安価なマイクロコンピュータ等を用いる場合等には、図８で説明した制御方法が有効である。

本実施例の図７で説明したデジタル制御電源６００は、実施例１で説明した方法の特徴に加えて、次の特徴を有している。
・比較制御部１１８の代わりに、タイマー制御部１１６と、ＡＤ変換部１１４を組み合わせて用いることで、間欠制御の停止期間の制御を行っている。
・タイマー制御部１１６の１つのタイマー機能を、ＰＷＭ出力部１１７の制御と、間欠制御の停止期間の制御に併用している。
また、本実施例で説明したように、本実施例の間欠制御方法は、アクティブクランプ回路（ＦＥＴ２と、電圧クランプ用コンデンサＣ２）を有していないデジタル制御電源６００であっても適用可能である。

なお、実施例１、２の制御論理回路１１０、８１０、８２０を用いた制御は、実施例３のフライバック方式のデジタル制御電源６００にも適用可能である。また、実施例３の制御論理回路６１０を用いた制御は、実施例１、２のアクティブクランプ方式のデジタル制御電源１００にも適用可能である。更に、実施例１、２の制御論理回路１１０、８１０、８２０、及び実施例３の制御論理回路６１０は、例えばフォワード方式の電源や電流共振方式の電源、アクティブクランプ方式のフォワード電源等、種々の電源の制御に適用可能である。以上、本実施例によれば、電源装置の軽負荷状態の効率を改善するとともに、一次側に配置された制御部が動作を継続できるようにすることができる。

実施例１〜３で説明した電源装置であるデジタル制御電源１００、６００は、例えば画像形成装置の低圧電源、即ちコントローラ（制御部）やモータ等の駆動部へ電力を供給する電源として適用可能である。以下に、実施例１〜３の電源装置が適用される画像形成装置の構成を説明する。

［画像形成装置の構成］
画像形成装置の一例として、レーザビームプリンタを例にあげて説明する。図９に電子写真方式のプリンタの一例であるレーザビームプリンタの概略構成を示す。レーザビームプリンタ３００は、静電潜像が形成される像担持体としての感光ドラム３１１、感光ドラム３１１を一様に帯電する帯電部３１７（帯電手段）、感光ドラム３１１に形成された静電潜像をトナーで現像する現像部３１２（現像手段）を備えている。そして、感光ドラム３１１に現像されたトナー像をカセット３１６から供給された記録材としてのシート（不図示）に転写部３１８（転写手段）によって転写して、シートに転写したトナー像を定着器３１４で定着してトレイ３１５に排出する。この感光ドラム３１１、帯電部３１７、現像部３１２、転写部３１８が画像形成部である。また、レーザビームプリンタ３００は、電源装置４００を備えており、電源装置４００は実施例１〜３で説明したデジタル制御電源１００、６００等と同様の構成である。なお、実施例１〜３の電源装置４００を適用可能な画像形成装置は、図９に例示したものに限定されず、例えば複数の画像形成部を備える画像形成装置であってもよい。更に、感光ドラム３１１上のトナー像を中間転写ベルトに転写する一次転写部と、中間転写ベルト上のトナー像をシートに転写する二次転写部を備える画像形成装置であってもよい。

レーザビームプリンタ３００は、画像形成部による画像形成動作や、シートの搬送動作を制御するコントローラ３２０を備えており、電源装置４００は、例えばコントローラ３２０に電力を供給する。また、電源装置４００は、感光ドラム３１１を回転するため又はシートを搬送する各種ローラ等を駆動するためのモータ等の駆動部に電力を供給する。本実施例の電源装置４００が実施例１〜３のデジタル制御電源１００、６００である場合、次のような制御を行う。制御論理回路１１０は、間欠制御における停止期間が最長停止期間Ｔｏｆｆ＿ｍａｘより長くならないように、タイマー制御部１１６によりスイッチ１１９をオン状態とすることで、スイッチング期間に移行する。これにより、軽負荷状態の効率を改善するとともに、一次側に配置された制御部が動作を継続できるようにすることができる。また、本実施例の電源装置４００が実施例２のデジタル制御電源１００である場合、次のような制御を行う。制御論理回路１１０は、間欠制御における間欠制御周期が最短間欠制御周期Ｔｍｉｎより短くならないように制御する。これにより、電源装置の軽負荷状態の効率を改善するとともに、一次側に配置された制御部が動作を継続できるようにすることができ、高周波音も低減できる。更に、本実施例の電源装置４００が実施例３のデジタル制御電源６００である場合、比較制御部を有しない安価なマイクロコンピュータ等を用いた制御論理回路６１０によっても制御することが可能となる。

また、本実施例の画像形成装置は、通常動作モード、スタンバイモード又はスリープモードで動作することが可能となっている。例えば、通常動作モードは、図３（Ａ）に対応している。スタンバイモードは、画像形成動作を行う通常動作モードよりも消費する電力を低減させつつ、印刷指示を受信したらすぐに画像形成動作を実施できる状態となるモードである。例えば、スタンバイモードは、図３（Ｂ）に対応している。スリープモードは、スタンバイモードより更に消費する電力を低減させた状態となるモードであり、例えば、図３（Ｃ）に対応している。以上、本実施例によれば、電源装置の軽負荷状態の効率を改善するとともに、一次側に配置された制御部が動作を継続できるようにすることができる。

１００ デジタル制御電源
１１１ 演算制御部
１１６ タイマー制御部
ＦＥＴ１ 電界効果トランジスタ
Ｔ１ トランス

Claims (15)

1. 一次巻線と二次巻線を有するトランスと、
   スイッチング動作により前記一次巻線への電力の供給又は遮断を行うスイッチング素子と、
   前記スイッチング動作を制御する制御手段と、
   を備え、
   前記制御手段は、前記スイッチング動作を継続する連続制御と、前記スイッチング動作を行うスイッチング期間と前記スイッチング動作を停止させる停止期間とを繰り返す間欠制御と、を行うことが可能である電源装置であって、
   前記制御手段は、前記停止期間に動作が停止される演算手段と、前記停止期間でも動作が継続される計測手段と、を有し、
   前記計測手段は、前記停止期間が開始されてから第一の時間が経過した場合には、前記演算手段の動作を再開させ、前記スイッチング期間に移行することを特徴とする電源装置。
2. 前記二次巻線から出力される電圧をフィードバックするフィードバック手段を有し、
   前記演算手段は、前記フィードバック手段によりフィードバックされた電圧に基づいて、前記スイッチング期間における前記スイッチング素子のオン時間を制御することを特徴とする請求項１に記載の電源装置。
3. 前記二次巻線から出力される電圧をフィードバックするフィードバック手段を有し、
   前記演算手段は、前記フィードバック手段によりフィードバックされた電圧に基づいて、前記スイッチング期間における前記スイッチング素子のオン時間を決定し、前記スイッチング素子を所定の回数オンすることを特徴とする請求項１に記載の電源装置。
4. 前記演算手段は、前記フィードバックされた電圧が第一の値を超えた場合に前記連続制御を行い、前記フィードバックされた電圧が前記第一の値以下となった場合に前記間欠制御を行うことを特徴とする請求項２又は請求項３に記載の電源装置。
5. 前記制御手段は、前記停止期間でも動作が継続され、前記フィードバック手段によりフィードバックされた電圧と、第二の値とを比較する比較手段を有し、
   前記比較手段は、前記第一の時間が経過する前に、前記フィードバックされた電圧が前記第二の値を超えた場合には、前記演算手段の動作を再開させ、前記スイッチング期間に移行することを特徴とする請求項４に記載の電源装置。
6. 前記演算手段は、前記フィードバックされた電圧に基づいて、前記スイッチング期間における前記スイッチング素子のオン時間を制御することを特徴とする請求項５に記載の電源装置。
7. 前記演算手段は、前記フィードバックされた電圧に基づいて、前記スイッチング期間における前記スイッチング素子をオンする回数を制御することを特徴とする請求項５に記載の電源装置。
8. 前記計測手段は、前記停止期間が開始されてから第二の時間が経過するまでは、前記演算手段の動作を再開させないことを特徴とする請求項５から請求項７のいずれか１項に記載の電源装置。
9. 前記計測手段は、前記停止期間において、前記第一の時間よりも短い第三の時間が経過する毎に、前記演算手段の動作を再開させ、
   前記演算手段は、前記フィードバック手段によりフィードバックされた電圧が、所定の電圧より高い場合には前記スイッチング期間に移行し、前記フィードバックされた電圧が前記所定の電圧以下の場合には前記停止期間を継続することを特徴とする請求項５から請求項７のいずれか１項に記載の電源装置。
10. 前記制御手段は、前記演算手段への電力の接続状態又は非接続状態を切り替える接続手段を有し、
    前記計測手段は、前記接続手段を接続状態とすることにより、前記演算手段の動作を再開させることを特徴とする請求項１から請求項９のいずれか１項に記載の電源装置。
11. 前記制御手段は、前記停止期間でも動作が継続され、クロック信号を生成する生成手段と、前記演算手段への前記クロック信号の接続状態又は非接続状態を切り替える接続手段と、を有し、
    前記計測手段は、前記接続手段を接続状態とすることにより、前記演算手段の動作を再開させることを特徴とする請求項１から請求項９のいずれか１項に記載の電源装置。
12. 前記制御手段は、前記演算手段への電力の接続状態又は非接続状態を切り替える接続手段を有し、
    前記比較手段は、前記接続手段を接続状態とすることにより、前記演算手段の動作を再開させることを特徴とする請求項５から請求項９のいずれか１項に記載の電源装置。
13. 前記制御手段は、前記停止期間でも動作が継続され、クロック信号を生成する生成手段と、前記演算手段への前記クロック信号の接続状態又は非接続状態を切り替える接続手段と、を有し、
    前記比較手段は、前記接続手段を接続状態とすることにより、前記演算手段の動作を再開させることを特徴とする請求項５から請求項９のいずれか１項に記載の電源装置。
14. 前記演算手段は、前記スイッチング期間から前記停止期間に移行する際に、前記接続手段を非接続状態とすることを特徴とする請求項１０から請求項１３のいずれか１項に記載の電源装置。
15. 記録材に画像形成を行う画像形成手段と、
    請求項１から請求項１４のいずれか１項に記載の電源装置と、
    を備えることを特徴とする画像形成装置。

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