JP2014079083A - スイッチング電源及びスイッチング電源を備えた画像形成装置 - Google Patents

スイッチング電源及びスイッチング電源を備えた画像形成装置 Download PDF

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Abstract

【課題】 スイッチング電源において、消費電力を低減しつつ、且つ、中負荷時の出力リプルを抑制する。
【解決手段】 一次側に一次巻線を有し、一次側と二次側が絶縁されたトランスと、トランスの一次巻線に接続されたスイッチング素子と、スイッチング素子を駆動することによりトランスの一次側に流れる電流に応じた電圧を検出する電流検出手段と、二次側に出力される電圧に応じた電圧を一次側にフィードバックするフィードバック手段と、電流検出手段の検出した電圧とフィードバック手段からの電圧に基づいてスイッチング素子の動作を制御する制御手段と、を有し、制御手段は、フィードバック手段からの電圧と、予め定められた基準電圧とを比較し、比較結果に従ってスイッチング素子を駆動するための駆動パルス時間の上限を制限又は解除するように制御して、スイッチング素子の駆動時間を決定するスイッチング電源。
【選択図】 図１

Description

本発明は、スイッチング電源に関する。特に、スイッチング動作を一定期間停止させるバーストモードを備えたスイッチング電源に有用である。
電子機器の低圧電源としてＩＣを用いて出力電圧を制御するスイッチング電源が知られている。近年、電子機器の動作待機時における電力を一層低減する流れがあり、そのスイッチング電源そのものの消費電力を低減することが求められている。スイッチング電源の消費電力を低減する構成として、例えば、特許文献１に、スイッチング電源の出力側の負荷状態によってフィードバック端子の電圧レベルを可変にして、軽負荷時においてスイッチング電源のオン期間を短くしてオフ期間を長くするようにスイッチング動作（バースト動作ともいう）を制御する方式が提案されている。
特開２００８−２４５４１９号公報
スイッチング電源の動作状態としては、例えば、適用される装置が稼働中の状態である重負荷状態、また、装置が稼働しておらず、消費電力の低減のために、その一部が停止している状態である軽負荷状態、また、装置がいつでも稼働開始できるように待機している状態である中負荷状態がある。この中負荷状態において一層消費電力を低減するためには、軽負荷状態におけるバースト動作を行うことが有効である。しかし、消費電力を低減するために中負荷時においてバースト動作を行うスイッチング電源においては、次のような課題がある。
スイッチング電源における中負荷状態は、比較的負荷電流が大きいため、スイッチング素子（例えば、電界効果トランジスタ等）のオフ期間（バースト動作において強制オフする期間）における出力電圧、及び、スイッチング素子の動作を制御する電源ＩＣのフィードバック端子の電圧の変化も大きい。そのため、スイッチング素子のオン時のパルス幅も長くなる。パルス幅が長いと、絶縁トランスを介して二次側へ伝達される瞬時電力も大きく、スイッチング素子のオン期間における出力電圧、およびフィードバックされる電圧の変化も大きくなる。その結果、出力電圧のリプル電圧が大きくなってしまう。
一般的にスイッチング電源において低消費電力化することと、出力電圧のリプル電圧が大きくなることはトレードオフの関係にあり、低消費電力化を重要視している昨今のスイッチング電源ではリプル電圧が大きくなる傾向にある。
本発明は、上記課題を解決するためになされたものであり、スイッチング電源において消費電力を低減しつつ、且つ、中負荷時の出力リプルを抑制することを目的とする。
以上の課題を解決するために、本発明のスイッチング電源は、一次側に一次巻線を有し、前記一次側と二次側が絶縁されたトランスと、前記トランスの一次巻線に接続されたスイッチング素子と、前記スイッチング素子を駆動することにより前記トランスの一次側に流れる電流に応じた電圧を検出する電流検出手段と、前記二次側に出力される電圧に応じた電圧を前記一次側にフィードバックするフィードバック手段と、前記電流検出手段の検出した電圧と前記フィードバック手段からの電圧に基づいて前記スイッチング素子の動作を制御する制御手段と、を有し、前記制御手段は、前記フィードバック手段からの電圧と、予め定められた基準電圧とを比較し、比較結果に従って前記スイッチング素子を駆動するための駆動パルス時間の上限を制限又は解除するように制御して、前記スイッチング素子の駆動時間を決定することを特徴とする。
また、本発明の画像形成装置は、記録材に画像を形成するための画像形成装置において、前記画像形成装置の動作を制御するコントローラと、前記コントローラに電力を供給するためのスイッチング電源と、を有し、前記スイッチング電源は、一次側に一次巻線を有し、前記一次側と二次側が絶縁されたトランスと、前記トランスの一次巻線に接続されたスイッチング素子と、前記スイッチング素子を駆動することにより前記トランスの一次側に流れる電流に応じた電圧を検出する電流検出手段と、前記二次側に出力される電圧に応じた電圧を前記一次側にフィードバックするフィードバック手段と、前記電流検出手段の検出した電圧と前記フィードバック手段からの電圧に基づいて前記スイッチング素子の動作を制御する制御手段と、を有し、前記制御手段は、前記フィードバック手段からの電圧と、予め定められた基準電圧とを比較し、比較結果に従って前記スイッチング素子を駆動するための駆動パルス時間の上限を制限又は解除するように制御して、前記スイッチング素子の駆動時間を決定することを特徴とする。
本発明によれば、スイッチング電源において、消費電力を低減しつつ、且つ、中負荷時の出力リプルを抑制することができる。
実施例１のスイッチング電源の構成を示す図 実施例１のスイッチング電源の動作波形 実施例２のスイッチング電源の構成を示す図 実施例２のスイッチング電源の動作波形 スイッチング電源の構成を示す図 スイッチング電源の動作波形を示す図 スイッチング電源の重負荷時の状態を示す図 スイッチング電源の中負荷時の状態を示す図 スイッチング電源の軽負荷時の状態を示す図 スイッチング電源の適用例を示す図
以下、上述した課題を解決するための本発明の具体的な構成について、以下の実施例に基づいて説明する。なお、以下に示す実施例は一例であって、この発明の技術的範囲をそれらのみに限定する趣旨のものではない。
＜前提となるスイッチング電源の構成と動作＞
まず、図５、図６を用いて前提となるスイッチング電源の構成と動作について説明する。図５は、一般的なスイッチング電源の構成を表す図であり、図６は、スイッチング電源の重負荷時のスイッチング動作を表す図であり、図７は、スイッチング電源の重負荷時の連続的な動作状態を表す図である。
図５において、Ｖａｃ１０は、商用交流電源である。Ｖａｃ１０から入力された交流電圧はダイオードブリッジ１１によって整流され、一次電解コンデンサ１０１によって平滑化され、概略一定の電圧Ｖｈとなる。一方、これと同時に、電源ＩＣ１０３の起動用ＶＨ端子１０３ｈに抵抗１０２を介して電圧が供給される。電源ＩＣはＦＥＴ１０５をオンする。すると一次側と二次側が絶縁された絶縁トランス１０４の一次側の一次巻線１０４ｐを介して、ＦＥＴ１０５にドレイン電流Ｉｄが流れる（図６のｔ１０の期間）。この期間ｔ１０において、Ｉｄは、時間の経過とともに直線的に上昇していく。Ｉｄは、電流検出抵抗１０６によって電圧Ｖｉｓに変換され、電源ＩＣ１０３の電流検出用ＩＳ端子１０３ｉに供給される。
一方、電源ＩＣ１０３のフィードバック用ＦＢ端子１０３ｆには、絶縁トランス１０４の二次側から一次側に電圧をフィードバックするためのフォトカプラ１０９によって電圧Ｖｆｂが供給されている。Ｖｆｂは、スイッチング電源の出力電圧の誤差増幅信号であり、出力電圧が規定値よりも大きい場合には低下し、出力電圧が規定値よりも小さい場合には上昇する。電源ＩＣ１０３は、Ｖｉｓが上昇し、Ｖｆｂよりもわずかに大きくなった時点で、ＦＥＴ１０５をオフする（図６のｔ１１のタイミング）。ＦＥＴ１０５がオフされると、Ｉｄは瞬時に零となる。すると、ＦＥＴ１０５のドレインソース間電圧Ｖｄｓは上昇し、概ね一定の電圧Ｖｈ＋Ｖｌとなる（図６のｔ１２の期間）。
トランスＴ１には、一次巻線１０４ｐの他に、二次巻線１０４ｓおよび補助巻線１０４ｈが巻かれている。１０４ｓおよび１０４ｈは、１０４ｐに対して巻方向を異に構成されている（所謂、フライバック結合と呼ばれる）。ＦＥＴ１０５がオフされて以降（図６のｔ１２期間）、１０４ｓおよび１０４ｈには正のパルス電圧が誘起される。１０４ｓに誘起されたパルス電圧は、二次整流ダイオード１２１および二次平滑コンデンサ１２２によって整流平滑され、概ね一定の出力電圧Ｖｏｕｔとなる。このとき、ダイオード１２１の順方向電圧をＶｆ１２１とすると、前述の電圧Ｖｌは、Ｖｏｕｔを用いて概ね次式（１）で表される。
Figure 2014079083
一方、１０４ｈに誘起される正のパルス電圧をＶｎｈとするとＶｎｈは、Ｖｏｕｔを用いて概ね次式（２）で表される。
Figure 2014079083
ここで、Ｎｐは１０４ｐの巻数、Ｎｓは１０４ｓの巻数、Ｎｈは１０４ｈの巻数を表す。
１０４ｓに流れる電流Ｉｆは直線的に減少し、やがて零になる。すると、Ｖｄｓは下降を始める。さて、Ｖｄｓは補助巻線１０４ｈの端子電圧Ｖ１０４ｈと相似形となる。Ｖ１０４ｈは、電源ＩＣ１０３のＢＯＴＯＭ端子１０３ｂに供給されている。電源ＩＣ１０３は、Ｖ１０４ｈが立ち下がりエッジで、且つ零となった時刻（図６のタイミングｔ１３）を検出し、ＦＥＴ１０５をオンする。以降、ｔ１０〜ｔ１３を繰り返す動作となり、図６の期間ｔ１４で再びＦＥＴ１０５がオンされると、再度、絶縁トランス１０４の一次巻線１０４ｐを介して、ＦＥＴ１０５にドレイン電流Ｉｄが流れはじめる。
このような動作によって重負荷時は図７で示す通り、ＦＥＴ１０５が連続発振するのでスイッチングパルスが連続的に出力され、フィードバック電圧（ＦＢ端子電圧）が基準電圧を超えた状態及び出力電圧が高い値に維持された状態が継続される。
次に、電源ＩＣ１０３の動作について詳細に説明する。以下、図７の重負荷時における動作時の電源ＩＣ１０３の動作について、図５に示す電源ＩＣ１０３の内部ブロック図及び図６を参酌しながら詳細に説明する。
図５においてＩＳ端子１０３ｉに入力された電圧Ｖｉｓと、ＦＢ端子１０３ｆに入力された電圧Ｖｆｂは、ＦＥＴ１０５の駆動時間を決定するためのパルス幅決定部３０２の比較部３０２ｃによって比較される。前述の図６のとおり、ＦＥＴ１０５がオンしている状態ではＶｆｂ＞Ｖｉｓであり、電源ＩＣ１０３のＯＵＴ端子１０３ｏの電圧は高い状態（Ｈｉｇｈレベル（Ｈレベル））である。したがって、パルス幅決定部３０２後段のセット・リセットフリップフロップ３１０のリセット入力はＬレベルであり、３１０のＱ出力は、それまでの出力状態（Ｈレベル）を維持する。Ｑ出力は電源ＩＣ１０３のＯＵＴ端子１０３ｏに接続されており、ＦＥＴ１０５のゲート電圧ＶｇとしてＦＥＴ１０５にゲート抵抗１０７を介して供給される。よって、ＦＥＴ１０５はオンを維持する（図６の期間ｔ１０）。
Ｉｄの上昇に伴い、Ｖｉｓが上昇してＶｆｂよりもわずかに大きくなった時点で、パルス幅決定部３０２の出力はＨレベルとなる。したがって、フリップフロップ３１０はリセットされ、Ｑ出力はＬレベルとなる。よって、ＯＵＴ端子１０３ｏはＬレベルとなり、ＦＥＴ１０５はオフする。（図６のタイミングｔ１１）
次に、１０４ｓに流れる電流Ｉｆが減少し零になると、Ｖｎｈは下降して負電圧となる。
Ｖｎｈは、ＢＯＴＯＭ端子１０３ｂに供給されている。電源ＩＣ１０３内部のトリガ回路３０７の出力は、Ｖｎｈが立下りエッジで且つ零となった際、それまでのＬｏｗレベル（Ｌレベル）からＨｉｇｈレベル（Ｈレベル）に反転、その後Ｈレベルを維持する。
３０７の出力は、論理積回路３０９に入力される。３０９の他の入力には、後述のＨレベルが入力されているから、ＡＮＤの出力はＨレベルとなる。これを受けて、フリップフロップ３１０はセットされ、Ｑ出力はＨレベルとなる。よって、ＯＵＴ端子１０３ｏはＨレベルとなり、ＦＥＴ１０５はオンする。（図６の期間ｔ１４）トリガ回路３０７の出力は、パルス幅決定部３０２の出力がＨレベルとなった際、すなわち、Ｖｉｓが上昇し、Ｖｆｂよりもわずかに大きくなり、ＦＥＴ１０５がオフされた際にクリアされ、ＨレベルからＬレベルに戻る。（ｔ１５）
次に、スイッチング電源の中負荷時（前述した重負荷時に対して負荷が小さい）の動作を説明する。図８は、スイッチング電源の中負荷時の動作を示している。図８は図７の状態に対してスイッチングパルスが停止する期間が存在する。
図８に示すような中負荷の場合、図６のｔ１０〜ｔ１３を繰り返す動作を行うと、絶縁トランス１０４を介して供給した電力よりも、二次側で消費する電力の方が小さいため、Ｖｆｂが基準電圧３０４を下回る（図８のタイミングｔ１０４）。すると、電源ＩＣ１０３内の負荷状態判断部３０３の出力はＬレベルとなる。３０３の出力は、論理積回路３０９に入力されている。したがって、３０３の出力がＬレベルである間は、トリガ回路３０７の出力レベルによらず、論理積回路３０９の出力はＬレベルとなり、フリップフロップ３１０のＱ出力は、それまでのＬレベルを継続する。よって、ＯＵＴ端子１０３ｏはＬベルとなり、ＦＥＴ１０５はオフ状態を継続する（図８の期間ｔ１０５）。このとき、絶縁トランス１０４を介した二次側への電力供給は、一時的に停止している。
ＦＥＴ１０５オフが状態を継続しているとき、トリガ回路３０７の出力は、１０４ｓに流れるＩｆが零となった時点で、Ｈレベルとなる（図６のｔ１３）。Ｖｆｂは二次側への電力供給を一時的に停止しているため、緩やかに上昇し、パルス停止電圧３０４を超えた際に、負荷状態判断部３０３の出力はＨレベルとなる（図６のタイミングｔ１０６）。この時点で、フリップフロップ３１０のＱ出力は、Ｈレベルとなる。また、この時点でのＶｆｂとＶｉｓの関係はＦＥＴ１０５がオフ状態を継続しているため、Ｖｆｂ＞Ｖｉｓとなっている。よって、ＯＵＴ端子はＨベルとなり、ＦＥＴ１０５はオンする。そして、再びＶｆｂがパルス停止電圧３０４を下回るまでｔ１０〜ｔ１３（図６）のスイッチング動作を繰り返す（ｔ１０７）。
以上のように、中負荷時には、ＦＥＴ１０５のスイッチング動作を強制的に停止する制御（所謂、バースト動作と呼ばれる）が行われている。これにより、ＦＥＴ１０５のスイッチングによる損失を低減して、機器の消費電力を低減することができる。
次に、軽負荷時の動作について詳細に説明する。昨今、電子機器の待機電力の低減が強く求められている。スイッチング電源においては、軽負荷時の消費電力が、この待機電力に相当する。
図９は、軽負荷時の動作を示している。軽負荷時においては、期間ｔ２０３の、ＦＥＴ１０５強制オフ時間が、図８で示した中負荷時の期間ｔ１０５の時間よりも長くなる。これはトランスの二次側での負荷電流が小さく、出力電圧の降下が緩やかなためである。また、二次側での消費電力が小さいため、ＦＥＴ１０５をオンしている期間（期間ｔ２０１、単位時間あたりオン回数、１パルスの時間）は図８で示したｔ１０３よりも短い。期間ｔ１０５と期間ｔ２０３の時間差は、負荷電流によって異なるものの、上記の待機電力相当の負荷状態であれば、ｔ１０５の時間差＞ｔ２０３の時間差の関係になる。
以上により、軽負荷時のバースト動作周波数Ｆｂｓｔ＿ｌｏｗは、中負荷時のバースト動作周波数Ｆｂｓｔ＿ｍｉｄよりも低下することとなり、ＦＥＴ１０５のスイッチングによる損失を低減して、機器の消費電力をさらに低減することができる。
上述のように、中負荷時のバースト周波数Ｆｂｓｔ＿ｍｉｄ（バースト動作の周波数）軽負荷時のバースト周波数Ｆｂｓｔ＿ｌｏｗ（バースト動作の周波数）には、一般に下式の関係が成り立つ。
Ｆｂｓｔ＿ｍｉｄ ＞ Ｆｂｓｔ＿ｌｏｗ ・・・（３）
次に、出力負荷条件とＦＥＴ１０５のパルス幅およびスイッチング回数の関係について説明する。
前述した、軽負荷時において消費電力を低減させるには、ＦＥＴ１０５のスイッチング周波数を低下させることに加えて、スイッチング回数を減らすことも重要である。なぜならスイッチング回数が多くなると、スイッチングＦＥＴ１０５のオン時、オフ時に発生するスイッチング損失が増加し、消費電力を増加させてしまうためである。
前述したように、電源ＩＣ１０３はフィードバック端子１０３ｆの端子電圧と基準電圧３０４を比較することで、連続したスイッチング回数を決定し、ＩＳ端子１０３ｉに入力された電圧Ｖｉｓと、フィードバック端子１０３ｆに入力された電圧Ｖｆｂを比較することでスイッチングＦＥＴ１０５のパルス幅を決定する。
すなわち、連続したスイッチング回数は、フィードバック端子１０３ｆの端子電圧が基準電圧３０４を下回るまで継続されるため、概ね負荷電流が大きいほどスイッチング回数が多くなる。
よって、中負荷時の連続スイッチング回数Ｓｂｓｔ＿ｎｍ（バースト動作内の周波数）と軽負荷時の連続スイッチング回数Ｓｂｓｔ＿ｎｌ（バースト動作内の周波数）には、一般に下式の関係が成り立つ。
Ｓｂｓｔ＿ｎｍ ＞ Ｓｂｓｔ＿ｎｌ ・・・（４）
なお、前述したことから、単位時間当たりのスイッチング回数が下記のようになることもわかる。
重負荷時の連続スイッチング回数Ｓｎｈ（連続スイッチング動作であり制限無し）
中負荷時の連続スイッチング回数Ｓｎｍ（バースト動作内の周波数）
軽負荷時の連続スイッチング回数Ｓｎｌ（バースト動作内の周波数）
Ｓｎｈ ＞ Ｓｎｍ ＞ Ｓｎｌ ・・・（５）
また、ＶｉｓとＶｆｂの差が大きいほどパルス幅は長くなり、負荷電流が大きいほど長くなる。しかし、前述の（４）式の関係や、フィードバックループの応答等の条件によっては、重負荷時と中負荷時における最大パルス幅は等しくなる可能性がある。
すなわち、重負荷時の最大パルス幅ＰＷｈ＿Ｍａｘ、中負荷時の最大パルス幅ＰＷｍ＿Ｍａｘ、軽負荷時の最大パルス幅ＰＷｌ＿Ｍａｘには、一般に下式の関係が成り立つ。
ＰＷｈ＿Ｍａｘ ≒ ＰＷｍ＿ＭＡＸ ＞ ＰＷｌ＿ＭＡＸ ・・・（６）
前述したように、スイッチング電源において軽負荷時のみならず中負荷時においても消費電力を低減させるためには、ＦＥＴ１０５のオン時のパルス幅を大きくし、スイッチング回数を減らすことが求められる。
前述したように電源ＩＣ１０３は、ＩＳ端子１０３ｉに入力された電圧Ｖｉｓと、ＦＢ端子１０３ｆに入力された電圧Ｖｆｂを、パルス幅決定部３０２の比較部３０２ｃによる比較結果に従って、ＦＥＴ１０５のオン時間を決定している。スイッチング電源装置では、中負荷時のスイッチング動作から重負荷時のスイッチング動作に移行する直前の負荷領域で、負荷電流が比較的大きいにも関わらず、バースト動作を行っているため、出力リプルが大きくなる。つまり、重負荷から中負荷への移行期間において、出力リプルが大きくなる。
前述した図８では中負荷時において、比較的負荷電流が比較的大きいため、ＦＥＴ１０５のオフ期間（バースト動作における強制オフする期間）における出力電圧、およびＦＢ端子電圧の変化も大きい。そのため、比較部３０２ｃで決定するＦＥＴ１０５オン時のパルス幅も長くなる。このパルス幅が長いと、絶縁トランス１０４を介して二次側へ伝達される瞬時電力も大きく、ＦＥＴ１０５のオン期間における出力電圧、およびＦＢ端子１０３ｆ電圧Ｖｆｂの変化も大きくなる。その結果、出力電圧のリプル電圧が大きくなってしまう。
また、前述したように、昨今の低消費電力化の流れから、軽負荷時のバースト動作周波数Ｆｂｓｔ＿ｌｏｗおよび中負荷時のバースト動作周波数Ｆｂｓｔ＿ｍｉｄは従来よりも低くなる傾向にある。バースト動作周波数Ｆｂｓｔ＿ｍｉｄが低くなると、ＦＥＴ１０５のオフ期間及びＦＥＴ１０５のオン時のパルス幅が長くなり、図８のような現象がより顕著に現れる傾向となる。
スイッチング電源において低消費電力化することと、出力電圧のリプル電圧が大きくなることはトレードオフの関係にあり、低消費電力化を重要視している昨今のスイッチング電源では出力電圧のリプル電圧が大きくなる傾向にある。
次に前述したスイッチング電源における課題を解決するための本発明のスイッチング電源について詳細に説明する。
図１に、本発明の実施例１のスイッチング電源を示す。前述した図５で説明したスイッチング電源と同様の構成については、同じ符号を付して説明を省略する。また、図２に、実施例１のスイッチング電源の特徴を表す動作波形を示す。本実施例は、図５で説明したスイッチング電源に対して、電源ＩＣ１０３におけるスイッチング素子の駆動時間を決定するためのパルス幅決定部３０２についてパルス幅制限部３０５と、スイッチング素子の駆動パルス時間の上限を制限する判断に用いる基準電圧３０６を追加した構成である。
まず、本実施例では、第一の基準電圧である基準電圧３０４と第二の基準電圧である基準電圧３０６は以下の関係になる。
基準電圧３０６ ＞ 基準電圧３０４ ・・・（７）
これは、パルス幅制限部３０５にヒステリシス特性を持たせるためである。パルス幅制限部３０５は内部にタイマー（不図示）とゲート回路を構成しており、その最終出力はＲＳフリップフロップ３１０に接続されている。パルス幅制限部３０５の動作は以下のとおりである。
（１）パルス幅の制限／制限解除の判定
（２）タイマーにより比較部３０２ｃのＨレベル出力継続時間をカウント
（３）（１）、（２）によって決定されるマスク信号
（４）マスク信号、比較部３０２ｃより最終出力の判定
まず、（１）では、ＦＢ端子１０３ｆに入力された電圧Ｖｆｂ、基準電圧３０４、基準電圧３０６を比較し、比較結果に従ってパルス幅の制限／制限解除の判定を行う。具体的には、Ｖｆｂが基準電圧３０４を下回るとパルス幅を制限し、Ｖｆｂが基準電圧３０６を上回るとパルス幅制限を解除する。Ｖｆｂが基準電圧３０４−基準電圧３０６間にある場合には、前の状態を保持する。
（２）におけるカウントは（１）の結果が“パルス幅制限”であるときのみ行う。（１）の結果が”パルス幅制限”のときは、比較部３０２ｃの出力がＨレベルとなると同時に、パルス幅制限部３０５内のタイマー（不図示）によって、比較部３０２ｃの出力Ｈレベル継続時間のカウントを開始する。（１）の結果が“パルス幅制限解除”、もしくは比較部３０２ｃの出力がＬレベルのときはカウントしない。
（３）におけるマスク信号は、比較部３０２ｃの結果を有効（この状態をマスク解除状態とする）とするか無効（この状態をマスク状態とする）とするかの信号であり、この信号によってパルス幅の制限有無が決定される。ここでは、（２）によるカウンタの値が所定値未満の場合はマスク解除状態とし、Ｈレベルを出力し、（２）によるカウンタの値が所定値以上の場合はマスク状態としてＬレベルを出力する。
（４）では、最終出力であるＲＳフリップフロップ３１０への信号を出力する。ここではゲート回路を用いて、（３）によるマスク信号の出力と、比較部３０２ｃの出力が共にＨレベル状態のときのみＨレベルを出力する。もしマスク信号がマスク状態（Ｌレベル）であれば、比較部３０２ｃの出力がＨレベルであっても、ＲＳフリップフロップ３１０への信号はＬ出力となる。
このように、パルス幅決定部３０２が上述のような動作を行うことにより、ヒステリシス特性を持ったＦＥＴ１０５オンのパルス幅の制限動作を実現している。
ここで、本実施例におけるスイッチング電源の特徴は、中負荷時の動作にある。中負荷時の場合の動作について、図６の動作波形と対応づけて説明する。
従来のスイッチング電源において中負荷の場合、図６のタイミングｔ１０〜ｔ１３を繰り返す動作を行うと、絶縁トランス１０４を介して供給した電力よりも、二次側で消費する電力の方が小さいため、Ｖｆｂが基準電圧３０４を下回る。（ｔ１０４）すると、電源ＩＣ１０３内の負荷状態判断部３０３の出力はＬレベルとなる。３０３の出力は、論理積回路３０９に入力されている。したがって、３０３の出力がＬレベルである間は、トリガ回路３０７の出力レベルによらず、論理積回路３０９の出力はＬレベルとなり、フリップフロップ３１０のＱ出力は、それまでのＬレベルを継続する。よって、ＯＵＴ端子１０３ｏはＬベルとなり、ＦＥＴ１０５はオフ状態を継続する。（ｔ１０５）このとき、絶縁トランス１０４を介した二次側への電力供給は、一時的に停止している。
本実施例のスイッチング電源において、この状態は、図２に示す期間ｔ３００に対応する。同時に、Ｖｆｂが基準電圧３０４を下回ると、本実施例のスイッチング電源ではパルス幅制限部３０５において、ＦＥＴ１０５オン時のパルス幅の上限を設けており、本実施例では、比較部３０２ｃの出力に制限を行っている。
図６において、ＦＥＴ１０５オフの状態を継続しているとき、トリガ回路３０７の出力は、Ｉｆが零となった時点で、Ｈレベルとなる。（ｔ１３）Ｖｆｂは二次側への電力供給を一時的に停止しているため、緩やかに上昇し、パルス停止電圧３０４を超えた際に、比較部３０２ｃの出力、パルス幅制限部３０５の出力、および負荷状態判断部３０３の出力はＨレベルとなる。（ｔ１０６）この時点で、フリップフロップ３１０のＱ出力は、Ｈレベルとなる。よって、ＯＵＴ端子はＨベルとなり、ＦＥＴ１０５はオンする。
本実施例では、比較部３０２ｃの出力がＨレベルとなると同時に、パルス幅制限部３０５は、パルス幅制限部３０５内のタイマー（不図示）によって、比較部３０２ｃの出力Ｈレベル継続時間のカウントを開始する。ＦＥＴ１０５がオンすると、図５に示す従来例であれば、電源ＩＣ１０３は、Ｖｉｓが上昇し、Ｖｆｂよりもわずかに大きくなった時点で、ＦＥＴ１０５をオフする（ｔ１１）。一方、本実施例では、パルス幅制限部３０５において前述の（１）〜（４）の動作によってパルス幅の制限を行っているため、仮にＶｉｓがＶｆｂに到達していなくても、前述した比較部３０２ｃの出力Ｈレベル継続時間のカウンが所定値に到達した時点でパルス幅制限部３０５の出力はＬレベルとなる。これによりＦＥＴ１０５はオフされる。
ある中負荷条件において、前述したように、ＶｉｓがＶｆｂに到達する前に、ＦＥＴ１０５をオフすると、図５に示す従来例よりも瞬時的に二次側に伝える電力は小さくなる。そのため、本実施例では、１バースト周期あたりのＦＥＴ１０５オン回数が従来例よりも多くなる。これは、中負荷時のバースト動作時において、１度に供給する瞬時電力を小さくし、スイッチング回数を増やすことで必要な電力を供給していることになる。
このように、バースト動作において、パルス幅制限部３０５によって比較部３０２ｃの出力に制限を設けることで、１度に供給する瞬時電力を小さくすると、出力電圧、およびＦＢ端子電圧の変化も緩やかとなり、その結果、出力電圧のリプル電圧を小さくすることが可能となる。
なお、本実施例では、比較部３０２ｃの出力Ｈレベルの時間を測定することでパルス幅制限をしている。制限の仕方はこれに限定されるものではなく、ＦＥＴ１０５のオンデューディ、比較部３０２ｃで比較するＶｆｂおよびＶｉｓの少なくとも一方など、ＲＳフリップフロップ３１０に入力される信号、またはＲＳフリップフロップ３１０の出力、いずれの手段によって制限してもよい。
本実施例では、バースト動作において、ＦＥＴ１０５オンのパルス幅の上限を設定しているため、二次側で必要な電力を十分に供給することが出来なくなるような負荷条件が存在する。このような場合は中負荷から重負荷に状態を遷移することになる。
図２においてタイミングｔ３０９以降は、中負荷から重負荷に移行する負荷条件における説明図である。以下にその詳細を述べる。
図２においてタイミングｔ３０９でフィードバック端子電圧Ｖｆｂが基準電圧３０４を上回ると、パルス幅制限部３０５によってＦＥＴ１０５オンのパルス幅を制限しながらスイッチング動作を繰り返す。その後、ｔ３１０において、負荷電流が増加し、出力電圧が再び低下すると、二次側における必要な消費電力に対し、十分な電力供給が出来ず、Ｖｆｂが基準電圧３０６まで上昇する（タイミングｔ３１１）。
フィードバック端子電圧Ｖｆｂが基準電圧３０６を上回ると、パルス幅制限部３０５は、内部のタイマーによるパルス幅のカウントを停止することでパルス幅の制限を解除する。
これにより、電源ＩＣ１０３は、図５に示す従来例と同じように、Ｖｉｓが上昇し、Ｖｆｂよりもわずかに大きくなった時点まで、ＦＥＴ１０５をオンする（ｔ３１１以降）。
次に、軽負荷時の動作について以下に述べる。本実施例では、バースト動作において、パルス幅制限部３０５によってＦＥＴ１０５オンのパルス幅制限を行っている。このようなパルス幅制限を行うと、スイッチング回数が増加し、消費電力の低減を求められるような軽負荷時において、消費電力の増加が懸念される。本実施例では、そのような実情を鑑みて、パルス制限によって決定されるパルス幅は、軽負荷時のパルス幅よりも大きくなるように設定している。すなわち、パルス幅制限によって決定される最大パルス幅をＰＬＳｌｉｍ、軽負荷時にＶｆｂとＶｉｓを比較して決定されるパルス幅をＰＬＳｌｏｗとすると、
以下に示す関係にある。これにより、軽負荷時の消費電力を従来例と同程度とすることができる。
ＰＬＳｌｉｍ ＞ ＰＬＳｌｏｗ ・・・（８）
以上のように、本実施例では、パルス幅制限部３０５および基準電圧３０６を追加することにより、軽負荷時の消費電力を増加させることなく、中負荷時の出力リプルを低減することができる。
図３に、本発明の実施例２のスイッチング電源を示す。前述した図５で説明したスイッチング電源、実施例１のスイッチング電源と同様の構成については、同じ符号を付して説明を省略するまた、図４に、本発明第二の実施例であるスイッチング電源の特徴を表す動作波形を示す。
実施例１では、パルス幅決定部３０２に接続された基準電圧３０４および基準電圧３０６とフィードバック端子電圧Ｖｆｂを比較することでバースト動作、パルス幅制限、パルス幅制限解除の切り替えを行っていた。実施例１の構成において、重負荷状態から軽負荷状態への急激な負荷変動が発生した場合、フィードバック応答の遅れや出力容量によって、出力電圧のオーバーシュートやアンダーシュートが一時的に発生することが考えられる。
実施例２は、このような負荷急変時における出力変動の増大を抑えるための構成を特徴とするものである。
具体的には、実施例２の特徴は、図１で説明した実施例１のスイッチング電源に対して、
パルス幅制限部３０５に接続された、第三の基準電圧である基準電圧３１１を追加していることである。以下にその特徴的な動作について図４を用いて説明する。
まず、本実施例における各基準電圧は、図４に示すように下記式の関係にある。
基準電圧３０６ ＞ 基準電圧３１１ ＞ 基準電圧３０４ ・・・（９）
図４において、実施例１で説明したのと同様のバースト動作を行っている状態（タイミングｔ４０５）で、負荷電流が一時的に増加する（タイミングｔ４０ａ）場合、フィードバック端子電圧Ｖｆｂが、基準電圧３１１を超え基準電圧３０６に達するまでパルス幅制限部３０５においてパルス幅の上限値に制限しながらスイッチング動作を繰り返す。その後、Ｖｆｂが基準電圧３０６をわずかに上回ると、パルス幅制限を解除し、ＶｆｂとＶｉｓを比較するスイッチング動作に移行する（タイミングｔ４０７）。その後、再び負荷電流が低下する（タイミングｔ４０ｂ）と、フィードバック電圧Ｖｆｂが基準電圧３１１を下回る。するとパルス幅制限部３０５によってＦＥＴ１０５オンのパルス幅制限を行いながらスイッチング動作を繰り返す（タイミングｔ４０８〜タイミングｔ４０９）。これにより、二次側への電力供給を抑えている。
実施例１の構成では、基準電圧３０４と本実施例の基準電圧３１１が等しい構成になるため、フィードバック端子電圧Ｖｆｂが基準電圧３０４を下回るまでＶｆｂとＶｉｓを比較するスイッチング動作を行い、基準電圧３０４を下回った時点でスイッチング動作を停止させる。この場合、急激な負荷変動により出力電圧が低下しているため、比較的パルス幅の大きいスイッチング動作を行うことになる。
しかし、本実施例では、図４のタイミングｔ４０ｂで既に負荷電流が低下しているため、その後、出力電圧は大きくオーバーシュートとアンダーシュートを繰り返すことになる。
前述したとおり、本実施例では、フィードバック端子電圧Ｖｆｂが基準電圧３１１を下回った時点でパルス幅制限部３０５によってＦＥＴ１０５オンのパルス幅制限を行いながら、Ｖｆｂが基準電圧３０４を下回るまでスイッチング動作を繰り返す（タイミングｔ４０８〜タイミングｔ４０９）。これにより、出力電圧のオーバーシュートを抑制することができる。
また、図４において、その後、タイミングｔ４０ｃで再び負荷電流が大きくなると、フィードバック端子電圧Ｖｆｂが基準電圧３０６を上回ると、パルス幅制限部３０５によるパルス幅制限を解除し、通常のスイッチング動作に移行する。
以上のように、本実施例によれば、軽負荷時の消費電力を増加させることなく、中負荷時の出力リプルを低減することができ、さらに、負荷急変時においても出力電圧の変動を抑制することが可能となる。
なお、実施例１の構成は、本例でみれば、基準電圧３１１と基準電圧３０４が同一の値である構成ともいえる。
＜スイッチング電源の適用例＞
上記の実施例１，２で説明したスイッチング電源を、例えばレーザビームプリンタ、複写機、ファクシミリ等の画像形成装置における低圧電源として適用することができる。以下にその適用例を説明する。
本発明のスイッチング電源は、画像形成装置における制御部としてのコントローラへの電力供給、また、記録材としての用紙を搬送する搬送ローラの駆動部としてのモータへの電力供給のための電源として適用される。
図１０（Ａ）に画像形成装置の一例であるレーザビームプリンタの概略構成を示す。レーザビームプリンタ２０００は、画像形成部２１００として潜像が形成される像担持体としての感光ドラム２１１０、感光ドラムに形成された潜像をトナーで現像する現像部２１２０を備えている。そして感光ドラム２１１０に現像されたトナー像をカセット２１６０から供給された記録媒体としてのシート（不図示）に転写して、シートに転写したトナー像を定着してトレイ２１５０に排出する。
また、図１０（Ｂ）画像形成装置の制御部としてのコントローラと駆動部としてのモータへの電源からの電力供給ラインを示す。本発明の電源は、このような画像形成動作を制御するＣＰＵ３１００有するコントローラへ３００の電力供給、また、画像形成のための駆動部としてのモータ３１２０及びモータ３１３０に電力を供給する電源として適用できる。前述の実施例で説明したのと同様、画像形成装置として、例えば省電力状態に移行した際のスイッチング電源の消費電力を低減することができる。そして、画像形成装置の状態として画像形成指示を待機しているスタンバイ時のような中負荷時における出力リップルを低減することができる。更に、画像形成装置の動作によっては負荷が急変する状態もあり、そのような場合においても、出力電圧の変動を抑制することができる。
１０ 商用電源Ｖａｃ
１１ ブリッジダイオード
１０１ 一次平滑コンデンサ
１０２ 起動抵抗
１０３ 電源ＩＣ
１０４ 絶縁トランス
１０５ スイッチングＦＥＴ
１０６、１０７、１０８、１１２、１１４、１２３、１２４、１２５、１２８ 抵抗
１０９ フォトカプラ
１１０、１１３、１２２、１２６ コンデンサ
１１１、１２１ ダイオード
１２７ シャントレギュレータ
３０１ 起動回路
３０２ パルス幅決定部
３０２ｃ 比較部
３０３ 負荷状態判断部
３０４、３０６、３０８ 基準電圧
３０５ パルス幅制限部
３０７ コンパレータ
３０９ ＡＮＤ回路
３１０ ＲＳフリップフロップ論理回路

Claims (8)

  1. 一次側に一次巻線を有し、前記一次側と二次側が絶縁されたトランスと、
    前記トランスの一次巻線に接続されたスイッチング素子と、
    前記スイッチング素子を駆動することにより前記トランスの一次側に流れる電流に応じた電圧を検出する電流検出手段と、
    前記二次側に出力される電圧に応じた電圧を前記一次側にフィードバックするフィードバック手段と、
    前記電流検出手段の検出した電圧と前記フィードバック手段からの電圧に基づいて前記スイッチング素子の動作を制御する制御手段と、を有し、
    前記制御手段は、前記フィードバック手段からの電圧と、予め定められた基準電圧とを比較し、比較結果に従って前記スイッチング素子を駆動するための駆動パルス時間の上限を制限又は解除するように制御して、前記スイッチング素子の駆動時間を決定することを特徴とするスイッチング電源。
  2. 前記制御手段は、前記スイッチング素子のパルス幅を決定するパルス幅決定部を有し、
    前記パルス幅決定部は、前記電流検出手段によって検出される電圧と、前記フィードバック手段からの電圧とを比較した結果に基づいて前記スイッチング素子の駆動時間を決定し、
    前記フィードバック手段からの電圧と、第一の基準電圧とを比較し、比較結果に応じて前記スイッチング素子を駆動するか否かを判断し、
    前記フィードバック手段からの電圧と、前記第一の基準電圧とを比較し、比較結果に応じて前記スイッチング素子の駆動パルス時間を制限し、
    前記フィードバック手段からの電圧と、第二の基準電圧とを比較し、比較結果に応じて前記スイッチング素子の駆動パルス時間の制限を解除するように、前記スイッチング素子の駆動時間を決定することを特徴とする請求項１に記載のスイッチング電源。
  3. 前記第一の基準電圧と前記第二の基準電圧の値は、
    前記第二の基準電圧＞前記第一の基準電圧の関係であることを特徴とする請求項２に記載のスイッチング電源。
  4. 前記フィードバック手段からの電圧と、第三の基準電圧とを比較し、比較結果に応じて前記スイッチング素子の駆動パルス時間を制限し、
    前記第一の基準電圧と前記第二の基準電圧と前記第三の基準電圧は、
    前記第二の基準電圧＞前記第三の基準電圧＞前記第一の基準電圧の関係であることを特徴とする請求項２に記載のスイッチング電源。
  5. 記録材に画像を形成するための画像形成装置において、
    前記画像形成装置の動作を制御するコントローラと、
    前記コントローラに電力を供給するためのスイッチング電源と、を有し、
    前記スイッチング電源は、
    一次側に一次巻線を有し、前記一次側と二次側が絶縁されたトランスと、
    前記トランスの一次巻線に接続されたスイッチング素子と、
    前記スイッチング素子を駆動することにより前記トランスの一次側に流れる電流に応じた電圧を検出する電流検出手段と、
    前記二次側に出力される電圧に応じた電圧を前記一次側にフィードバックするフィードバック手段と、
    前記電流検出手段の検出した電圧と前記フィードバック手段からの電圧に基づいて前記スイッチング素子の動作を制御する制御手段と、を有し、
    前記制御手段は、前記フィードバック手段からの電圧と、予め定められた基準電圧とを比較し、比較結果に従って前記スイッチング素子を駆動するための駆動パルス時間の上限を制限又は解除するように制御して、前記スイッチング素子の駆動時間を決定することを特徴とする画像形成装置。
  6. 前記制御手段は、前記スイッチング素子のパルス幅を決定するパルス幅決定部を有し、
    前記パルス幅決定部は、前記電流検出手段によって検出される電圧と、前記フィードバック手段からの電圧とを比較した結果に基づいて前記スイッチング素子の駆動時間を決定し、
    前記フィードバック手段からの電圧と、第一の基準電圧とを比較し、比較結果に応じて前記スイッチング素子を駆動するか否かを判断し、
    前記フィードバック手段からの電圧と、前記第一の基準電圧とを比較し、比較結果に応じて前記スイッチング素子の駆動パルス時間を制限し、
    前記フィードバック手段からの電圧と、第二の基準電圧とを比較し、比較結果に応じて前記スイッチング素子の駆動パルス時間の制限を解除するように、前記スイッチング素子の駆動時間を決定することを特徴とする請求項５に記載の画像形成装置。
  7. 前記第一の基準電圧と前記第二の基準電圧の値は、
    前記第二の基準電圧＞前記第一の基準電圧の関係であることを特徴とする請求項６に記載の画像形成装置。
  8. 前記フィードバック手段からの電圧と、第三の基準電圧とを比較し、比較結果に応じて前記スイッチング素子の駆動パルス時間を制限し、
    前記第一の基準電圧と前記第二の基準電圧と前記第三の基準電圧は、
    前記第二の基準電圧＞前記第三の基準電圧＞前記第一の基準電圧の関係であることを特徴とする請求項６に記載の画像形成装置。
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