JP2020096434A - 電源装置及び画像形成装置 - Google Patents

Abstract

【課題】電源装置の出力電圧が切り替わる際の素子へのストレスを軽減すること。【解決手段】外部から入力された２４ＶＳＬ信号に応じて目標電圧が５Ｖから２４Ｖに切り替わることを制御部１０１に報知する目標電圧報知部１１７と、目標電圧を５Ｖ又は２４Ｖに切り替える目標電圧切り替え部１１９と、を備え、目標電圧切り替え部１１９は、目標電圧報知部１１７により制御部１０１に目標電圧が５Ｖから２４Ｖに切り替わることが報知された後に、目標電圧を５Ｖから２４Ｖに切り替える。【選択図】図１

Description

本発明は、電源装置及び画像形成装置に関する。特に、フライバックトランスを用いた絶縁型コンバータに、アクティブクランプ方式を用いたスイッチング電源装置の出力電圧を切り替える制御に関する。

商用電源等の交流電源の交流電圧を直流電圧に変換するスイッチング電源において、スイッチング電源の消費電力を低減するため、スイッチング電源の効率を改善することが求められている。ここで、スイッチング電源の効率とは、スイッチング電源に供給された電力に対する、スイッチング電源が出力する電力の比率をいう。スイッチング電源の軽負荷状態の効率を改善する手段としては、スイッチング電源の軽負荷状態において、スイッチング電源の出力電圧を低下させる方法が有効である（例えば、特許文献１参照）。

特開２０１０−１４２０７１号公報

しかしながら、アクティブクランプ方式を用いたスイッチング電源において、スイッチング電源の出力電圧を急激に変更させると、次のような課題が発生する。すなわち、オーバーシュートやアンダーシュートが生じたり、ゼロ電圧スイッチングができなくなって素子にストレスがかかったりするという課題が発生する。

本発明は、このような状況のもとでなされたもので、電源装置の出力電圧が切り替わる際の素子へのストレスを軽減することを目的とする。

上述した課題を解決するために、本発明は、以下の構成を備える。

（１）１次巻線及び２次巻線を有するトランスと、前記トランスの前記１次巻線に直列に接続された第１のスイッチング素子と、前記トランスの前記１次巻線に並列に接続された、第２のスイッチング素子とコンデンサとが直列に接続された回路と、前記２次巻線に誘起された電圧を整流平滑し出力電圧を出力する整流平滑手段と、前記出力電圧に応じたフィードバック電圧を出力するフィードバック手段と、前記フィードバック手段から出力された前記フィードバック電圧に基づいて前記出力電圧が目標電圧となるように前記第１のスイッチング素子及び前記第２のスイッチング素子を制御する制御手段と、を備える電源装置であって、外部から入力された第１の信号に応じて前記目標電圧が第１の電圧から前記第１の電圧よりも高い第２の電圧に切り替わることを前記制御手段に報知する報知手段と、前記目標電圧を前記第１の電圧又は前記第２の電圧に切り替える切替手段と、を備え、前記切替手段は、前記報知手段により前記制御手段に前記目標電圧が前記第１の電圧から前記第２の電圧に切り替わることが報知された後に、前記目標電圧を前記第１の電圧から前記第２の電圧に切り替えることを特徴とする電源装置。

（２）記録材に画像形成を行う画像形成手段と、前記（１）に記載の電源装置と、前記画像形成手段及び前記電源装置を制御する制御部と、を備えることを特徴とする画像形成装置。

本発明によれば、電源装置の出力電圧が切り替わる際の素子へのストレスを軽減することができる。

実施例１の電源回路の概略図 実施例１、２の制御方法を説明するタイミングチャート、簡易回路図 実施例１の出力電圧の切り替えタイミングを説明する図 実施例１の制御を行わない場合の電源回路の動作を説明する図 実施例２の電源回路の概略図 実施例２の出力電圧の切り替え制御を説明するフローチャート 実施例３の画像形成装置を示す図

以下、本発明を実施するための形態を、実施例により図面を参照しながら詳しく説明する。

［電源装置の構成］
実施例１のアクティブクランプ方式を用いたフライバック電源装置について、図面を参照して説明する。図１は、実施例１のアクティブクランプ方式を用いたスイッチング電源回路の概略を示す回路図である。商用電源等の交流電源１０から交流電圧が全波整流手段であるブリッジダイオードＢＤ１に入力され、整流される。ブリッジダイオードＢＤ１により整流された電圧は、スイッチング電源回路１００に入力される。スイッチング電源回路１００では、平滑用コンデンサＣ３はブリッジダイオードＢＤ１で整流された電圧の平滑手段として用いられ、平滑用コンデンサＣ３の低い側の電位をＤＣＬ、高い側の電位をＤＣＨとする。スイッチング電源回路１００は、平滑用コンデンサＣ３に充電された入力電圧Ｖｉｎから、トランスＴ１の絶縁された２次側へ電源電圧として出力電圧Ｖｏｕｔを出力する。

スイッチング電源回路１００は、１次側に１次巻線Ｐ１、補助巻線Ｐ２、２次側に２次巻線Ｓ１を備えた絶縁型のトランスＴ１を有している。トランスＴ１の１次巻線Ｐ１から２次巻線Ｓ１には、後述する図２で説明するスイッチング動作によってエネルギーが供給されている。トランスＴ１の補助巻線Ｐ２は、１次巻線Ｐ１に印加された入力電圧Ｖｉｎのフォワード電圧を、ダイオードＤ４及びコンデンサＣ４で整流平滑し、電源電圧Ｖ１を供給するために用いられる。

スイッチング電源回路１００の１次側には、トランスＴ１の１次巻線Ｐ１に第１のスイッチング素子である電界効果トランジスタ（以下、ＦＥＴとする）１が直列に接続されている。また、互いに直列に接続された電圧クランプ用のコンデンサＣ２及び第２のスイッチング素子であるＦＥＴ２が、トランスＴ１の１次巻線Ｐ１と並列に接続されている。更に、スイッチング電源回路１００の１次側には、ＦＥＴ１及びＦＥＴ２の駆動を制御する制御部１０１が設けられている。

制御手段である制御部１０１は、ハイレベルの制御信号ＤＲＶ−Ｌを出力することでＦＥＴ１を駆動し、ハイレベルの制御信号ＤＲＶ−Ｈを出力することでＦＥＴ２を駆動する。制御部１０１のＶＣ端子とＧ端子との間には、電源電圧Ｖ１が供給される。なお、ＦＥＴ２を駆動するため、コンデンサＣ５及びダイオードＤ５から構成されるチャージポンプ回路によって、制御部１０１のＶＨ端子とＧＨ端子との間に電源電圧Ｖ１が供給されている。

ＦＥＴ１と並列に、共振コンデンサＣ１１が接続されている。共振コンデンサＣ１１を設けずに、ＦＥＴ１のドレイン端子とソース端子との間の容量を利用してもよい。また、ＦＥＴ１に並列に接続されたダイオードＤ１は、ＦＥＴ１のボディーダイオードである。同様に、ＦＥＴ２に並列に接続されたダイオードＤ２も、ＦＥＴ２のボディーダイオードである。なお、制御部１０１は、例えばアナログ回路で構成されたＩＣを用いてもよいし、発振器等によって生成されたクロック信号で動作する演算制御素子（例えばＣＰＵ、ＡＳＩＣ等）を用いてもよい。

スイッチング電源回路１００の２次側には、トランスＴ１の２次巻線Ｓ１に生じるフライバック電圧の２次側の整流平滑手段であるダイオードＤ２１及びコンデンサＣ２１から構成される整流平滑回路１１８が設けられている。トランスＴ１の２次巻線Ｓ１に誘起された電圧は、ダイオードＤ２１及びコンデンサＣ２１によって整流平滑され、出力電圧Ｖｏｕｔとして出力される。また、スイッチング電源回路１００の２次側には、２次側に出力される出力電圧Ｖｏｕｔに応じた情報（例えば、フィードバック電圧）を１次側にフィードバックするフィードバック手段として、フィードバック部１１５が設けられている。

フィードバック部１１５は、出力電圧Ｖｏｕｔを所定の一定電圧（以下、目標電圧という）に制御するために用いられる。出力電圧Ｖｏｕｔの電圧値は、シャントレギュレータＩＣ５のリファレンス端子ＲＥＦに入力される電圧である基準電圧によって設定される。すなわち、分圧抵抗Ｒ５２、Ｒ５３、Ｒ５４によって出力電圧Ｖｏｕｔが設定される。出力電圧Ｖｏｕｔが目標電圧より高くなると、シャントレギュレータＩＣ５のカソード端子Ｋから電流が流れ、プルアップ抵抗Ｒ５１を介してフォトカプラＰＣ５の２次側ダイオードが導通状態となる。これにより、フォトカプラＰＣ５の１次側フォトトランジスタが動作し、コンデンサＣ６から電荷が放電される。このため、制御部１０１のＦＢ端子の入力電圧（以下、ＦＢ端子電圧という）が低下する。一方、出力電圧Ｖｏｕｔが目標電圧より低くなると、フォトカプラＰＣ５の２次側ダイオードが非導通状態となる。これにより、フォトカプラＰＣ５の１次側フォトトランジスタがオフ状態となり、電源電圧Ｖ１から抵抗Ｒ２を介してコンデンサＣ６を充電する電流が流れる。このため、ＦＢ端子電圧が上昇する。このように、フィードバック部１１５は、出力電圧Ｖｏｕｔの変動に応じて制御部１０１のＦＢ端子電圧を変化させる。

制御部１０１は、フィードバック部１１５から入力されたＦＢ端子電圧を検知することで、出力電圧Ｖｏｕｔを目標電圧に制御するためのフィードバック制御を行っている。このように、制御部１０１はＦＢ端子電圧を監視することによって、出力電圧Ｖｏｕｔを間接的にフィードバック制御できる。制御部１０１はＦＢ端子電圧を監視することにより負荷の状態を把握できるため、負荷の状態に応じた適切な制御を行うことができる。負荷の状態を、より正確に判断するためには、ＦＥＴ１や、スイッチング電源回路１００の負荷に電力を供給する経路に、電流検出手段を設けてもよい。

切替手段である目標電圧切り替え部１１９は、出力電圧Ｖｏｕｔの目標電圧を切り替える機能を有する。目標電圧切り替え部１１９は、分圧抵抗Ｒ５４と並列に接続されたＦＥＴ５１と、ＦＥＴ５１のゲート端子とソース端子との間に接続された抵抗Ｒ５５及びコンデンサＣ５１と、ＦＥＴ５１のゲート端子に接続された抵抗Ｒ５６を有する。ＦＥＴ５１のゲート端子は、抵抗Ｒ５６を介して、外部から入力される第１の信号である２４ＶＳＬ信号に接続されている。２４ＶＳＬ信号は、例えば、スイッチング電源回路１００が搭載される装置（例えば、画像形成装置）が備える制御部から出力される信号である。

２４ＶＳＬ信号がハイレベルの場合には、ＦＥＴ５１がオン状態になり、分圧抵抗Ｒ５４はショート（短絡）された状態となる。そのため、シャントレギュレータＩＣ５のＲＥＦ端子に入力される電圧は、出力電圧Ｖｏｕｔを分圧抵抗Ｒ５２、Ｒ５３により分圧した電圧となる。その結果、シャントレギュレータＩＣ５の基準電圧の出力電圧Ｖｏｕｔに対する分圧比が下がり、出力電圧Ｖｏｕｔには第２の電圧であるＤＣ２４Ｖが出力されるように、フィードバック部１１５が動作する状態となる。一方、２４ＶＳＬ信号がローレベルの場合には、ＦＥＴ５１がオフ状態になり、分圧抵抗Ｒ５３と分圧抵抗Ｒ５４とが直列に接続される。そのため、シャントレギュレータＩＣ５のＲＥＦ端子に入力される電圧は、出力電圧Ｖｏｕｔを分圧抵抗Ｒ５２、Ｒ５３、Ｒ５４により分圧した電圧となる。その結果、シャントレギュレータＩＣ５の基準電圧の出力電圧Ｖｏｕｔに対する分圧比が上がり、出力電圧Ｖｏｕｔには第１の電圧であるＤＣ５Ｖが出力されるように、フィードバック部１１５が動作する状態となる。以上のように、目標電圧切り替え部１１９は、２４ＶＳＬ信号がハイレベルの場合には出力電圧Ｖｏｕｔが２４Ｖとなるように、２４ＶＳＬ信号がローレベルの場合には出力電圧Ｖｏｕｔが５Ｖとなるように、出力電圧Ｖｏｕｔの目標電圧を切り替える。

ここで、第２の抵抗である抵抗Ｒ５６及び第２のコンデンサであるコンデンサＣ５１は、２４ＶＳＬ信号に対するローパスフィルタの役割を果たしている。２４ＶＳＬ信号がローレベルからハイレベルに切り替わるとき、抵抗Ｒ５６及びコンデンサＣ５１の定数に応じた時間だけ、ＦＥＴ５１がオンするタイミングが遅れる。逆に、２４ＶＳＬ信号がハイレベルからローレベルに切り替わるときは、ＦＥＴ５１がオフするタイミングが遅れる。

報知手段である目標電圧報知部１１７は、２４ＶＳＬ信号の状態に応じて、出力電圧Ｖｏｕｔの目標電圧を制御部１０１に報知する機能を有する。目標電圧報知部１１７は、ＦＥＴ７１、ＦＥＴ７１のゲート端子とソース端子との間に接続されている抵抗Ｒ７２及びコンデンサＣ７１を有する。また、目標電圧報知部１１７は、ＦＥＴ７１のゲート端子に接続されている抵抗Ｒ７３、ＦＥＴ７１のドレイン端子に接続されているフォトカプラＰＣ７、抵抗Ｒ７１を有する。２４ＶＳＬ信号は、抵抗Ｒ７３を介してＦＥＴ７１のゲート端子に接続されている。また、第１の抵抗である抵抗Ｒ７３と第１のコンデンサであるコンデンサＣ７１は、２４ＶＳＬ信号に対するローパルフィルタの役割を果たしている。

２４ＶＳＬ信号がハイレベル状態の場合は、ＦＥＴ７１がオン状態となり、抵抗Ｒ７１を介してフォトカプラＰＣ７の２次側ダイオードに電流が流れる。その結果、フォトカプラＰＣ７の１次側フォトトランジスタがオンし、コンデンサＣ７に充電された電荷が放電され、制御部１０１の２４ＳＬ端子の入力電圧（以下、２４ＳＬ端子電圧という）はローレベルの状態になる。一方、２４ＶＳＬ信号がローレベル状態の場合には、ＦＥＴ７１はオフ状態となり、フォトカプラＰＣ７の２次側ダイオードは非導通状態となり、電流は流れなくなる。その結果、フォトカプラＰＣ７の１次側フォトトランジスタはオフ状態となり、電源電圧Ｖ１から、抵抗Ｒ１を介してコンデンサＣ７には電荷が充電され、２４ＳＬ端子電圧はハイレベルの状態になる。

このように、２４ＶＳＬ信号がハイレベルで目標電圧が２４Ｖの場合には制御部１０１の２４ＳＬ端子電圧はローレベルとなり、２４ＶＳＬ信号がローレベルで目標電圧が５Ｖの場合には制御部１０１の２４ＳＬ端子電圧はハイレベルとなる。これにより、制御部１０１は２４ＳＬ端子電圧に応じて、目標電圧がＤＣ２４ＶかＤＣ５Ｖかを検知する。制御部１０１は、２４ＳＬ端子電圧がハイレベルのとき、出力電圧Ｖｏｕｔが５ＶとなるようにＦＥＴ１及びＦＥＴ２のオン時間（以下、オンデューティーともいう）を制御する。以下、このような制御を行っている状態を５Ｖ制御モードという。制御部１０１は、２４ＳＬ端子電圧がローレベルのとき、出力電圧Ｖｏｕｔが２４ＶとなるようにＦＥＴ１及びＦＥＴ２のオン時間を制御する。以下、このような制御を行っている状態を２４Ｖ制御モードという。なお、出力電圧Ｖｏｕｔの目標電圧が５Ｖから２４Ｖに切り替わるときの制御を制御部１０１が行っている状態を、以下、切り替え制御モードといい、詳細は後述する。

このように、実施例１における２４ＶＳＬ信号は、目標電圧切り替え部１１９及び目標電圧報知部１１７双方に、接続されている。そして、２４ＶＳＬ信号が切り替わる際は、目標電圧報知部１１７によって制御部１０１へ目標電圧の切り替わりを報知した後、所定時間が経過した後に、目標電圧切り替え部１１９によって出力電圧Ｖｏｕｔの目標電圧が切り替わる。この所定時間は、抵抗Ｒ５６、コンデンサＣ５１の時定数（第２の時定数）と、抵抗Ｒ７３、コンデンサＣ７１の時定数（第１の時定数）との差によって決定される。なお、目標電圧切り替え部１１９に入力される信号と目標電圧報知部１１７に入力される信号は、別々であってもよい。すなわち、目標電圧切り替え部１１９に第１の信号が入力され、目標電圧報知部１１７には第１の信号とは異なる信号が入力されてもよい。

起動回路１０３は、３端子レギュレータ又は降圧型スイッチング電源回路であり、ＶＣ端子とＧ端子との間に入力された入力電圧Ｖｉｎを変換して、ＯＵＴ端子から電源電圧Ｖ１を出力している。起動回路１０３は、補助巻線Ｐ２から供給される電源電圧Ｖ１が所定の電圧値以下となった場合にのみ動作する回路であり、スイッチング電源回路１００の起動時に電源電圧Ｖ１を供給するために用いられる。

［スイッチング電源回路の制御方法］
図２は、制御部１０１によるアクティブクランプ方式を用いたスイッチング電源回路１００の制御方法を説明する図である。スイッチング電源回路１００は、制御部１０１がＦＥＴ１及びＦＥＴ２をともにオフさせるデッドタイムを挟んでＦＥＴ１とＦＥＴ２を交互にオン／オフすることで、２次側に電力を供給している。図２（Ａ）は、ＦＥＴ１及びＦＥＴ２の各端子の電圧波形及び電流波形を、後述する複数の期間［１］〜［４］に分けて示した図である。図２において、（ａ）はＦＥＴ１のゲート端子への入力信号である制御信号ＤＲＶ−Ｌの状態を示す、ＦＥＴ１のゲート端子とソース端子との間の電圧を示す図である。（ｂ）はＦＥＴ２のゲート端子への入力信号である制御信号ＤＲＶ−Ｈの状態を示す、ＦＥＴ２のゲート端子とソース端子との間の電圧を示す図である。（ｃ）はＦＥＴ１のドレイン端子とソース端子との間の電圧を示す図である。（ｄ）はＦＥＴ１のドレイン電流を示す図であり、この場合のドレイン電流にはダイオードＤ１に流れる電流を含んでいる。（ｅ）はＦＥＴ２のドレイン電流を示す図であり、この場合のドレイン電流にはダイオードＤ２に流れる電流を含んでいる。（ｅ）には励磁インダクタンスＬｓを流れる励磁電流を破線で示す。（ｆ）は、トランスＴ１の２次側のダイオードＤ２１に流れる電流波形を示す図である。なお、横軸は、いずれも時間を示す。

また、図２（Ｂ）は、複数の期間［１］〜［４］のそれぞれの期間における電流の流れを簡易回路図に分けて示した図である。なお、トランスＴ１をリーケージインダクタンスＬｒ、励磁インダクタンスＬｓ、理想トランスＴｉに分割して示してある。また、図２（Ｂ）の回路中に、それぞれの期間で流れる電流を濃い実線矢印で示している。

まず、［１］の期間は、ＦＥＴ１がオン状態で、ＦＥＴ２がオフ状態の期間である（図２（Ａ）（ａ）、（ｂ））。平滑用コンデンサＣ３からトランスＴ１の１次巻線Ｐ１に電流が流れることで、トランスＴ１のリーケージインダクタンスＬｒ及び励磁インダクタンスＬｓにエネルギーが蓄えられる。このとき、ＦＥＴ１のドレイン端子−ソース端子間の電圧はほぼゼロであり（図２（Ａ）（ｃ））、ＦＥＴ１に流れるドレイン電流は直線的に増加する（図２（Ａ）（ｄ））。

次に、［２］の期間は、ＦＥＴ１及びＦＥＴ２がともにオフ状態の期間、すなわちデッドタイムの期間である（図２（Ａ）（ａ）、（ｂ））。ＦＥＴ１をオフすると、トランスＴ１の１次巻線Ｐ１に流れていた電流は、共振コンデンサＣ１１を充電するように流れる。そして、共振コンデンサＣ１１が充電されるにつれて、ＦＥＴ１のドレイン端子−ソース端子間の電圧は上昇する（図２（Ａ）（ｃ））。ＦＥＴ１のドレイン端子−ソース端子間の電圧が電圧クランプ用のコンデンサＣ２の＋端子の電圧を上回ると、トランスＴ１の１次巻線Ｐ１に流れていた電流は、ダイオードＤ２を介して電圧クランプ用のコンデンサＣ２を充電するように流れ始める。これにより、リーケージインダクタンスＬｒによるキックバック電圧は、電圧クランプ用のコンデンサＣ２によって吸収されるため、ＦＥＴ１のドレイン端子−ソース端子間に印加されるサージ電圧を抑制できる。また、ＦＥＴ２のドレイン端子−ソース端子間の電圧はほぼゼロとなるため、この状態で［３］の期間に移行してＦＥＴ２をオンすると、ＦＥＴ２のゼロ電圧スイッチングを実現することができる。

ここで、［２］の期間は、ＦＥＴ１をオフしてから、ＦＥＴ２のドレイン端子−ソース端子間の電圧がほぼゼロになるまでの時間とほぼ同等、又はやや長めに設定するとよい。［２］の期間が長いと、ダイオードＤ２に流れる期間が長くなるため、その分無駄な電力が消費される。一方、［２］の期間が短いと、ＦＥＴ２のドレイン端子−ソース端子間の電圧がゼロになる前にＦＥＴ２をオンすることになるため、ゼロ電圧スイッチングができず、やはり無駄な電力が消費される。したがって、［２］の期間を適切な値に設定することで、消費電力を抑制することができる。

続いて、［３］の期間は、ＦＥＴ２がオン状態で、ＦＥＴ１がオフ状態の期間である（図２（Ａ）（ａ）、（ｂ））。ＦＥＴ２がオンすると、ダイオードＤ２を介して電圧クランプ用のコンデンサＣ２を充電していた電流が、ＦＥＴ２を介して流れるようになる。電圧クランプ用のコンデンサＣ２の電圧が上昇すると、２次側のダイオードＤ２１がオン状態となり、トランスＴ１の２次巻線Ｓ１を介して、スイッチング電源回路１００の２次側に電力が供給される状態になる。

ここで、図２（Ａ）（ｅ）に示すＦＥＴ２のドレイン電流において、破線で示した波形は、トランスＴ１の励磁インダクタンスＬｓを流れる励磁電流を示しており、直線的に変化している。なお、この励磁インダクタンスＬｓを流れる励磁電流と理想トランスＴｉを流れる電流との和が、ＦＥＴ２のドレイン電流となる。また、理想トランスＴｉを流れる電流は、ダイオードＤ２１に流れる電流（図２（Ａ）（ｆ））と相似形となる。

また、［３］の期間は、２次側に電力が供給されていない期間（以下、［３］ｏｆｆの期間という）と、２次側に電力が供給されている期間（以下、［３］ｏｎという）の期間から構成されている。［３］ｏｆｆの期間では、主に電圧クランプ用のコンデンサＣ２とトランスＴ１のリーケージインダクタンスＬｒ及び励磁インダクタンスＬｓとの共振動作によって、ＦＥＴ２に電流が流れる。一方、［３］ｏｎの期間では、主に電圧クランプ用のコンデンサＣ２とトランスＴ１のリーケージインダクタンスＬｒとの共振動作によって、ＦＥＴ２に電流が流れる。リーケージインダクタンスＬｒのインダクタンス値は励磁インダクタンスＬｓに比べて小さい（Ｌｒ＜Ｌｓ）。そのため、［３］ｏｎの期間における共振周波数（Ｆｏｎとする）は、［３］ｏｆｆの期間における共振周波数（Ｆｏｆｆとする）に比べて高くなる（Ｆｏｎ＞Ｆｏｆｆ）。

トランスＴ１の励磁インダクタンスＬｓを流れる励磁電流がゼロになることは、励磁インダクタンスＬｓに蓄積されたエネルギーは全て解放された状態であることを意味する。その後も、ＦＥＴ２をオンし続けると、それまでとは逆に、電圧クランプ用のコンデンサＣ２から励磁インダクタンスＬｓに向かって電流が流れ始め、励磁インダクタンスＬｓには逆相のエネルギーが蓄積されることになる。

続いて、［４］の期間は、再びＦＥＴ１及びＦＥＴ２がともにオフの状態の期間、すなわちデッドタイムの期間である。ＦＥＴ２をオフすると、トランスＴ１の１次巻線Ｐ１に流れていた電流は、共振コンデンサＣ１１に充電された電荷を放電するように流れる。共振コンデンサＣ１１が放電されるにつれて、ＦＥＴ１のドレイン端子−ソース端子間の電圧は減少する（図２（Ａ）（ｃ））。ＦＥＴ１のドレイン端子−ソース端子間の電圧がゼロを下回ると、トランスＴ１の１次巻線Ｐ１に流れていた電流は、ダイオードＤ１を介して平滑用コンデンサＣ３に回生される。この状態で［１］の期間に戻り、ＦＥＴ１をオンすると、ＦＥＴ１のゼロ電圧スイッチングを実現することができる。［４］の期間においても、前述した［２］の期間と同様に、ＦＥＴ２をオフしてからＦＥＴ１のドレイン端子−ソース端子間電圧がほぼゼロになるまでの時間とほぼ同等、又はやや長めに設定することで、消費電力を抑制することができる。

以上説明したように、実施例１におけるスイッチング電源であるアクティブクランプ方式を用いたフライバック電源装置は、［１］の期間から［４］の期間における制御を繰り返す。これにより、リーケージインダクタンスＬｒによるサージ電圧を抑制しつつ、ＦＥＴ１及びＦＥＴ２のゼロ電圧スイッチングを行って、２次側に電力供給を行うことができる。

ところで、上述したスイッチング電源回路１００は、［１］の期間から［４］の期間を繰り返す連続動作状態で動作している。一般的なスイッチング電源回路では、ＦＥＴ１及びＦＥＴ２が交互にスイッチング動作するスイッチング期間と、ＦＥＴ１及びＦＥＴ２両方のスイッチング動作を停止する期間であるスイッチング停止期間とを設けた間欠動作が行われる。すなわち、スイッチング電源回路を間欠動作させることで、連続動作時よりも電力変換効率を向上させることができる。しかしながら、間欠動作状態では、出力電圧Ｖｏｕｔにリップルが生じるため、出力電力が小さいときに限り間欠動作状態とするのが一般的である。実施例１のアクティブクランプ方式を用いたフライバック電源装置においても、間欠動作状態を設定することで電力変換効率を向上させることは可能である。例えばスイッチング電源回路１００は、出力電力が大きいときに連続動作状態となるように制御され、出力電力が小さいときに間欠動作状態となるように制御される。

［目標電圧の切り替えタイミング］
（実施例１の制御を行った場合）
次に、出力電圧Ｖｏｕｔの目標電圧を切り替えるときのタイミングについて、図３を用いて説明する。図３（Ａ）は実施例１における切り替えタイミングである、制御部１０１へ目標電圧の切り替わりを報知した後に、出力電圧Ｖｏｕｔの目標電圧が切り替わる場合について説明する図である。一方、図３（Ｂ）は、出力電圧Ｖｏｕｔの目標電圧が切り替わった後に、制御部１０１へ目標電圧の切り替わりを報知した場合について説明する図である。図３において、（ａ）、（ｆ）は２４ＶＳＬ信号の波形を示し、（ｂ）、（ｇ）は２４ＳＬ端子電圧の波形を示す。（ｃ）、（ｈ）はＦＢ端子電圧の波形を示し、（ｄ）、（ｉ）はＦＥＴ１のオンデューティーを示す。（ｅ）、（ｊ）は出力電圧Ｖｏｕｔを示し、その下に制御部１０１が行う制御モードを示す。横軸はいずれも時間を示す。

図３（Ａ）において、まず外部から入力される２４ＶＳＬ信号がローレベルからハイレベルに切り替わると、第１の時間Ｔ１が経過した後に、２４ＳＬ端子電圧がハイレベルからローレベルに変化する。第１の時間Ｔ１は、目標電圧報知部１１７の抵抗Ｒ７３とコンデンサＣ７１の時定数により決定される。これにより制御部１０１は、出力電圧Ｖｏｕｔの目標電圧が５Ｖから２４Ｖに切り替わったことを検知し、５Ｖ制御モードから切り替え制御モードに遷移する。

ここで切り替え制御モードとは、出力電圧Ｖｏｕｔの目標電圧が切り替わってから出力電圧Ｖｏｕｔが目標電圧に到達するまでに行われる制御である。具体的には、切り替え制御モードとは、ＦＢ端子電圧が所定値を超えている間にＦＥＴ１のオンデューティーを徐々に大きくするオープンループ制御である。以下、所定値を所定値Ｖｔｈ（所定の電圧）とする。ＦＥＴ１のオンデューティーを徐々に大きくすることで、ＦＥＴ１及びＦＥＴ２のゼロ電圧スイッチングを維持した状態で、出力電圧Ｖｏｕｔを切り替えることができる。

５Ｖ制御モードから切り替え制御モードに切り替わってから第２の時間Ｔ２だけ遅れてＦＢ端子電圧が上昇し始める（図３（Ａ）（ｃ））。第２の時間Ｔ２は、目標電圧切り替え部１１９の抵抗Ｒ５６、コンデンサＣ５１の時定数と、目標電圧報知部１１７の抵抗Ｒ７３、コンデンサＣ７１の時定数との差によって決定される。制御部１０１は既に切り替え制御モードに移行しているため、ＦＥＴ１のオンデューティーは徐々に大きくなるように制御される。これに伴い、出力電圧Ｖｏｕｔも徐々に上昇していく（図３（Ａ）（ｅ））。出力電圧Ｖｏｕｔが目標電圧である２４Ｖの近傍まで上昇すると、ＦＢ端子電圧が下がり始める。ＦＢ端子電圧が所定値Ｖｔｈまで下がると、制御部１０１は出力電圧Ｖｏｕｔが目標電圧である２４Ｖまで上昇したと判断し、切り替え制御モードから２４Ｖ制御モードに遷移する。以上のように、抵抗Ｒ５６、コンデンサＣ５１の時定数に対して、抵抗Ｒ７３、コンデンサＣ７１の時定数を十分小さい値に設定する。これにより、制御部１０１へ目標電圧の切り替わりを報知した後に出力電圧Ｖｏｕｔの目標電圧が切り替わるため、安定的に出力電圧Ｖｏｕｔを切り替えられる。

（実施例１の制御と逆の制御を行った場合）
逆に、抵抗Ｒ５６、コンデンサＣ５１の時定数より、抵抗Ｒ７３、コンデンサＣ７１の時定数が大きくなるように設定すると、図３（Ｂ）のような動作になる。以下に説明する。外部から入力される２４ＶＳＬ信号がローレベルからハイレベルに切り替わると、第３の時間が経過した後にＦＢ端子電圧が上昇し始める。第３の時間は、目標電圧切り替え部１１９の抵抗Ｒ５６とコンデンサＣ５１の時定数により決定される。この時点では、制御部１０１は５Ｖ制御モードであるため、ＦＢ端子電圧の上昇に伴ってＦＥＴ１のオンデューティーは急激に大きくなるよう制御される（図３（Ｂ）（ｋ））。これにより出力電圧Ｖｏｕｔも急激に上昇する（図３（Ｂ）（ｊ））。ＦＥＴ１のオンデューティーが急激に大きくなると、ＦＥＴ１のゼロ電圧スイッチングのために必要なエネルギーが不足する。これにより、大きな放射ノイズが発生して誤動作リスクが高まることに加えて、素子にストレスを与えて寿命低下の原因にもなるため、可能な限り避けるべきである。

ＦＢ端子電圧が上昇を開始して第４の時間Ｔ４だけ遅れて２４ＳＬ端子電圧がローレベルになる。第４の時間Ｔ４は、目標電圧報知部１１７の抵抗Ｒ７３、コンデンサＣ７１の時定数と、目標電圧切り替え部１１９の抵抗Ｒ５６、コンデンサＣ５１の時定数との差によって決定される。その後、制御部１０１は２４ＳＬ端子電圧がハイレベルからローレベルに遷移したことを検知すると、ようやく、５Ｖ制御モードから切り替え制御モードへと移行し、ＦＥＴ１のオンデューティーが徐々に大きくなるよう制御する。

出力電圧Ｖｏｕｔが目標電圧である２４Ｖの近傍まで上昇すると、ＦＢ端子電圧が下がり始める。ＦＢ端子電圧が所定値Ｖｔｈまで下がると、制御部１０１は出力電圧Ｖｏｕｔが目標電圧である２４Ｖまで上昇したと判断し、切り替え制御モードから２４Ｖ制御モードに遷移する。以上のように、抵抗Ｒ５６、コンデンサＣ５１の時定数に対して、抵抗Ｒ７３、コンデンサＣ７１の時定数が大きいと、出力電圧Ｖｏｕｔの目標電圧が切り替わった後に制御部１０１へ目標電圧の切り替わりが報知される。このため、ゼロ電圧スイッチングができなくなり、種々の課題が生じる。

［ゼロ電圧スイッチングができないときの回路動作］
急激にＦＥＴ１のオンデューティーを大きくしたときの回路動作を、図４を用いて説明する。図４の（ａ）〜（ｅ）は図２（Ａ）の（ａ）〜（ｅ）と同様の図である。また、期間［１］〜［４］は、図２で説明した通りである。期間［５］は、期間［１］と同様ＦＥＴ１がオン状態でＦＥＴ２がオフ状態の期間であるが、期間［１］に比べて時間が長い。すなわち、期間［１］のＦＥＴ１のオン時間よりも期間［５］のＦＥＴ１のオン時間の方が長い。その分、期間［５］の終了直前におけるＦＥＴ１のドレイン電流は大きくなる（図４（ｄ））。また、トランスＴ１に蓄えられるエネルギーも大きくなる。

期間［６］は、期間［２］と同様デッドタイムの期間であるが、期間［２］に比べてＦＥＴ１及びＦＥＴ２のドレイン電流が大きい。これは、期間［２］よりも期間［６］の方が、トランスＴ１に多くのエネルギーが蓄えられているためである。期間［７］は、期間［３］と同様ＦＥＴ２がオン状態でＦＥＴ１がオフ状態の期間であり、時間も期間［３］と同じ長さである。しかし、期間［３］よりもトランスＴ１に蓄えられたエネルギーを解放するまでに長い時間を要する。このため、期間［７］において、トランスＴ１に蓄えられる逆相のエネルギーは、期間［３］よりも少なくなる（図４（ｈ））。このエネルギーは、ＦＥＴ２をオフして期間［８］に移行した際に、ＦＥＴ１の共振コンデンサＣ１１に充電された電荷の放電に使われるため、不足するとＦＥＴ１のドレイン−ソース間電圧をゼロにすることができない（図４（ｆ））。この状態では、ＦＥＴ１をゼロ電圧スイッチングすることができない。なお、期間［８］は期間［４］と同様デッドタイムである。

期間［９］は、期間［５］と同様ＦＥＴ１がオン状態でＦＥＴ２がオフ状態の期間である。しかし、期間［９］開始時におけるトランスＴ１に蓄えられている逆相のエネルギーはほぼゼロであるため、期間［９］開始時のＦＥＴ１のドレイン電流もほぼゼロとなる（図４（ｇ））。また、期間［９］の時間は期間［５］の時間と同じ長さであるため、期間［９］でトランスＴ１に蓄えられるエネルギーは、期間［５］よりも大きくなる（図４（ｄ））。

期間［１０］は期間［６］と同様デッドタイムである。期間［１１］は、期間［７］と同様ＦＥＴ２がオン状態でＦＥＴ１がオフ状態の期間であり、時間も期間［７］と同じ長さである。期間［１１］内でトランスＴ１に蓄えられたエネルギーを全て解放することはできず、逆相のエネルギーを蓄えることはできない（図４（ｋ））。したがって、期間［１２］のデッドタイムで、ＦＥＴ１のドレイン−ソース間電圧を下げることは、一切できない（図４（ｉ））。この状態でＦＥＴ１をオンして期間［１３］に移行すると、トランスＴ１に蓄えられたエネルギー分だけ、ＦＥＴ１のドレイン電流が即座に流れる（図４（ｊ））。これは、トランスＴ１に常に励磁電流が流れる状態、すなわち電流連続状態である。以上のように、急激にＦＥＴ１のデューティーが大きくなる、すなわち、図３（Ｂ）のように、抵抗Ｒ５６、コンデンサＣ５１の時定数より、抵抗Ｒ７３、コンデンサＣ７１の時定数が大きくなるように設定すると、ゼロ電圧スイッチングができなくなる。

以上説明したように、実施例１では、図３（Ａ）のように、２４ＶＳＬ信号に対する目標電圧切り替え部１１９及び目標電圧報知部１１７の回路動作の遅延時間を適切に設定する。具体的には、抵抗Ｒ５６、コンデンサＣ５１の時定数に対して、抵抗Ｒ７３、コンデンサＣ７１の時定数を十分小さい値に設定する。これにより、ゼロ電圧スイッチングを維持し、素子へのストレスをかけることなく安定的に出力電圧Ｖｏｕｔを切り替えられる。

以上、実施例１によれば、電源装置の出力電圧が切り替わる際の素子へのストレスを軽減することができる。

［電源装置の構成］
実施例２について説明する。実施例１と異なる点についてのみ説明し、それ以外は説明を省略する。図５は、実施例２のアクティブクランプ方式を用いたスイッチング電源回路２００の概略を示す回路図である。図１とは、目標電圧切り替え部１１９の代わりに、１次側からの目標電圧切り替え部２１９を追加した点が異なる。１次側からの目標電圧切り替え部２１９は、フォトカプラＰＣ９１と抵抗Ｒ９１から構成される。フォトカプラＰＣ９１のアノード端子は制御部１０１の出力端子であるＣＨ端子に、カソード端子はＤＣＬに接続される。また、フォトカプラＰＣ９１の２次側のフォトトランジスタのコレクタ端子は抵抗Ｒ９１を介して出力電圧Ｖｏｕｔに接続され、エミッタ端子はフィードバック部１１５のＦＥＴ５１のゲート端子に接続される。なお、図１と同じ構成には同じ符号を付し、説明を省略する。

［５Ｖから２４Ｖに切り替える際の制御］
出力電圧Ｖｏｕｔの目標電圧を５Ｖから２４Ｖに切り替える際の、制御部１０１の制御の流れを、図６を用いて説明する。ステップ（以下、Ｓとする）６０１で制御部１０１は、２４ＳＬ端子電圧にハイレベル（Ｈｉｇｈ）、ＣＨ端子の電圧（以下、ＣＨ端子電圧という）にローレベル（Ｌｏｗ）が入力されている状態であり、５Ｖ制御モードで動作している。ＣＨ端子電圧は第２の信号に相当する。Ｓ６０２で制御部１０１は、２４ＳＬ端子電圧がローレベル（Ｌｏｗ）であることを検知したか否かを判断する。Ｓ６０２で制御部１０１は、２４ＳＬ端子電圧がローレベルではないと判断した場合、処理をＳ６０２に戻し、２４ＳＬ端子電圧がローレベルであると判断した場合、処理をＳ６０３に進める。

Ｓ６０３で制御部１０１は、５Ｖ制御モードから切り替え制御モードに移行する。Ｓ６０４で制御部１０１は、ＣＨ端子電圧をローレベルからハイレベルに変更する。切り替え制御モードでは、制御部１０１は、ＦＢ端子電圧に依らず、ＦＥＴ１のオンデューティーを徐々に大きくする制御を行う。Ｓ６０５で制御部１０１は、ＦＢ端子電圧が所定値Ｖｔｈより小さいか否かを判断する。Ｓ６０５で制御部１０１は、ＦＢ端子電圧が所定値Ｖｔｈ以上であると判断した場合、処理をＳ６０５に戻す。Ｓ６０５で制御部１０１は、ＦＢ端子電圧が所定値Ｖｔｈより小さいと判断した場合、出力電圧Ｖｏｕｔが２４Ｖに達したと判断し、処理をＳ６０６に進める。

Ｓ６０６で制御部１０１は、切り替え制御モードから２４Ｖ制御モードに移行し、処理を終了する。以上の制御を行うことで、目標電圧切り替え部１１９及び目標電圧報知部１１７の回路動作の遅延時間を考慮せずとも、ゼロ電圧スイッチングを維持し、素子へのストレスをかけることなく安定的に出力電圧Ｖｏｕｔを切り替えられる。

以上、実施例２によれば、電源装置の出力電圧が切り替わる際の素子へのストレスを軽減することができる。

［画像形成装置］
図７に画像形成装置の一例として、レーザビームプリンタの概略構成を示す。レーザビームプリンタ１１００（以下、プリンタ１１００という）は、感光ドラム１１０１、帯電部１１０２、現像部１１０３を備えている。感光ドラム１１０１は、静電潜像が形成される像担持体である。帯電部１１０２は、感光ドラム１１０１を一様に帯電する。現像手段である現像部１１０３は、感光ドラム１１０１に形成された静電潜像にトナーを付着させ現像することでトナー像を形成する。感光ドラム１１０１上（像担持体上）に形成されたトナー像はカセット１１０４から供給された記録材としてのシートＰに、転写手段である転写部１１０５によって転写される。シートＰに転写された未定着のトナー像は定着器１１０６によって定着され、シートＰはトレイ１１０７に排出される。この感光ドラム１１０１、帯電部１１０２、現像部１１０３、転写部１１０５が画像形成部（画像形成手段）である。また、プリンタ１１００は、実施例１のスイッチング電源回路１００又は実施例２のスイッチング電源回路２００を備えている。スイッチング電源回路１００又はスイッチング電源回路２００は、例えばモータ等の駆動部と制御部１５００へ電力を供給する。制御部１５００は、ＣＰＵ（不図示）を有しており、画像形成部による画像形成動作やシートＰの搬送動作等を制御している。

プリンタ１１００は、プリント動作を終了させると所定時間が経過した後、プリント動作をすぐに実行できるスタンバイ状態に遷移する。更に所定時間が経過した後、プリンタ１１００は待機時の消費電力を低減するため、スタンバイ状態から低消費電力モードであるスリープ状態に遷移する。プリンタ１１００はスリープ状態、スタンバイ状態、プリント状態の３つの状態を持ち、制御部１５００がそれぞれの状態に遷移させる。制御部１５００は、スイッチング電源回路１００又はスイッチング電源回路２００の目標電圧を２４Ｖとするときは、ハイレベルの２４ＶＳＬ信号を出力する。制御部１５００は、スイッチング電源回路１００又はスイッチング電源回路２００の目標電圧を５Ｖとするときは、ローレベルの２４ＶＳＬ信号を出力する。これにより、スイッチング電源回路１００又はスイッチング電源回路２００は、プリンタ１１００がプリント状態又はスタンバイ状態のときに、例えば出力電圧Ｖｏｕｔが２４Ｖとなるように制御される。スイッチング電源回路１００又はスイッチング電源回路２００は、プリンタ１１００がスリープ状態のときに、例えば出力電圧Ｖｏｕｔが５Ｖとなるように制御される。なお、本発明の電源装置を適用することができる画像形成装置は、図７に例示された構成に限定されない。

以上、実施例３によれば、電源装置の出力電圧が切り替わる際の素子へのストレスを軽減することができる。

１０１ 制御部
１１５ フィードバック部
１１７ 目標電圧報知部
１１８ 整流平滑回路
１１９ 目標電圧切り替え部
ＦＥＴ１、ＦＥＴ２ 電界効果トランジスタ
Ｔ１ トランス

Claims (8)

1. １次巻線及び２次巻線を有するトランスと、
   前記トランスの前記１次巻線に直列に接続された第１のスイッチング素子と、
   前記トランスの前記１次巻線に並列に接続された、第２のスイッチング素子とコンデンサとが直列に接続された回路と、
   前記２次巻線に誘起された電圧を整流平滑し出力電圧を出力する整流平滑手段と、
   前記出力電圧に応じたフィードバック電圧を出力するフィードバック手段と、
   前記フィードバック手段から出力された前記フィードバック電圧に基づいて前記出力電圧が目標電圧となるように前記第１のスイッチング素子及び前記第２のスイッチング素子を制御する制御手段と、
   を備える電源装置であって、
   外部から入力された第１の信号に応じて前記目標電圧が第１の電圧から前記第１の電圧よりも高い第２の電圧に切り替わることを前記制御手段に報知する報知手段と、
   前記目標電圧を前記第１の電圧又は前記第２の電圧に切り替える切替手段と、
   を備え、
   前記切替手段は、前記報知手段により前記制御手段に前記目標電圧が前記第１の電圧から前記第２の電圧に切り替わることが報知された後に、前記目標電圧を前記第１の電圧から前記第２の電圧に切り替えることを特徴とする電源装置。
2. 前記報知手段は、第１のコンデンサと第１の抵抗とを有し、
   前記切替手段は、第２のコンデンサと第２の抵抗とを有し、
   前記第１のコンデンサ及び前記第１の抵抗により決定される第１の時定数が前記第２のコンデンサ及び前記第２の抵抗により決定される第２の時定数よりも小さいことを特徴とする請求項１に記載の電源装置。
3. 前記切替手段は、前記第１の信号が入力され、前記第１の信号が入力されてから前記第２の時定数により決定される時間が経過したことに応じて、前記目標電圧を前記第１の電圧から前記第２の電圧に切り替えることを特徴とする請求項２に記載の電源装置。
4. 前記制御手段は、前記報知手段から前記目標電圧が前記第１の電圧から前記第２の電圧に切り替わることが報知された後に、前記切替手段に第２の信号を出力し、
   前記切替手段は、前記第２の信号が入力されたことに応じて、前記目標電圧を前記第１の電圧から前記第２の電圧に切り替えることを特徴とする請求項１に記載の電源装置。
5. 前記制御手段は、前記報知手段から前記目標電圧が前記第１の電圧から前記第２の電圧に切り替わることが報知されると、前記フィードバック電圧にかかわらず前記第１のスイッチング素子のオン時間を徐々に長くするように制御することを特徴とする請求項１から請求項４のいずれか１項に記載の電源装置。
6. 前記制御手段は、前記報知手段から前記目標電圧が前記第１の電圧から前記第２の電圧に切り替わることが報知された後、前記フィードバック電圧が所定の電圧まで低下すると、前記出力電圧が前記第２の電圧となるように前記第１のスイッチング素子及び前記第２のスイッチング素子を制御することを特徴とする請求項１から請求項５のいずれか１項に記載の電源装置。
7. 記録材に画像形成を行う画像形成手段と、
   請求項１から請求項６のいずれか１項に記載の電源装置と、
   前記画像形成手段及び前記電源装置を制御する制御部と、
   を備えることを特徴とする画像形成装置。
8. 前記画像形成装置は、前記画像形成を行うプリント状態と、前記プリント状態よりも消費する電力が低いスタンバイ状態と、前記スタンバイ状態よりも消費する電力が低いスリープ状態と、で動作することが可能であり、
   前記制御部は、前記スリープ状態のときに前記目標電圧が前記第１の電圧となるような前記第１の信号を前記電源装置に出力し、前記プリント状態及び前記スタンバイ状態のときに前記目標電圧が前記第２の電圧となるような前記第１の信号を前記電源装置に出力することを特徴とする請求項７に記載の画像形成装置。

Images