JP2017098799A - 発振回路とpll回路と信号処理装置 - Google Patents
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Abstract
Description
図1は、本発明にかかる発振回路とPLL回路とのブロック図である。
本発明にかかるPLL回路C1は、位相比較器11と、ループフィルタ12と、発振器13と、分周器14と、本発明にかかる発振回路C2と、を有してなる。発振回路C2は、パルス幅比較器15と、切替器16と、を有してなる。発振回路C2は、PLL回路C1の一部を構成する。
図2は、PLL回路C1の信号処理のフローチャートである。
PLL回路C1は、基準信号P1と比較信号P3とが入力されている間、パルス幅比較処理(S1)と位相比較処理(S2)とを実行する。
パルス幅比較器15は、基準信号P1を取得する(S11)と、第1カウンタを用いて基準信号P1のパルス幅をカウント(計測)する(S13)。同様に、パルス幅比較器15は、比較信号P3を取得する(S12)と、第2カウンタを用いて比較信号P3のパルス幅をカウントする(S14)。
位相比較器11は、基準信号P1と比較信号P3とを取得する(S21、S22)と、基準信号P1と比較信号P3との位相差を検出する(S23)。
切替器16は、基準信号P1と比較信号P3との位相差が所定の位相差より大きいか否か判定する(S3)。切替器16は、例えば、位相比較器11から取得した第2制御信号P4に対応する第2設定値と、基準値と、の大小を比較して行われる。すなわち、例えば、第2設定値が基準値より大きいとき、切替器16は、基準信号P1と比較信号P3との位相差が所定の位相差よりも大きいと判定する。一方、第2設定値が基準値以下のとき、切替器16は、基準信号P1と比較信号P3との位相差は所定の位相差以下である(同位相差は所定の位相差よりも大きくない)と判定する。
同図は、時刻t1までは、周期T11の基準信号P1と、周期T21の比較信号P3と、に位相差が生じていない(同位相である)ことを示している。同図は、時刻t1以降、基準信号P1の周期がT11からT12に変化して、基準信号P1のパルス幅と比較信号P3のパルス幅とに差分が生じていて、基準信号P1と比較信号P3とに位相差が生じていることを示している。
同図は、時刻t2までは、周期T12の基準信号P1と、周期T21の比較信号P3と、に位相差が生じていることを示している。同図は、時刻t2以降、比較信号P3の周期がT21からT22に変化して、基準信号P1のパルス幅と比較信号P3のパルス幅とが一致していて、基準信号P1と比較信号P3とに位相差が生じていないことを示している。この時刻t2は、分周器14が切替器16からリセット信号P7を取得して、比較カウンタをリセットした時刻である。
以上説明した実施の形態によれば、PLL回路C1は、基準信号P1と比較信号P3との位相差が所定の位相差より大きいとき、基準信号P1のパルス幅と比較信号P3のパルス幅との差分に応じた発振周波数の発振信号P2を出力して、基準信号P1のパルス幅と比較信号P3のパルス幅とを同一にすると共に、基準信号P1と比較信号P3とを同位相にする。一方、PLL回路C1は、基準信号P1と比較信号P3との位相差が所定の位相差より大きくないとき、基準信号P1と比較信号P3との位相差に応じた発振周波数の発振信号P2を出力する。
次に、本発明にかかる信号処理装置の実施の形態について説明する。
本発明にかかる信号処理装置は、外部から入力された入力信号を処理する信号処理回路と、この信号処理回路のクロック信号を生成するPLL回路と、を有してなり、このPLL回路は、先に説明した本発明にかかるPLL回路である。
以上説明した本発明にかかる発振回路とPLL回路との特徴について、以下にまとめて記載しておく。
PLL回路の位相比較器に入力される基準信号のパルス幅と、前記PLL回路の発振器から出力されて前記位相比較器に入力される比較信号のパルス幅と、の差分を検出するパルス幅比較器と、
前記位相比較器からの信号と、前記パルス幅比較器からの信号と、のいずれか一方を前記発振器に入力させる切替器と、
を備え、
前記パルス幅比較器からの信号が入力された前記発振器は、前記パルス幅比較器が検出したパルス幅の差分に基づいて決定される発振周波数の信号を出力し、
前記パルス幅比較器からの信号が前記発振器に入力されたとき、前記基準信号と前記比較信号とを同位相にする、
ことを特徴とする発振回路。
前記パルス幅比較器からの信号が入力された発振器は、前記基準信号のパルス幅と同じパルス幅の信号を出力する、
特徴1記載の発振回路。
前記比較信号は、比較カウンタでカウントされて生成され、
前記パルス幅比較器からの信号が前記発振器に入力されたとき、前記比較カウンタのカウント値はリセットされる、
特徴1または2記載の発振回路。
前記発振器から出力される信号は分周されて前記比較信号として前記位相比較器に入力される、
特徴1または2記載の発振回路。
前記切替器は、前記基準信号と前記比較信号との位相差に基づいて前記発振器に入力される信号を決定する、
特徴1または2記載の発振回路。
前記切替器は、前記位相差が基準値よりも大きいとき、前記パルス幅比較器からの信号を前記発振器に入力させる、
特徴5記載の発振回路。
前記切替器は、前記位相差が基準値以下のとき、前記位相比較器からの信号を前記発振器に入力させる、
特徴5または6記載の発振回路。
前記パルス幅比較器は、
前記基準信号の立下エッジを検出してカウントすることにより、前記基準信号のパルス幅を測る第1カウンタと、
前記比較信号の立下エッジを検出してカウントすることにより、前記比較信号のパルス幅を測る第2カウンタと、
前記第1カウンタのカウント値と前記第2カウンタのカウント値との差分に基づいて、前記基準信号のパルス幅と前記比較信号のパルス幅との差分を検出する減算器と、
を備える、
特徴1または2記載の発振回路。
前記減算器は、前記第2カウンタのカウント値から前記第1カウンタのカウント値を減算することにより、前記基準信号のパルス幅と前記比較信号のパルス幅との差分を検出する、
特徴8記載の発振回路。
前記減算器は、前記第1カウンタのカウント値から前記第2カウンタのカウント値を減算することにより、前記基準信号のパルス幅と前記比較信号のパルス幅との差分を検出する、
特徴8記載の発振回路。
基準信号と比較信号との位相差を検出する位相比較器と、
前記位相差に基づいて決定される発振周波数の信号を出力する発振器と、
を有してなるPLL回路であって、
前記位相差が所定の位相差のとき、前記基準信号のパルス幅と前記比較信号のパルス幅との差分に基づいて決定される発振周波数の信号を前記発振器から出力させ、前記基準信号と前記比較信号とを同位相にする発振回路、
を備え、
前記発振回路は、特徴1乃至10のいずれかに記載の発振回路である、
ことを特徴とするPLL回路。
C2 発振回路
P1 基準信号
P2 発振信号
P3 比較信号
P4 第2制御信号
P5 第1制御信号
P6 制御信号
P7 比較信号の比較カウンタのリセット信号
11 位相比較器
12 ループフィルタ
13 発振器
14 分周器
15 パルス幅比較器
16 切替器
Claims (12)
- PLL回路の位相比較器に入力される基準信号のパルス幅と、前記PLL回路の発振器から出力されて前記位相比較器に入力される比較信号のパルス幅と、の差分を検出するパルス幅比較器と、
前記位相比較器からの信号と、前記パルス幅比較器からの信号と、のいずれか一方を前記発振器に入力させる切替器と、
を備え、
前記パルス幅比較器からの信号が入力された前記発振器は、前記パルス幅比較器が検出したパルス幅の差分に基づいて決定される発振周波数の信号を出力し、
前記パルス幅比較器からの信号が前記発振器に入力されたとき、前記基準信号と前記比較信号とを同位相にする、
ことを特徴とする発振回路。 - 前記パルス幅比較器からの信号が入力された発振器は、前記基準信号のパルス幅と同じパルス幅の信号を出力する、
請求項1記載の発振回路。 - 前記比較信号は、比較カウンタでカウントされて生成され、
前記パルス幅比較器からの信号が前記発振器に入力されたとき、前記比較カウンタのカウント値はリセットされる、
請求項1または2記載の発振回路。 - 前記発振器から出力される信号は分周されて前記比較信号として前記位相比較器に入力される、
請求項1または2記載の発振回路。 - 前記切替器は、前記基準信号と前記比較信号との位相差に基づいて前記発振器に入力される信号を決定する、
請求項1または2記載の発振回路。 - 前記切替器は、前記位相差が基準値よりも大きいとき、前記パルス幅比較器からの信号を前記発振器に入力させる、
請求項5記載の発振回路。 - 前記切替器は、前記位相差が基準値以下のとき、前記位相比較器からの信号を前記発振器に入力させる、
請求項5または6記載の発振回路。 - 前記パルス幅比較器は、
前記基準信号の立下エッジを検出してカウントすることにより、前記基準信号のパルス幅を測る第1カウンタと、
前記比較信号の立下エッジを検出してカウントすることにより、前記比較信号のパルス幅を測る第2カウンタと、
前記第1カウンタのカウント値と前記第2カウンタのカウント値との差分に基づいて、前記基準信号のパルス幅と前記比較信号のパルス幅との差分を検出する減算器と、
を備える、
請求項1または2記載の発振回路。 - 前記減算器は、前記第2カウンタのカウント値から前記第1カウンタのカウント値を減算することにより、前記基準信号のパルス幅と前記比較信号のパルス幅との差分を検出する、
請求項8記載の発振回路。 - 前記減算器は、前記第1カウンタのカウント値から前記第2カウンタのカウント値を減算することにより、前記基準信号のパルス幅と前記比較信号のパルス幅との差分を検出する、
請求項8記載の発振回路。 - 基準信号と比較信号との位相差を検出する位相比較器と、
前記位相差に基づいて決定される発振周波数の信号を出力する発振器と、
を有してなるPLL回路であって、
前記位相差が所定の位相差のとき、前記基準信号のパルス幅と前記比較信号のパルス幅との差分に基づいて決定される発振周波数の信号を前記発振器から出力させ、前記基準信号と前記比較信号とを同位相にする発振回路、
を備え、
前記発振回路は、請求項1乃至10のいずれかに記載の発振回路である、
ことを特徴とするPLL回路。 - 入力された信号を処理する信号処理回路と、
前記信号処理回路のクロック信号を生成するPLL回路と、
を有してなり、
前記PLL回路は、請求項11記載のPLL回路である、
ことを特徴とする信号処理装置。
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