CN107835013A - 一种用于脉冲码型发生器的定时电路 - Google Patents
一种用于脉冲码型发生器的定时电路 Download PDFInfo
- Publication number
- CN107835013A CN107835013A CN201711296904.3A CN201711296904A CN107835013A CN 107835013 A CN107835013 A CN 107835013A CN 201711296904 A CN201711296904 A CN 201711296904A CN 107835013 A CN107835013 A CN 107835013A
- Authority
- CN
- China
- Prior art keywords
- circuit
- signal
- phase
- pattern generator
- pulse pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000003079 width control Methods 0.000 claims abstract description 10
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 9
- 238000003786 synthesis reaction Methods 0.000 claims abstract description 9
- 238000006243 chemical reaction Methods 0.000 claims abstract description 8
- 230000005611 electricity Effects 0.000 claims description 8
- 230000001960 triggered effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 8
- 238000012360 testing method Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Abstract
本发明公开了一种用于脉冲码型发生器的定时电路，其包括输入限幅电路、脉宽控制电路、锁相频率合成电路、FPGA和输出处理电路；其中，输入限幅电路通过调整输入阻抗而对外部输入信号进行限幅，脉宽控制电路通过控制比较电压而调节外部输入信号的脉冲宽度；锁相频率合成电路根据外部输入信号的触发而产生时钟信号，FPGA对时钟信号进行计数，并产生相应的输出信号，并通过输出处理电路进行电平转换后输出。因此，本发明的定时电路应用于脉冲码型发生器时，能够提高脉冲码型发生器的性能。
Description
技术领域
本发明涉及电子电路技术领域，特别涉及一种用于脉冲码型发生器的定时电路。
背景技术
现有技术中，脉冲码型发生器不仅能产生简单脉冲、突发和连续脉冲流，其码型能力还能产生数据信号，而这一多功能性是数字器件测试应用的关键，因此，脉冲码型发生器广泛地应用于雷达、卫星导航、电子对抗、电子通信和航空航天等测试领域。而脉冲码型发生器的结构通常包括时钟产生部分，内存和逻辑部分，信号形状控制部分。而为了适应更高的测试要求，就要提高脉冲码型发生器的性能，则必须对脉冲码型发生器中各个结构部分进行优化。
发明内容
本发明的目的在于：提供一种用于脉冲码型发生器的定时电路，能够提高脉冲码型发生器的性能。
为了实现上述发明目的，本发明提供了以下技术方案：
一种用于脉冲码型发生器的定时电路，其包括输入限幅电路、脉宽控制电路、锁相频率合成电路、FPGA和输出处理电路；其中，
所述输入限幅电路通过调整输入阻抗而对外部输入信号进行限幅，所述脉宽控制电路通过控制比较电压而调节外部输入信号的脉冲宽度；所述锁相频率合成电路根据外部输入信号的触发而产生时钟信号，所述FPGA对时钟信号进行计数，并产生相应的输出信号，并通过所述输出处理电路进行电平转换后输出。
根据一种具体的实施方式，本发明用于脉冲码型发生器的定时电路中，所述锁相频率合成电路包括锁相环电路和可变频率振荡器；其中，
所述锁相环电路包括鉴相器、第一延迟芯片、运算放大器和可变电容，并且，所述第一延迟芯片通过外部输入信号的触发产生振荡信号，所述振荡信号输入至所述鉴相器，所述鉴相器的鉴相输出通过所述运算放大器后得到一个直流电压，通过所述直流电压控制可变电容而形成锁相回路；
所述可变频率振荡器包括与非门和第二延迟芯片，外部输入信号通过所述与非门后触发所述第二延时芯片而产生振荡信号；
所述锁相环电路/所述可变频率振荡器产生的振荡信号作为所述时钟信号输出给所述FPGA。
根据一种具体的实施方式，本发明用于脉冲码型发生器的定时电路中，所述输入限幅电路通过继电器的状态来切换不同的输入电阻。
根据一种具体的实施方式，本发明用于脉冲码型发生器的定时电路中，所述输出处理电路为差分放大电路。
与现有技术相比，本发明的有益效果：
本发明的用于脉冲码型发生器的定时电路包括输入限幅电路、脉宽控制电路、锁相频率合成电路、FPGA和输出处理电路；其中，输入限幅电路通过调整输入阻抗而对外部输入信号进行限幅，脉宽控制电路通过控制比较电压而调节外部输入信号的脉冲宽度；锁相频率合成电路根据外部输入信号的触发而产生时钟信号，FPGA对时钟信号进行计数，并产生相应的输出信号，并通过输出处理电路进行电平转换后输出。因此，本发明的定时电路应用于脉冲码型发生器时，能够提高脉冲码型发生器的性能。
附图说明：
图1为本发明的结构示意图；
图2为本发明中输入限幅电路的电路图；
图3和图4为本发明中脉宽控制电路的电路图；
图5为本发明中锁相环电路的鉴相器的电路图
图6为本发明中锁相环电路的第一延迟芯片的电路图
图7为本发明中可变频率振荡器的电路图。
具体实施方式
下面结合试验例及具体实施方式对本发明作进一步的详细描述。但不应将此理解为本发明上述主题的范围仅限于以下的实施例，凡基于本发明内容所实现的技术均属于本发明的范围。
如图1所示的本发明的结构示意图；其中，本发明的用于脉冲码型发生器的定时电路包括输入限幅电路、脉宽控制电路、锁相频率合成电路、FPGA和输出处理电路。
其中，输入限幅电路通过调整输入阻抗而对外部输入信号进行限幅，脉宽控制电路通过控制比较电压而调节外部输入信号的脉冲宽度；锁相频率合成电路根据外部输入信号的触发而产生时钟信号，FPGA对时钟信号进行计数，并产生相应的输出信号，并通过输出处理电路进行电平转换后输出。
具体的，所述锁相频率合成电路包括锁相环电路和可变频率振荡器。其中，所述锁相环电路包括鉴相器、第一延迟芯片、运算放大器和可变电容，并且，所述第一延迟芯片通过外部输入信号的触发产生振荡信号，所述振荡信号输入至所述鉴相器，所述鉴相器的鉴相输出通过所述运算放大器后得到一个直流电压，通过所述直流电压控制可变电容而形成锁相回路。
所述可变频率振荡器包括与非门和第二延迟芯片，外部输入信号通过所述与非门后触发所述第二延时芯片而产生振荡信号。而且，所述锁相环电路/所述可变频率振荡器产生的振荡信号作为所述时钟信号输出给所述FPGA。
在实施时，本发明用于脉冲码型发生器的定时电路中，所述输入限幅电路通过继电器的状态来切换不同的输入电阻。所述输出处理电路为差分放大电路。
结合图2所示的本发明输入限幅电路的电路图。在输入限幅电路中，Ext-in外部输入/Ext-clk外部参考时钟输入可选择输入阻抗为50欧姆或10K欧姆，而输入阻抗是通过控制V2或V6的基极电压，使V2或V6导通/截止，而控制继电器来切换阻抗是50欧姆还是10K欧姆，然后再进行限幅处理，经过电阻网络后与D2控制的电压相加，再与零电平进行比较，而且可通过D/A转换芯片来设置外部信号的转换阈值。
结合图3和图4分别所示的本发明脉宽控制电路的电路图；其中，在脉宽控制电路中，通过数模转换器D2的控制来校准脉宽的宽度。经选择后的信号出来作为时钟触发D18的3脚，使输出7脚为高电平，再输入到D20的输出引脚2平时为高电平，在信号输入后通过RC电路(R96、C90)开始放电并输入到比较器D4的9脚与10脚的电压相比较，D/A转换芯片通过电路控制比较器D4的10脚的比较电压，当9脚电压比10脚低时，比较器D4的15脚输出一个高电平来复位D18，这样便产生了一个宽度可控的触发脉冲。
结合图6和图7所示的电路图；在锁相频率合成电路中，锁相环电路通过第一延迟芯片D25产生的振荡信号，送入鉴相器D24的4、5脚，鉴相器D24鉴相后通过运算放大器N7后产生一个直流电压去控制可变电容V23，从而形成一个锁相环PLL。可变频率振荡器由与非门D26和第二延迟芯片D28构成，锁相环电路和可变频率振荡器都可以作为FPGA时钟，其中可变频率振荡器是可触发压控振荡其，可由外部输入触发(EXT-IN)或内部触发源触发，内部触发源作为内部触发模式的内部触发源，经过FPGA分频后再去触发可变频率振荡器。
本发明采用的FPGA能够实现脉冲的产生、延时计数、脉宽计数、双脉宽的计数、Pattern的产生以及Trigout信号和Strobeout信号的产生。而FPGA输出的某些信号也需要进行电平转换，因此，将FPGA与输出处理电路连接，而得到需要的输出。
Claims (4)
1.一种用于脉冲码型发生器的定时电路，其特征在于，包括输入限幅电路、脉宽控制电路、锁相频率合成电路、FPGA和输出处理电路；其中，
所述输入限幅电路通过调整输入阻抗而对外部输入信号进行限幅，所述脉宽控制电路通过控制比较电压而调节外部输入信号的脉冲宽度；所述锁相频率合成电路根据外部输入信号的触发而产生时钟信号，所述FPGA对时钟信号进行计数，并产生相应的输出信号，并通过所述输出处理电路进行电平转换后输出。
2.如权利要求1所述的用于脉冲码型发生器的定时电路，其特征在于，所述锁相频率合成电路包括锁相环电路和可变频率振荡器；其中，
所述锁相环电路包括鉴相器、第一延迟芯片、运算放大器和可变电容，并且，所述第一延迟芯片通过外部输入信号的触发产生振荡信号，所述振荡信号输入至所述鉴相器，所述鉴相器的鉴相输出通过所述运算放大器后得到一个直流电压，通过所述直流电压控制可变电容而形成锁相回路；所述可变频率振荡器通过外部输入信号触发而产生振荡信号；所述锁相环电路/所述可变频率振荡器产生的振荡信号作为所述时钟信号输出给所述FPGA。
3.如权利要求1所述的用于脉冲码型发生器的定时电路，其特征在于，所述输入限幅电路通过继电器的状态来切换不同的输入电阻。
4.如权利要求1所述的用于脉冲码型发生器的定时电路，其特征在于，所述输出处理电路为差分放大电路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711296904.3A CN107835013A (zh) | 2017-12-08 | 2017-12-08 | 一种用于脉冲码型发生器的定时电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711296904.3A CN107835013A (zh) | 2017-12-08 | 2017-12-08 | 一种用于脉冲码型发生器的定时电路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN107835013A true CN107835013A (zh) | 2018-03-23 |
Family
ID=61642254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201711296904.3A Pending CN107835013A (zh) | 2017-12-08 | 2017-12-08 | 一种用于脉冲码型发生器的定时电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107835013A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114430262A (zh) * | 2022-01-14 | 2022-05-03 | 中星联华科技（北京）有限公司 | 适用于码型发生器的相位调节装置、系统及方法 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000147074A (ja) * | 1998-11-13 | 2000-05-26 | Advantest Corp | Ｉｃ試験装置のクロックパルス遅延発生方法およびこの方法を実施する回路 |
| US6906571B1 (en) * | 2003-07-11 | 2005-06-14 | Xilinx, Inc. | Counter-based phased clock generator circuits and methods |
| US20050275471A1 (en) * | 2004-06-09 | 2005-12-15 | Fujitsu Limited | Clock generator and its control method |
| CN101742078A (zh) * | 2008-01-31 | 2010-06-16 | 华为技术有限公司 | 一种同步时钟提取装置和方法 |
| CN204405834U (zh) * | 2015-03-10 | 2015-06-17 | 中国人民解放军海军航空工程学院 | 一种脉冲体制无线电高度表任意高度模拟装置 |
| CN105759680A (zh) * | 2016-01-27 | 2016-07-13 | 云南电网有限责任公司电力科学研究院 | 全固态纳秒级脉冲发生器控制方法及系统 |
| CN106998204A (zh) * | 2015-11-26 | 2017-08-01 | 映美吉尼克斯有限公司 | 振荡电路、pll电路及信号处理装置 |
| CN207475532U (zh) * | 2017-12-08 | 2018-06-08 | 成都前锋电子仪器有限责任公司 | 一种用于脉冲码型发生器的定时电路 |
-
2017
- 2017-12-08 CN CN201711296904.3A patent/CN107835013A/zh active Pending
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000147074A (ja) * | 1998-11-13 | 2000-05-26 | Advantest Corp | Ｉｃ試験装置のクロックパルス遅延発生方法およびこの方法を実施する回路 |
| US6906571B1 (en) * | 2003-07-11 | 2005-06-14 | Xilinx, Inc. | Counter-based phased clock generator circuits and methods |
| US20050275471A1 (en) * | 2004-06-09 | 2005-12-15 | Fujitsu Limited | Clock generator and its control method |
| CN101742078A (zh) * | 2008-01-31 | 2010-06-16 | 华为技术有限公司 | 一种同步时钟提取装置和方法 |
| CN204405834U (zh) * | 2015-03-10 | 2015-06-17 | 中国人民解放军海军航空工程学院 | 一种脉冲体制无线电高度表任意高度模拟装置 |
| CN106998204A (zh) * | 2015-11-26 | 2017-08-01 | 映美吉尼克斯有限公司 | 振荡电路、pll电路及信号处理装置 |
| CN105759680A (zh) * | 2016-01-27 | 2016-07-13 | 云南电网有限责任公司电力科学研究院 | 全固态纳秒级脉冲发生器控制方法及系统 |
| CN207475532U (zh) * | 2017-12-08 | 2018-06-08 | 成都前锋电子仪器有限责任公司 | 一种用于脉冲码型发生器的定时电路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114430262A (zh) * | 2022-01-14 | 2022-05-03 | 中星联华科技（北京）有限公司 | 适用于码型发生器的相位调节装置、系统及方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11245402B2 (en) | Matrix phase interpolator for phase locked loop | |
| CN110945830B (zh) | 多模式数据驱动型时钟恢复电路 | |
| CN103684436B (zh) | 锁相环电路和使用锁相环来生成时钟信号的方法 | |
| KR101972661B1 (ko) | 클럭 주파수 체배기를 위한 방법 및 장치 | |
| US9300461B2 (en) | Reception circuit | |
| CN105634481B (zh) | 一种应用于分数分频锁相环的低杂散线性化电路结构 | |
| CN110798212B (zh) | 一种时域交织波形合成时序失配校准装置及方法 | |
| CN105634443B (zh) | 时钟产生装置与其小数分频器 | |
| CN110518906A (zh) | 信号生成电路及其方法、数字时间转换电路及其方法 | |
| CN107565956A (zh) | 应用于双环路时钟数据恢复电路中的vco频带切换电路及其环路切换方法 | |
| CN105959001B (zh) | 变频域全数字锁相环及锁相控制方法 | |
| CN107835013A (zh) | 一种用于脉冲码型发生器的定时电路 | |
| CN207475532U (zh) | 一种用于脉冲码型发生器的定时电路 | |
| CN103888131A (zh) | 一种用于锁相环电路的锁定检测电路 | |
| Yu et al. | Fast-locking all-digital phase-locked loop with digitally controlled oscillator tuning word estimating and presetting | |
| CN102055443B (zh) | 一种占空比检测电路 | |
| CN110518907A (zh) | 信号生成电路及其方法、数字时间转换电路及其方法 | |
| US7570121B2 (en) | Frequency jittering control circuit and method for using the same | |
| CN102811052A (zh) | 一种锁相环电路 | |
| CN107659307A (zh) | 一种用于频率综合器的电流源交替互换的电荷泵电路 | |
| CN207368988U (zh) | 一种可变增益控制电路 | |
| Wang et al. | A 10.8-to-37.4 Gb/s Reference-Less FD-Less Single-Loop Quarter-Rate Bang-Bang Clock and Data Recovery Employing Deliberate-Current-Mismatch Wide-Frequency-Acquisition Technique | |
| CN107800394A (zh) | 一种可变增益控制电路 | |
| CN108988854A (zh) | 锁相环电路 | |
| Chore et al. | Low Power Fractional–N PLL Frequency synthesizer using 45NM VLSI technology |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |