JP2016514372A5 - - Google Patents

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Claims (13)

  1. デバイスを分析する方法であって、
    基板の堆積面上に活性層を形成する工程と、
    活性層の上に誘電体層を形成する工程と、
    少なくとも誘電体層をエッチングして、誘電体層の少なくとも40%を除去してエッチングされた誘電体層を生成する工程であって、エッチャントは、誘電体層よりも速く活性層をエッチングする工程と、
    活性層を用いてエッチングされた誘電体層のピンホール密度を光学的に測定する工程を含む方法。
  2. デバイスを分析する方法であって、
    基板の堆積面上に活性層を形成する工程であって、活性層はIGZOを含む工程と、
    活性層の上に誘電体層を形成する工程と、
    少なくとも誘電体層をエッチングして、誘電体層の少なくとも40%を除去してエッチングされた誘電体層を生成する工程と、
    活性層を用いてエッチングされた誘電体層のピンホール密度を光学的に測定する工程を含む方法。
  3. ピンホールを検出する方法であって、
    処理チャンバ内に基板を位置決めする工程であって、基板は、
    活性層と、
    厚さを有する誘電体層を含む工程と、
    ハロゲン含有エッチャントを誘電体層へ送り、誘電体層の厚さを活性層の厚さとほぼ等しくなるようにエッチングする工程であって、活性層の一部が、ハロゲン含有エッチャントによって露出される工程と、
    活性層の露出された部分をエッチングして、1以上のボイド領域を生成する工程と、
    活性層内にボイド領域が無いか基板を検査する工程であって、ボイド領域の各々は、誘電体層内のピンホールに対応する工程を連続して含む方法。
  4. 形成時の誘電体層は、活性層の約2倍の厚さを有する、請求項記載の方法。
  5. ハロゲン含有エッチャントは、フッ化水素酸である、請求項3記載の方法。
  6. エッチャントは、誘電体層よりも速く活性層をエッチングする、請求項記載の方法。
  7. 検査は、光学的測定である、請求項記載の方法。
  8. 誘電体層は、SiO、Al、窒化ケイ素、酸化ハフニウム(HfO)、酸化チタン(TiO)、酸化タンタル(TaO)、酸化ジルコニウム(ZrO)、又はそれらの組み合わせを含む、請求項記載の方法。
  9. 活性層は、IGZOを含む、請求項記載の方法。
  10. デバイスを分析する方法であって、
    処理チャンバ内に堆積面を有する基板を位置決めする工程と、
    堆積面上にIGZO活性層を形成する工程であって、IGZO層は、第1の厚さまで堆積される工程と、
    IGZO活性層の上に酸化ケイ素層を第2の厚さまで形成する工程と、
    HFを含むエッチャントを酸化ケイ素層へ送る工程であって、エッチャントは、酸化ケイ素層の第2の厚さの約50%を除去し、IGZO活性層の一部が、エッチャントに曝露される工程と、
    IGZO活性層の曝露された部分をエッチングして、1以上のボイド領域を生成する工程と、
    IGZO活性層内でエッチャントによって形成されたボイド領域が無いか基板を検査する工程であって、ボイド領域の各々は、酸化ケイ素層内のピンホールに対応する工程を含む方法。
  11. 第1の厚さは、約500Å〜2000Åの厚さである、請求項10記載の方法。
  12. 形成時の酸化ケイ素層は、1000Å〜4000Åの厚さである、請求項10記載の方法。
  13. ボイド領域は、光学顕微鏡を用いて見ることができる、請求項10記載の方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7052367B2 (ja) * 2018-01-18 2022-04-12 株式会社デンソー 半導体装置の製造方法
CN111599707A (zh) * 2020-05-27 2020-08-28 广州粤芯半导体技术有限公司 钝化层微裂纹的检测方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6057225B2 (ja) * 1980-04-26 1985-12-13 三菱電機株式会社 半導体装置の試験方法
JPS60140729A (ja) * 1983-12-28 1985-07-25 Oki Electric Ind Co Ltd 半導体素子膜の欠陥検査方法
JPH0810195B2 (ja) * 1986-11-04 1996-01-31 松下電子工業株式会社 ピンホールの検査方法
JP2807679B2 (ja) * 1988-07-08 1998-10-08 住友シチックス株式会社 シリコン基板の絶縁膜欠陥検出方法
JPH05226367A (ja) * 1992-02-14 1993-09-03 Fuji Xerox Co Ltd 半導体素子の製造方法
JPH0677484A (ja) * 1992-08-27 1994-03-18 Sharp Corp 薄膜トランジスタ及びその製造方法
EP0608628A3 (en) * 1992-12-25 1995-01-18 Kawasaki Steel Co Method for manufacturing a semiconductor device having a multi-layer interconnection structure.
JPH07283282A (ja) * 1994-04-08 1995-10-27 Sony Corp 絶縁膜の欠陥検出方法
JPH0831898A (ja) * 1994-07-18 1996-02-02 Hitachi Ltd 半導体ウエハの酸化膜評価方法
JPH1022283A (ja) * 1996-07-05 1998-01-23 Nippon Steel Corp 半導体装置の製造方法
JP3685678B2 (ja) * 2000-03-21 2005-08-24 沖電気工業株式会社 半導体ウエハの評価方法
US6440870B1 (en) * 2000-07-12 2002-08-27 Applied Materials, Inc. Method of etching tungsten or tungsten nitride electrode gates in semiconductor structures
JP2004221379A (ja) * 2003-01-16 2004-08-05 Matsushita Electric Ind Co Ltd 絶縁膜の評価方法
US7524744B2 (en) * 2003-02-19 2009-04-28 Shin-Etsu Handotai Co., Ltd. Method of producing SOI wafer and SOI wafer
US20050029226A1 (en) * 2003-08-07 2005-02-10 Advanced Power Technology, Inc. Plasma etching using dibromomethane addition
US6949481B1 (en) 2003-12-09 2005-09-27 Fasl, Llc Process for fabrication of spacer layer with reduced hydrogen content in semiconductor device
JP2005268507A (ja) * 2004-03-18 2005-09-29 Furukawa Electric Co Ltd:The 電界効果トランジスタ及びその製造方法
JP4785721B2 (ja) * 2006-12-05 2011-10-05 キヤノン株式会社 エッチング方法、パターン形成方法、薄膜トランジスタの製造方法及びエッチング液
JP5330739B2 (ja) * 2007-06-29 2013-10-30 ユー・ディー・シー アイルランド リミテッド 有機el表示装置およびその製造方法
US20090001360A1 (en) * 2007-06-29 2009-01-01 Masaya Nakayama Organic el display and method for producing the same
KR101412761B1 (ko) 2008-01-18 2014-07-02 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
US8258511B2 (en) * 2008-07-02 2012-09-04 Applied Materials, Inc. Thin film transistors using multiple active channel layers
CN102110625B (zh) * 2009-12-24 2012-07-25 中芯国际集成电路制造(上海)有限公司 一种针孔类生长缺陷的检测方法
CN103098185B (zh) 2010-08-20 2017-02-08 应用材料公司 形成无氢含硅介电薄膜的方法
JP6104817B2 (ja) 2010-12-30 2017-03-29 アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated マイクロ波プラズマを用いた薄膜堆積

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