JPH1022283A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH1022283A JPH1022283A JP19543996A JP19543996A JPH1022283A JP H1022283 A JPH1022283 A JP H1022283A JP 19543996 A JP19543996 A JP 19543996A JP 19543996 A JP19543996 A JP 19543996A JP H1022283 A JPH1022283 A JP H1022283A
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor device
- manufacturing
- pinhole
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Drying Of Semiconductors (AREA)
- Weting (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【課題】 ＢＰＳＧ成膜後のウエハ洗浄工程において、
ボイド部分へ侵入した洗浄液の残留を防止することがで
きる半導体装置の製造方法を提供する。 【解決手段】 配線層２が形成された半導体基板１上に
ＢＰＳＧ膜３を成膜する第１の工程と、前記第１の工程
後、前記半導体基板１を硫酸あるいは塩酸を含む洗浄液
を用いて洗浄する第２の工程と、ＨＦまたはアンモニア
加水液を用いてエッチングを行って前記ＢＰＳＧ膜３を
成膜する時に生じたピンホール４の径を拡げる第３の工
程とを備える。
ボイド部分へ侵入した洗浄液の残留を防止することがで
きる半導体装置の製造方法を提供する。 【解決手段】 配線層２が形成された半導体基板１上に
ＢＰＳＧ膜３を成膜する第１の工程と、前記第１の工程
後、前記半導体基板１を硫酸あるいは塩酸を含む洗浄液
を用いて洗浄する第２の工程と、ＨＦまたはアンモニア
加水液を用いてエッチングを行って前記ＢＰＳＧ膜３を
成膜する時に生じたピンホール４の径を拡げる第３の工
程とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に、層間絶縁膜の形成工程を含む半導体装
置の製造方法に関する。
法に関し、特に、層間絶縁膜の形成工程を含む半導体装
置の製造方法に関する。
【０００２】
【従来の技術】近年、半導体集積回路の高集積化ととも
に、表面層の平坦化が重要視されるようになってきてい
る。その中で、ポリシリコンや高融点金属等の高温熱処
理に耐えられる配線層の平坦化を行う際には、配線層上
層の層間絶縁膜層にＢＰＳＧ（Borophosphosilicate)膜
が用いられてきた。
に、表面層の平坦化が重要視されるようになってきてい
る。その中で、ポリシリコンや高融点金属等の高温熱処
理に耐えられる配線層の平坦化を行う際には、配線層上
層の層間絶縁膜層にＢＰＳＧ（Borophosphosilicate)膜
が用いられてきた。
【０００３】前記ＢＰＳＧ膜とは、Ｓｉ酸化膜中にボロ
ンとリンを導入してガラス転移温度を下げた絶縁膜であ
り、900 ℃前後の熱処理を行うことにより、リフローと
呼ばれる膜の流動現象が生じて表面が平坦化される。
ンとリンを導入してガラス転移温度を下げた絶縁膜であ
り、900 ℃前後の熱処理を行うことにより、リフローと
呼ばれる膜の流動現象が生じて表面が平坦化される。
【０００４】しかし、ＢＰＳＧ膜を成膜する時に搬送シ
ステム等からウエハに付着する有機・金属汚染物質が、
高集積化に伴って素子特性のばらつき要因となり、製品
歩留りの低下を招きやすい状況となりつつある。このた
め、成膜処理後のウエハを洗浄し、汚染物質を除去して
からリフロー処理を行う方法が広く採用されている。
ステム等からウエハに付着する有機・金属汚染物質が、
高集積化に伴って素子特性のばらつき要因となり、製品
歩留りの低下を招きやすい状況となりつつある。このた
め、成膜処理後のウエハを洗浄し、汚染物質を除去して
からリフロー処理を行う方法が広く採用されている。
【０００５】図２は、従来のＢＰＳＧ膜の成膜手順を表
す断面図である。図２（ａ）に示すように、従来のＢＰ
ＳＧ膜のリフロープロセスでは、半導体基板１上に形成
された配線層２上にＢＰＳＧ膜３を成膜後、硫酸と過酸
化水素の混合液や、塩酸と過酸化水素の混合液等のよう
な、汚染除去能力を持った洗浄液７を用いて半導体基板
１を洗浄する。
す断面図である。図２（ａ）に示すように、従来のＢＰ
ＳＧ膜のリフロープロセスでは、半導体基板１上に形成
された配線層２上にＢＰＳＧ膜３を成膜後、硫酸と過酸
化水素の混合液や、塩酸と過酸化水素の混合液等のよう
な、汚染除去能力を持った洗浄液７を用いて半導体基板
１を洗浄する。
【０００６】この際、ある特定の間隔５を持った配線層
２の間のボイド６には、洗浄液７がＢＰＳＧの配線層２
中のピンホール４を介して侵入する。この場合、配線間
隔がある特定の間隔５以下であれば、侵入経路が存在し
ないため洗浄液７はボイド６内には侵入しないので問題
は生じない。
２の間のボイド６には、洗浄液７がＢＰＳＧの配線層２
中のピンホール４を介して侵入する。この場合、配線間
隔がある特定の間隔５以下であれば、侵入経路が存在し
ないため洗浄液７はボイド６内には侵入しないので問題
は生じない。
【０００７】また、ある特定の間隔５以上であれば洗浄
液７が侵入しても、大きなピンホール９の存在により外
部との通気性が十分であるためその後の乾燥段階で除去
されるので、洗浄液７が前記ボイド６内に残留すること
はない。
液７が侵入しても、大きなピンホール９の存在により外
部との通気性が十分であるためその後の乾燥段階で除去
されるので、洗浄液７が前記ボイド６内に残留すること
はない。
【０００８】したがって、特定の間隔５をもった部分で
のみ、小さなピンホール４を通って侵入した洗浄液７が
十分な通気性を得られないため、その後の乾燥段階でも
十分に除去するのが難しくなり、その結果、前記ボイド
６内に洗浄液７が残留することになる。
のみ、小さなピンホール４を通って侵入した洗浄液７が
十分な通気性を得られないため、その後の乾燥段階でも
十分に除去するのが難しくなり、その結果、前記ボイド
６内に洗浄液７が残留することになる。
【０００９】前記特定の間隔５は、ＢＰＳＧ膜３の成膜
条件や膜厚、配線層２の膜厚、その下層の形状によって
変化することが判明しているが、特に、0.35μｍ以降の
デザインルールの場合に顕著に発生する。次に、図２
（ｂ）に示すように900 ℃前後のリフロー処理によって
ＢＰＳＧ膜３を流動させ、平坦化を行う。
条件や膜厚、配線層２の膜厚、その下層の形状によって
変化することが判明しているが、特に、0.35μｍ以降の
デザインルールの場合に顕著に発生する。次に、図２
（ｂ）に示すように900 ℃前後のリフロー処理によって
ＢＰＳＧ膜３を流動させ、平坦化を行う。
【００１０】
【発明が解決しようとする課題】前述のような従来のＢ
ＰＳＧプロセスを場合、成膜段階での段差被覆性が悪
く、狭い配線ピッチ間ではボイド６と呼ばれる空孔が発
生するが、図２（ｂ）におけるリフロー工程の際、前記
ボイド６内に残留した洗浄液７が気化し、さらに熱膨張
することにより、特定の間隔５部分を被覆していたＢＰ
ＳＧ膜３を破裂させる。
ＰＳＧプロセスを場合、成膜段階での段差被覆性が悪
く、狭い配線ピッチ間ではボイド６と呼ばれる空孔が発
生するが、図２（ｂ）におけるリフロー工程の際、前記
ボイド６内に残留した洗浄液７が気化し、さらに熱膨張
することにより、特定の間隔５部分を被覆していたＢＰ
ＳＧ膜３を破裂させる。
【００１１】この状態で以降の配線層を形成すれば、破
裂部分８上でフォトリソグラフィーの解像不良やエッチ
ングのエッチ残りが発生し易く、歩留り低下の大きな要
因となっていた。本発明は前述の問題点にかんがみ、ボ
イド内に侵入した洗浄液による破裂を防止する半導体装
置の製造方法を実現することを目的とする。
裂部分８上でフォトリソグラフィーの解像不良やエッチ
ングのエッチ残りが発生し易く、歩留り低下の大きな要
因となっていた。本発明は前述の問題点にかんがみ、ボ
イド内に侵入した洗浄液による破裂を防止する半導体装
置の製造方法を実現することを目的とする。
【００１２】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、配線が形成された半導体基板上にＢＰＳＧ膜
を成膜する第１の工程と、前記第１の工程後、前記半導
体基板を洗浄する第２の工程と、前記第２の工程後、前
記ＢＰＳＧ膜を成膜する時に生じたピンホールの径を拡
げる第３の工程とを備えることを特徴としている。
造方法は、配線が形成された半導体基板上にＢＰＳＧ膜
を成膜する第１の工程と、前記第１の工程後、前記半導
体基板を洗浄する第２の工程と、前記第２の工程後、前
記ＢＰＳＧ膜を成膜する時に生じたピンホールの径を拡
げる第３の工程とを備えることを特徴としている。
【００１３】また、本発明の他の特徴とするところは、
請求項１に記載の半導体装置の製造方法において、前記
第２の工程で、硫酸あるいは塩酸を含む洗浄液を用いて
前記半導体基板を洗浄することを特徴としている。
請求項１に記載の半導体装置の製造方法において、前記
第２の工程で、硫酸あるいは塩酸を含む洗浄液を用いて
前記半導体基板を洗浄することを特徴としている。
【００１４】また、本発明のその他の特徴とするところ
は、請求項１に記載の半導体装置の製造方法において、
前記第３の工程で、ＨＦまたはアンモニア過水液を用い
てエッチングすることにより前記ピンホールの径を拡げ
ることを特徴としている。
は、請求項１に記載の半導体装置の製造方法において、
前記第３の工程で、ＨＦまたはアンモニア過水液を用い
てエッチングすることにより前記ピンホールの径を拡げ
ることを特徴としている。
【００１５】また、本発明のその他の特徴とするところ
は、請求項１に記載の半導体装置の製造方法において、
前記第３の工程で、少なくともＣＦ4 を含むフロロカー
ボン系ガスによるエッチングを行い前記ピンホールの径
を拡げることを特徴としている。
は、請求項１に記載の半導体装置の製造方法において、
前記第３の工程で、少なくともＣＦ4 を含むフロロカー
ボン系ガスによるエッチングを行い前記ピンホールの径
を拡げることを特徴としている。
【００１６】また、本発明のその他の特徴とするところ
は、前記第３の工程後、前記ＢＰＳＧ膜をリフローする
第４の工程を更に備えることを特徴としている。
は、前記第３の工程後、前記ＢＰＳＧ膜をリフローする
第４の工程を更に備えることを特徴としている。
【００１７】
【作用】本発明は前記技術手段よりなるので、洗浄時に
洗浄液の侵入経路となるピンホールを拡げる工程が含ま
れることにより、ボイド内に一旦侵入した洗浄液が乾燥
段階で容易に揮発することになり、ボイド内に侵入した
洗浄液が乾燥後にボイド内に残留することがなくなる。
洗浄液の侵入経路となるピンホールを拡げる工程が含ま
れることにより、ボイド内に一旦侵入した洗浄液が乾燥
段階で容易に揮発することになり、ボイド内に侵入した
洗浄液が乾燥後にボイド内に残留することがなくなる。
【００１８】
【発明の実施の形態】以下に、図１を用いて本発明の一
実施の形態を説明する。図１は、本発明の実施の形態に
おける半導体装置の製造方法を表す製造工程順断面図で
ある。
実施の形態を説明する。図１は、本発明の実施の形態に
おける半導体装置の製造方法を表す製造工程順断面図で
ある。
【００１９】まず、図１（ａ）に示すように厚さ300 nm
の配線層２の形成された半導体基板１上にSiH4、 PH3、
B2H6、O2を原料ソースとした公知の常圧熱ＣＶＤによっ
て、少なくとも半導体基板１の表層のボロン濃度が2.0
〜3.0wt ％、リン濃度が5.5〜6 .5wt％程度となるよう
にガスの混合比を調整してＢＰＳＧ膜３を膜厚0.5 μm
を成膜する。
の配線層２の形成された半導体基板１上にSiH4、 PH3、
B2H6、O2を原料ソースとした公知の常圧熱ＣＶＤによっ
て、少なくとも半導体基板１の表層のボロン濃度が2.0
〜3.0wt ％、リン濃度が5.5〜6 .5wt％程度となるよう
にガスの混合比を調整してＢＰＳＧ膜３を膜厚0.5 μm
を成膜する。
【００２０】すると、約0.5 μm の配線間隔５１と0 .6
μm の配線間隔５２をもった配線層２間のそれぞれに、
ボイド６４、６９及びピンホール４、９が生じる。ピン
ホール４、９の径は、一般に配線間隔によるので、ピン
ホール４は比較的狭く、かたやピンホール９は比較的広
い。
μm の配線間隔５２をもった配線層２間のそれぞれに、
ボイド６４、６９及びピンホール４、９が生じる。ピン
ホール４、９の径は、一般に配線間隔によるので、ピン
ホール４は比較的狭く、かたやピンホール９は比較的広
い。
【００２１】なお、ＢＰＳＧ膜３は、公知の低圧熱ＣＶ
Ｄや、プラズマＣＶＤを用いて成膜してもよく、原料ソ
ースとしてはＴＥＯＳ、ＴＭＯＰ、ＴＭＢ等の有機系材
料を使用してもよく、酸化剤としてオゾンを用いてもよ
い。また、第１のＢＰＳＧ膜３からのＢ、Ｐの拡散を防
止するため、第１のＢＰＳＧ膜３の下層に膜厚0.1 μｍ
程度のシリコン酸化膜やシリコン窒化膜を成膜してもよ
い。さらに、ＢＰＳＧ膜３の濃度はリフロー性を向上さ
せるため、下層側の濃度を上げてもよい。
Ｄや、プラズマＣＶＤを用いて成膜してもよく、原料ソ
ースとしてはＴＥＯＳ、ＴＭＯＰ、ＴＭＢ等の有機系材
料を使用してもよく、酸化剤としてオゾンを用いてもよ
い。また、第１のＢＰＳＧ膜３からのＢ、Ｐの拡散を防
止するため、第１のＢＰＳＧ膜３の下層に膜厚0.1 μｍ
程度のシリコン酸化膜やシリコン窒化膜を成膜してもよ
い。さらに、ＢＰＳＧ膜３の濃度はリフロー性を向上さ
せるため、下層側の濃度を上げてもよい。
【００２２】次に、図１（ｂ）に示すように主にウエハ
裏面に付着した汚染物質を除去するため、硫酸や塩酸と
過酸化水素水とを混合した洗浄液７中で半導体基板１を
洗浄する。この際、ボイド６４、６９には、ピンホール
４、９を通して洗浄液７がそれぞれ侵入する。
裏面に付着した汚染物質を除去するため、硫酸や塩酸と
過酸化水素水とを混合した洗浄液７中で半導体基板１を
洗浄する。この際、ボイド６４、６９には、ピンホール
４、９を通して洗浄液７がそれぞれ侵入する。
【００２３】ここで、大きなピンホール９は外部との通
気性が確保されており、侵入した洗浄液７は容易に除去
されてボイド６９内に残留することはない。しかし、ボ
イド６４に侵入した洗浄液７は、ピンホール４の通気性
が十分ではなく、乾燥段階でも十分に除去されずに残留
する。なお、図中において、ピンホール４はわかりやす
くするために線で明示したが、実際には断面観察等場所
を特定するのは困難である。
気性が確保されており、侵入した洗浄液７は容易に除去
されてボイド６９内に残留することはない。しかし、ボ
イド６４に侵入した洗浄液７は、ピンホール４の通気性
が十分ではなく、乾燥段階でも十分に除去されずに残留
する。なお、図中において、ピンホール４はわかりやす
くするために線で明示したが、実際には断面観察等場所
を特定するのは困難である。
【００２４】次に、図１（ｃ）に示すように0.1 ％程度
のＨＦ中で１分間程度のエッチングを行う。この際、Ｂ
ＰＳＧ膜３はＨＦによってエッチングされるが、その崩
れ量が３０Å以上であればピンホール４中にＨＦが侵入
し、ピンホール４を拡げて通気性が改善され、ボイド６
４内に残留していた洗浄液７は乾燥段階で蒸発して除去
される。
のＨＦ中で１分間程度のエッチングを行う。この際、Ｂ
ＰＳＧ膜３はＨＦによってエッチングされるが、その崩
れ量が３０Å以上であればピンホール４中にＨＦが侵入
し、ピンホール４を拡げて通気性が改善され、ボイド６
４内に残留していた洗浄液７は乾燥段階で蒸発して除去
される。
【００２５】ここで、エッチング液にはアンモニア過水
や燐酸などを用いてもよく、緩衝剤として弗化アンモニ
ウム等を添加してもよい。但し、崩れ量を大きく取りす
ぎるとリフロー時の平坦性が劣化するため、崩れ量の上
限は500 Å程度までに留めた方がよく、またエッチング
時の面内均一性を維持するため、エッチング液はＢＰＳ
Ｇ膜３のエッチレートが毎分100 Å以下になるよう調整
した方がよい。また、エッチング液を使用する替わりに
等方エッチングが可能なフロロカーボン系ガス（ＣＦ4
等）を使ったケミカルドライエッチを行ってもよい。
や燐酸などを用いてもよく、緩衝剤として弗化アンモニ
ウム等を添加してもよい。但し、崩れ量を大きく取りす
ぎるとリフロー時の平坦性が劣化するため、崩れ量の上
限は500 Å程度までに留めた方がよく、またエッチング
時の面内均一性を維持するため、エッチング液はＢＰＳ
Ｇ膜３のエッチレートが毎分100 Å以下になるよう調整
した方がよい。また、エッチング液を使用する替わりに
等方エッチングが可能なフロロカーボン系ガス（ＣＦ4
等）を使ったケミカルドライエッチを行ってもよい。
【００２６】次に、図１（ｄ）に示すように900 ℃程度
の窒素雰囲気中で３０分程度のリフロー処理を行い、Ｂ
ＰＳＧ膜３を流動させて平坦化を行う。この際、ボイド
６４内には洗浄液７の残留箇所がないため、ＢＰＳＧ膜
３は配線層２の間隔によらず安定したリフロー形状が得
られる。
の窒素雰囲気中で３０分程度のリフロー処理を行い、Ｂ
ＰＳＧ膜３を流動させて平坦化を行う。この際、ボイド
６４内には洗浄液７の残留箇所がないため、ＢＰＳＧ膜
３は配線層２の間隔によらず安定したリフロー形状が得
られる。
【００２７】
【発明の効果】本発明は前述したように、ボイド内に侵
入した洗浄液を簡便に、かつ確実に除去することが可能
となり、ＢＰＳＧ膜の破裂による歩留りの低下を防止す
ることが可能となる。
入した洗浄液を簡便に、かつ確実に除去することが可能
となり、ＢＰＳＧ膜の破裂による歩留りの低下を防止す
ることが可能となる。
【図１】本発明の発明の実施の形態を断面構造で示した
工程順断面図である。
工程順断面図である。
【図２】従来技術を断面構造で示した工程順断面図であ
る。
る。
１ 半導体基板 ２ 配線層 ３ ＢＰＳＧ膜 ４ ピンホール ７ 洗浄液 ９ 大きなピンホール
Claims (5)
- 【請求項１】 配線が形成された半導体基板上にＢＰＳ
Ｇ膜を成膜する第１の工程と、 前記第１の工程後、前記半導体基板を洗浄する第２の工
程と、 前記第２の工程後、前記ＢＰＳＧ膜を成膜する時に生じ
たピンホールの径を拡げる第３の工程とを備えることを
特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１に記載の半導体装置の製造方法
において、 前記第２の工程で、硫酸あるいは塩酸を含む洗浄液を用
いて前記半導体基板を洗浄することを特徴とする半導体
装置の製造方法。 - 【請求項３】 請求項１に記載の半導体装置の製造方法
において、 前記第３の工程で、ＨＦまたはアンモニア過水液を用い
てエッチングすることにより前記ピンホールの径を拡げ
ることを特徴とする半導体装置の製造方法。 - 【請求項４】 請求項１に記載の半導体装置の製造方法
において、 前記第３の工程で、少なくともＣＦ4 を含むフロロカー
ボン系ガスによるエッチングを行い前記ピンホールの径
を拡げることを特徴とする半導体装置の製造方法。 - 【請求項５】 前記第３の工程後、前記ＢＰＳＧ膜をリ
フローする第４の工程を更に備えることを特徴とする請
求項１〜４の何れか１項に記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19543996A JPH1022283A (ja) | 1996-07-05 | 1996-07-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19543996A JPH1022283A (ja) | 1996-07-05 | 1996-07-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1022283A true JPH1022283A (ja) | 1998-01-23 |
Family
ID=16341086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19543996A Withdrawn JPH1022283A (ja) | 1996-07-05 | 1996-07-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1022283A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016514372A (ja) * | 2013-03-12 | 2016-05-19 | アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ | 金属酸化物半導体ｔｆｔ用誘電体膜のピンホール評価方法 |
-
1996
- 1996-07-05 JP JP19543996A patent/JPH1022283A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016514372A (ja) * | 2013-03-12 | 2016-05-19 | アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ | 金属酸化物半導体ｔｆｔ用誘電体膜のピンホール評価方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5300463A (en) | Method of selectively etching silicon dioxide dielectric layers on semiconductor wafers | |
| US8703005B2 (en) | Methods for removing dielectric materials | |
| US6465352B1 (en) | Method for removing dry-etching residue in a semiconductor device fabricating process | |
| CN102142393A (zh) | 互连结构的形成方法 | |
| JP2903884B2 (ja) | 半導体装置の製法 | |
| US20080132077A1 (en) | Method for manufacturing a fin field effect transistor | |
| KR100212689B1 (ko) | 접촉 플러그 형성방법 | |
| JPH1022283A (ja) | 半導体装置の製造方法 | |
| KR20060133606A (ko) | 콘택홀 세정방법 및 이를 이용한 반도체 소자의 제조방법 | |
| JP3004129B2 (ja) | 半導体装置の製造方法 | |
| JPH10256187A (ja) | 半導体装置及びその製造方法 | |
| US7199060B2 (en) | Method for patterning dielectric layers on semiconductor substrates | |
| JPH05206282A (ja) | 半導体装置の多層配線構造体の製造方法 | |
| KR0147650B1 (ko) | 반도체 장치의 층간절연막 형성방법 | |
| JPH11135490A (ja) | エッチング液及びそのエッチング液を用いた半導体装置の製造方法 | |
| JP2611744B2 (ja) | 半導体装置の製造方法 | |
| KR100239668B1 (ko) | 반도체 소자의 열배출용 다이아몬드 박막 제조 방법 | |
| JPH10116815A (ja) | 半導体装置にコンタクトホールを形成する方法 | |
| JP2002217176A (ja) | 半導体装置の製造方法 | |
| JPH11186264A (ja) | 半導体装置の製造方法 | |
| JPH05308056A (ja) | 半導体装置の製造方法 | |
| JPH08250492A (ja) | 半導体装置の製造方法 | |
| JPH11204527A (ja) | 半導体装置の製造方法 | |
| JPH02284423A (ja) | 半導体装置の製造方法 | |
| JP2002521819A (ja) | 未ドープ二酸化ケイ素に対して選択的に高密度プラズマエッチング器でドープ二酸化ケイ素をエッチングする方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031007 |