JP2015513804A - ガラスインターポーザ組込三次元集積回路及び作製方法 - Google Patents
ガラスインターポーザ組込三次元集積回路及び作製方法 Download PDFInfo
- Publication number
- JP2015513804A JP2015513804A JP2014561028A JP2014561028A JP2015513804A JP 2015513804 A JP2015513804 A JP 2015513804A JP 2014561028 A JP2014561028 A JP 2014561028A JP 2014561028 A JP2014561028 A JP 2014561028A JP 2015513804 A JP2015513804 A JP 2015513804A
- Authority
- JP
- Japan
- Prior art keywords
- glass
- glass interposer
- integrated circuit
- interposer
- dimensional integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000011521 glass Substances 0.000 title claims abstract description 201
- 238000000034 method Methods 0.000 title claims abstract description 47
- 238000004519 manufacturing process Methods 0.000 title claims description 26
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 36
- 239000010703 silicon Substances 0.000 claims abstract description 36
- 239000004020 conductor Substances 0.000 claims abstract description 15
- 229910052751 metal Inorganic materials 0.000 claims abstract description 10
- 239000002184 metal Substances 0.000 claims abstract description 10
- 230000003746 surface roughness Effects 0.000 claims description 8
- 230000000149 penetrating effect Effects 0.000 claims description 7
- 230000008569 process Effects 0.000 description 35
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 34
- 239000000203 mixture Substances 0.000 description 26
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 16
- 238000007499 fusion processing Methods 0.000 description 11
- 239000006060 molten glass Substances 0.000 description 11
- 239000010949 copper Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 7
- 229910052802 copper Inorganic materials 0.000 description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- 230000008901 benefit Effects 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 238000005352 clarification Methods 0.000 description 5
- 238000009713 electroplating Methods 0.000 description 5
- 238000005498 polishing Methods 0.000 description 5
- 229910021193 La 2 O 3 Inorganic materials 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 229910006404 SnO 2 Inorganic materials 0.000 description 4
- 239000000853 adhesive Substances 0.000 description 4
- 230000001070 adhesive effect Effects 0.000 description 4
- 238000012536 packaging technology Methods 0.000 description 4
- 238000003756 stirring Methods 0.000 description 4
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000002131 composite material Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 229910052709 silver Inorganic materials 0.000 description 3
- 239000004332 silver Substances 0.000 description 3
- 238000005476 soldering Methods 0.000 description 3
- 239000011135 tin Substances 0.000 description 3
- 229910052718 tin Inorganic materials 0.000 description 3
- 229910018068 Li 2 O Inorganic materials 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 239000005388 borosilicate glass Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000010292 electrical insulation Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 239000003607 modifier Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 238000009623 Bosch process Methods 0.000 description 1
- 229910005793 GeO 2 Inorganic materials 0.000 description 1
- 239000003513 alkali Substances 0.000 description 1
- 229910000272 alkali metal oxide Inorganic materials 0.000 description 1
- 239000005354 aluminosilicate glass Substances 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000010494 dissociation reaction Methods 0.000 description 1
- 230000005593 dissociations Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000003286 fusion draw glass process Methods 0.000 description 1
- 239000006066 glass batch Substances 0.000 description 1
- 238000007496 glass forming Methods 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000005342 ion exchange Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
- H01L23/15—Ceramic or glass substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
Description
・リソグラフィ工程304
・エッチング工程360
・ストリップ/クリーニング工程308
・誘電体ライニング工程310
・バリア及びシード工程312
・リソグラフィ工程314
・Cu電気メッキ及びソルダー工程316
・ストリップ工程318
・バリア及びシードウエットエッチング工程320
・裏面研削及び研磨工程322
・ダイフィルム貼付工程324
・バイア露光及びバイア誘電体開口工程326
・ダイシング(鋸引き)工程328
・ピックアンドプレイス及びダイ貼付工程330
・ワイアボンディング工程332
よって表される。
(a)第1の回路コンポーネント、
(b)1つ以上の第1の再配線層であって、その内の1つはそれから延びる複数の第1の導電ピラーを有する第1の再配線層、
(c)相互に実質的に平行な第1の表面及び第2の表面を含む構体であって、第1の表面から第2の表面まで構体を貫通する複数のバイアが形成されている構体を有するガラスインターポーザ、
(d)1つ以上の第2の再配線層であって、その内の1つはそれから延びる複数の第2の導電ピラーを有する第2の再配線層、
及び
(e)第2の回路コンポーネント、
を有し、
(f)1つ以上の第1の再配線層が第1の回路コンポーネントとガラスインターポーザの第1の表面の間に配置される、
(g)1つ以上の第2の再配線層が第2の回路コンポーネントとガラスインターポーザの第2の表面の間に配置さる、及び
(h)第1の導電ピラーのそれぞれ1つが対応する第2の導電ピラーの1つと接触し、第1の導電ピラーと第2の導電ピラーのそれぞれの対はガラスインターポーザに配置されたバイアの内の1つの中で相互に接触するように、ガラスインターポーザが第1の再配線層の内の1つと第2の再配線層の内の1つの間に配置される、
三次元集積回路を提供する。
(a)第1の回路コンポーネントを提供する工程、
(b)1つ以上の第1の再配線層であって、その内の1つはそれから延びる複数の第1の導電ピラーを有する第1の再配線層を提供する工程、
(c)相互に実質的に平行な第1の表面及び第2の表面を含む構体であって、第1の表面から第2の表面まで構体を貫通する複数のバイアが形成されている構体を有するガラスインターポーザを提供する工程、
(d)1つ以上の第2の再配線層であって、その内の1つはそれから延びる複数の第2の導電ピラーを有する第2の再配線層を提供する工程、
(e)第2の回路コンポーネントを提供する工程、
(f)1つ以上の第1の再配線層を第1の回路コンポーネントとガラスインターポーザの第1の表面の間に配置する工程、
(g)1つ以上の第2の再配線層を第2の回路コンポーネントとガラスインターポーザの第2の表面の間に配置する工程、及び
(h)第1の導電ピラーのそれぞれ1つが対応する第2の導電ピラーの1つと接触し、第1の導電ピラーと第2の導電ピラーのそれぞれの対はガラスインターポーザに配置されたバイアの内の1つの中で相互に接触するように、ガラスインターポーザを第1の再配線層の内の1つと第2の再配線層の内の1つの間に配置する工程、
を含む。
(a)第1の回路コンポーネント、
(b)1つ以上の第1の再配線層、
(c)相互に実質的に平行な第1の表面及び第2の表面を含む構体であって、第1の表面から第2の表面まで構体を貫通する複数のバイアを有し、約3.2ppm/℃のシリコンの熱膨張係数(CTE)とは異なるCTEを有する構体を有するガラスインターポーザ、
(d)1つ以上の第2の再配線層、
及び
(e)第2の回路コンポーネント、
を有し、
(f)1つ以上の第1の再配線層がガラスインターポーザと第1の回路コンポーネントの間に配置される、
(g)1つ以上の第2の再配線層がガラスインターポーザと第2の回路コンポーネントの間に配置さる、及び
(h)ガラスインターポーザが第1の再配線層の内の1つと第2の再配線層の内の1つの間に配置される、
三次元集積回路を提供する。
ガラスインポーザ406は、所望のガラスインポーザ406の形状に切り分けることができるガラスシートを作製するために、フュージョンプロセスを用いるガラス製造システムによって作製することができる。ガラスインポーザ406は、(例えば)300mm径の円のような、所望のいかなる形状も有することができる。フュージョンプロセスを用いるガラス製造システムの利点は、得られるガラスインターポーザ406を、第1の表面416または第2の表面418を研磨または別途の仕上げを施す必要なしに、25μmから200μmのオーダーで一様な厚さを有するように作製できることである。加えて、無研磨ガラスインターポーザ406は、1.0μm未満の総厚変動(TTV)、30μm未満の反り及び約0.35nmRaの範囲内で測定される表面粗さ(総厚変動及び反りに関する議論については図10〜11を見よ)のような、極めて高品質の表面特徴を有することができる。ガラスインターポーザ406を製造することができるフュージョンプロセスを用いるガラス製造システムの一例は、図8〜9に関して以下で詳細に論じられる。あるいは、ガラスインターポーザ406は、いずれかのガラス製造システムで製造し、次いで、所望の25μmから200μmのオーダーの一様な厚さ、所望の1.0μm未満の総厚変動、所望の30μm未満の反り及び所望の約1.0nmの範囲で測定される表面粗さを有するように研磨またはエッチングすることができる。実際上、ガラスインターポーザ406はおそらく25μm未満の厚さを有するように作製または研磨することができるであろう。
ガラスインターポーザ406は、三次元集積回路(3D−IC)400の第1の再配線層404c及び第2の再配線層408cのような隣接材料と整合するかまたはかなり密に整合することができるようにガラスインターポーザの熱膨張係数(CTE)を選択する能力が得られる、広い範囲の組成内のいずれの組成も有することができる。例えば、ガラスインターポーザ406は、シリコンのCTEと同等の約3.0ppm/℃〜3.5ppm/℃の範囲にあるCTEを有するような組成を有することができる。約3.0ppm/℃〜3.5ppm/℃の範囲にあるCTEを有するガラスインターポーザ406が得られる組成の一例は、酸化物基準のモル%で、64.0〜71.01%のSiO2,9.0〜12.0%のAl2O3,7.0〜12.0%のB2O3,1.0〜3.0%のMgO,6.0〜11.5%のCaO,0〜2.0%のSrO及び0〜1.0%のBaOであり、(a)1.00≦Σ[RO]/[Al2O3]≦1.25、ここで[Al2O3]はAl2O3のモル%、Σ[RO]はMgO,CaO,SrO及びBaOのモル%の和、であって、(b)ガラスは以下の組成上の特徴、(i)酸化物基準で、ガラスは多くとも0.05モル%のSb2O3を含む、及び(ii)酸化物基準で、ガラスは少なくとも0.01モル%のSnO2を含む、の少なくとも一方を有する。あるいは、ガラスインターポーザ406は約6.0ppm/℃〜12.0ppm/℃の範囲にあるCTEを有するような組成を有することができる。約6.0ppm/℃の範囲にあるCTEを有するガラスインターポーザ406が得られる、一例の公称組成は、69.2モル%のSiO2,8.5モル%のAl2O3,13.9モル%のNa2O,1.2モル%のK2O,6.5モル%のMgO,0.5モル%のCaO及び0.2モル%のSnO2である。また、約10.0ppm/℃の範囲にあるCTEを有するガラスインターポーザ406が得られる、一例の公称組成は、酸化物基準のモル%で、64.0〜72.0%のSiO2,9.0〜16.0%のAl2O3,1.0〜5.0%のB2O3,1.0〜7.5%のMgO+La2O3,2.0〜7.5%のCaO,0.0〜4.5%のSrO,1.0〜7.0%のBaOを含み、Σ(MgO+CaO+SrO+BaO+3La2O3)/(Al2O3)≧1.15である、無アルカリガラス組成である。ここで、Al2O3,MgO,CaO,SrO,BaO及びLa2O3はそれぞれの酸化物成分のモル%を表す。実際上、ガラスインターポーザ406は約3.0ppm/℃〜12.0ppm/℃の範囲にある所望のいかなるCTEも有することができる。
ガラスインターポーザ406には、第1の表面416から第2の表面418までガラスインターポーザ406を貫通する複数のバイア(例えば)420a,420b,..., 420pが形成される。例えば、構体414に形成されるバイア420a,420b,..., 420pは約5μmから約100μmの範囲にある直径及び約10μmから200μmのダイパターン当たり最小ピッチを有することができる。図5A〜5Cはそれぞれ、一連の40μm径のバイア502が200μmのピッチで形成されている、表1〜2に関して以下で論じられる組成をもつ、100μm厚ガラスシート500の上面図、一部のバイアの上面図及び部分側断面図を示す写真である。ピッチはバイア502間の距離であり、x成分及びy成分を有することができる。ガラスインターポーザ406にバイア(例えば)420a,420b,..., 420pを形成するために用いることができるプロセスの例は、2010年11月30日に出願された米国仮特許出願第61/418152号の優先権を主張している、2012年11月30日に出願された、名称を「ガラスに孔の高密度アレイを形成する方法(Methods of Forming High-Density Arrays of Holes in Glass)」とする、共通に譲渡された、国際特許出願第US11/62520号の国際公開パンフレットに論じられている(これらの特許文献の内容は本明細書に参照として含められる)。このプロセス例は、以下の工程(a)前面を有するガラス片を提供する工程、(b)ガラス片の前面を紫外(UV)レーザビームで照射する工程を含み、ビームはガラス片の前面の±100μm以内にレンズによって集束され、レンズはガラス片の前面からガラス片内に延びる開孔を形成するように、0.1から1.5の範囲の開口数を有し、孔は5〜100μmの範囲の直径及び少なくとも20:1のアスペクト比を有する。
1.ガラスインターポーザ406の組成は、第1の回路コンポーネント402,第1の再配線層404a,404b及び(第1の導電ピラー410a,410b,..., 410pを含む)404c,第2の再配線層408a,4048及び(第2の導電ピラー412a,412b,..., 412pを含む)408c,及び第2の回路コンポーネント409の複合構造に整合するCTEを有するように選ぶことができる。これは熱過渡及び通常のサイクル中の信頼性を大きく向上させる;
2.いかなる研磨工程または仕上げ工程も必要とせずにガラスインターポーザ406を作製するためにフュージョンプロセスを用いる(図8〜9も見よ)ことの高い費用効果。例えば、これによって図3の工程322のコストが削減される;
3.ガラスインターポーザ406は極めて良好な絶縁体であり、シリコンインターポーザよりかなりよい絶縁体である。加えて、三次元集積回路400のアーキテクチャはシリコンインターポーザでは、シリコンインターポーザは半導体であるため、導電ピラー410a,410b,..., 410p及び412a,412b,..., 412pはシリコンインターポーザのバイアの側面に触れることはできないから、不可能であろう。例えば、これにより図3の工程310のコストが削減される;
4.ガラスインターポーザ406は、電気メッキ金属を有しておらず、銅、スズ、ニッケル、金または銀のような導電材料で充填されていない、バイア420a,420b,..., 420pを有する。したがって、高コストの金属電気メッキ及びソルダー工程316(図3を見よ)を実施する必要がない;
5.シリコンインターポーザを用いている従来の三次元集積回路の致命的な故障機構は、CTEが異なり、銅が周囲の材料より高率で膨張すると、シリコンインターポーザが外向きに「ピストン運動」してバンプ及び再配線層に押し寄せることである。しかし、整合するCTEを有する三次元集積回路400のアーキテクチャによれば、ガラスインターポーザ406が膨張して、軸方向応力を緩和し、よってこの故障モードを完全に排除する、径方向自由度がある;
6.三次元集積回路400の作製にともなう低減されたコスト。これらの低減されたコストのいくつかは以下の通りである:
A.フュージョンプロセスを用いて、50μm〜200μmの最終所要厚を有するようにシリコンインターポーザを作製するコストよりもおそらく2桁は低費用のガラスインターポーザ406を製造することができる;
B.ガラスインターポーザ406は、シリコンインターポーザの作製に必要な、リソグラフィ工程304,エッチング工程306,誘電体ライニング工程310,バリア及びシード工程312並びに電気メッキ及びソルダー工程316(図3を見よ)を実施する必要なく、製造することができる;
C.ガラスインターポーザ406ではバイア420a,420b,..., 420pを導電材料で充填する必要がないことは、ガラスを貫通する孔に要求される品質をかなり低め得ることを意味する。これは、導電材料で充填されるバイアを用いるシリコンインターポーザの作製に比較すると、バイア420a,420b,..., 420pの形状がそれほどクリティカルではなく、壁面粗さは重要ではなく、高精度に形成されたバイアの正確な反復はもはや必要ではないことを意味する。さらに、導電材料で充填されるバイアを用いるシリコンインターポーザの作製に比較すると、ガラスインターポーザ406の製造速度を高めることができ、複数のバイアを同時に形成するために比較的安価なレーザ及び光学系を用いることができる。
ガラスインターポーザ606は、所望のガラスインポーザ606の形状に切り分けることができるガラスシートを作製するために、フュージョンプロセスを用いるガラス製造システムによって作製することができる。ガラスインポーザ606は、(例えば)300mm径の円のような、所望のいかなる形状も有することができる。フュージョンプロセスを用いるガラス製造システムの利点は、得られるガラスインターポーザ606を、第1の表面616または第2の表面618を研磨または別途の仕上げを施す必要なしに、25μmから200μmのオーダーで一様な厚さを有するように作製できることである。加えて、無研磨ガラスインターポーザ606は、1.0μm未満の総厚変動、30μm未満の反り及び約0.35nmRaの範囲内で測定される表面粗さ(総厚変動及び反りに関する議論については図10〜11を見よ)のような、極めて高品質の表面特徴を有することができる。ガラスインターポーザ606を製造することができるフュージョンプロセスを用いるガラス製造システムの一例は、図8〜9に関して以下で詳細に論じられる。あるいは、ガラスインターポーザ606は、いずれかのガラス製造システムで製造し、次いで、所望の25μmから200μmのオーダーの一様な厚さ、所望の1.0μm未満の総厚変動、所望の30μm未満の反り及び所望の約1.0nmの範囲で測定される表面粗さを有するように研磨またはエッチングすることができる。実際上、ガラスインターポーザ606はおそらく25μm未満の厚さを有するように作製または研磨することができるであろう。
ガラスインターポーザ606は、三次元集積回路(3D−IC)600の第1の再配線層604c及び第2の再配線層608cのような隣接材料と整合するかまたはかなり密に整合することができるように熱膨張係数(CTE)を調節できる能力が得られる、広い範囲の組成内のいずれの組成も有することができる。これは、シリコンインターポーザを組み込んでいる従来の三次元集積回路にともなう問題を論じた後に明らかになるであろうように、望ましい特徴である。
(a)x軸は距離(mm)である;
(b)y軸は撓み(μm)である;
(c)線704は室温25℃を表す;
(d)線706は200℃を表す;及び
(e)線708は室温25℃と200℃の間の差を表す:
・グラフ702a:CTEが3.2ppmの0.7mm厚ガラス;0.06mm厚接着剤;0.7_mm厚Si;最大弓反り=−80μm;総Δ弓反り=115μm;
・グラフ702b:CTEが3.2ppmの0.7mm厚ガラス;0.06mm厚接着剤;0.072mm厚Si;最大弓反り=40μm;総Δ弓反り=−50μm;
・グラフ702c:CTEが3.2ppmの0.7mm厚ガラス;0.06mm厚接着剤;0.05mm厚Si;最大弓反り=−45μm;総Δ弓反り=10μm;
・グラフ702d:CTEが3.2ppmの0.7mm厚ガラス;0.06mm厚接着剤;0.02mm厚Si;最大弓反り=405μm;総Δ弓反り=35μm;
を有する。
ガラスインターポーザ606は、導電材料(例えば)623a,623b,..., 623pで充填されたバイア(例えば)620a,620b,..., 620pを有する。バイア620a,620b,..., 620pは約5μmから約100μmの範囲にある直径及び約10μmから200μmの第パターン当たりの最小ピッチを有することができる。バイア620a,620b,..., 620pを形成するために用いられるプロセスは、導電材料で充填されていないバイア420a,420b,..., 420pを有するガラスインターポーザ406に関して上述したプロセスよりもさらに精密にすることが必要になり得る。これは、バイア620a,620b,..., 620pの形状、壁面粗さ及び反復が、バイア620a,620b,..., 620pが導電材料623a,623b,..., 623pで充填される場合はバイア620a,620b,..., 620pが導電材料623a,623b,..., 623pで充填されていない場合よりもさらに一層厳密であるためである。
402 第1の回路コンポーネント
404a,404b,404c 第1の再配線層
406 ガラスインターポーザ
408a,408b,408c 第2の再配線層
409 第2の回路コンポーネント
410a,410b,...,410p 第1の導電ピラー
412a,412b,...,412p 第2の導電ピラー
414 構体
416 第1の構体表面
418 第2の構体表面
420a,420b,...,420p バイア
Claims (10)
- 三次元集積回路(400)において、
第1の回路コンポーネント(402)、
1つ以上の第1の再配線層(404a,404b,404c)であって、その内の1つ(404c)がそれから延びる複数の第1の導電ピラー(410a,410b,..., 410p)を有する第1の再配線層、
相互に実質的に平行な第1の表面(416)及び第2の表面(418)を含む構体(414)であって、前記第1の表面から前記第2の表面まで前記構体を貫通する複数のバイア(420a,420b,..., 420p)を有する構体を有するガラスインターポーザ(406)、
1つ以上の第2の再配線層(408a,408b,408c)であって、その内の1つ(408c)がそれから延びる複数の第2の導電ピラー(412a,412b,..., 412p)を有する第2の再配線層、
及び
第2の回路コンポーネント(409)、
を有し、
前記1つ以上の第1の再配線層が前記第1の回路コンポーネントと前記ガラスインターポーザの前記第1の表面の間に配置される、
前記1つ以上の第2の再配線層が前記第2の回路コンポーネントと前記ガラスインターポーザの前記第2の表面の間に配置される、及び
前記第1の導電ピラーのそれぞれ1つが対応する前記第2の導電ピラーの1つと接触するように、前記ガラスインターポーザが前記第1の再配線層の内の前記1つと第2の再配線層の内の前記1つの間に配置され、前記第1の導電ピラーと前記第2の導電ピラーのそれぞれの対は前記ガラスインターポーザに配置された前記バイアの内の1つの中で相互に接触する、
ことを特徴とする三次元集積回路。 - 前記バイアに金属が電気メッキされていないことを特徴とする請求項1に記載の三次元集積回路。
- 前記ガラスインターポーザが、約3.0ppm/℃〜3.5ppm/℃の範囲にある熱膨張係数(CTE)を有することを特徴とする請求項1または2に記載の三次元集積回路。
- 前記ガラスインターポーザが、約6.0ppm/℃〜12.0ppm/℃の範囲にある熱膨張係数(CTE)を有することを特徴とする請求項1または2に記載の三次元集積回路。
- 前記ガラスインターポーザが、約1.0μm未満の総厚変動及び約30μm未満の反り並びに約0.35nmRaの(無研磨)表面粗さ及び約1.0nmRaの研磨後表面粗さを有することを特徴とする請求項1から4のいずれかに記載の三次元集積回路。
- 三次元集積回路を作製する方法において、前記方法が、
第1の回路コンポーネント(402)を提供する工程、
1つ以上の第1の再配線層(404a,404b,404c)であって、その内の1つ(404c)がそれから延びる複数の第1の導電ピラー(410a,410b,..., 410p)を有する第1の再配線層を提供する工程、
相互に実質的に平行な第1の表面(416)及び第2の表面(418)を含む構体(414)であって、前記第1の表面から前記第2の表面まで前記構体を貫通する複数のバイア(420a,420b,..., 420p)を有する構体を有するガラスインターポーザ(406)を提供する工程、
1つ以上の第2の再配線層(408a,408b,408c)であって、その内の1つ(408c)がそれから延びる複数の第2の導電ピラー(412a,412b,..., 412p)を有する第2の再配線層を提供する工程、
第2の回路コンポーネント(409)を提供する工程、
前記1つ以上の第1の再配線層を前記第1の回路コンポーネントと前記ガラスインターポーザの前記第1の表面の間に配置する工程、
前記1つ以上の第2の再配線層を前記第2の回路コンポーネントと前記ガラスインターポーザの前記第2の表面の間に配置する工程、及び
前記第1の導電ピラーのそれぞれ1つが対応する前記第2の導電ピラーの1つと接触し、前記第1の導電ピラーと前記第2の導電ピラーのそれぞれの対は前記ガラスインターポーザに配置された前記バイアの内の1つの中で相互に接触するように、前記ガラスインターポーザを前記第1の再配線層の内の前記1つと前記第2の再配線層の内の前記1つの間に配置する工程、
を含むことを特徴とする方法。 - 三次元集積回路(400及び600)において、
第1の回路コンポーネント(402,602)、
1つ以上の第1の再配線層(404a,404b,404c,604a,604b,604c)、
相互に実質的に平行な第1の表面(416,616)及び第2の表面(418,618)を含む構体(414,614)であって、前記第1の表面から前記第2の表面まで前記構体を貫通する複数のバイア(420a,420b,..., 420p,620a,620b,..., 620p)を有し、3.2ppm/℃のシリコンの熱膨張係数(CTE)とは異なるCTEを有する構体を有するガラスインターポーザ(406,606)、
1つ以上の第2の再配線層(408a,408b,408c,608a,608b,608c)、
及び
第2の回路コンポーネント(409、609)、
を有し、
前記1つ以上の第1の再配線層が前記ガラスインターポーザと前記第1のコンポーネントの間に配置される、
前記1つ以上の第2の再配線層が前記ガラスインターポーザと前記第2の回路コンポーネントの間に配置される、及び
前記ガラスインポーザが前記第1の再配線層の内の1つと前記第2の再配線層の内の1つの間に配置される、
ことを特徴とする三次元集積回路。 - 前記バイアが導電体で充填されていないことを特徴とする請求項7に記載の三次元集積回路。
- 前記ガラスインターポーザが、約3.3ppm/℃〜12.0ppm/℃の範囲にある熱膨張係数(CTE)を有することを特徴とする請求項7または8に記載の三次元集積回路。
- 前記ガラスインターポーザが、約1.0μm未満の総厚変動及び約30μm未満の反りを有することを特徴とする請求項7から9のいずれかに記載の三次元集積回路。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201261606683P | 2012-03-05 | 2012-03-05 | |
US61/606,683 | 2012-03-05 | ||
PCT/US2013/029071 WO2013134237A1 (en) | 2012-03-05 | 2013-03-05 | Three-dimensional integrated circuit which incorporates a glass interposer and method for fabricating the same |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2015513804A true JP2015513804A (ja) | 2015-05-14 |
Family
ID=47989363
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014561028A Pending JP2015513804A (ja) | 2012-03-05 | 2013-03-05 | ガラスインターポーザ組込三次元集積回路及び作製方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US9082764B2 (ja) |
EP (1) | EP2823508A1 (ja) |
JP (1) | JP2015513804A (ja) |
KR (1) | KR20150011797A (ja) |
CN (1) | CN104620378A (ja) |
TW (1) | TW201349442A (ja) |
WO (1) | WO2013134237A1 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018024571A (ja) * | 2016-08-05 | 2018-02-15 | 旭硝子株式会社 | 孔を有するガラス基板の製造方法 |
JP2019530629A (ja) * | 2016-09-08 | 2019-10-24 | コーニング インコーポレイテッド | 形態的属性を備えた孔を有する物品及びその製作方法 |
US11554984B2 (en) | 2018-02-22 | 2023-01-17 | Corning Incorporated | Alkali-free borosilicate glasses with low post-HF etch roughness |
Families Citing this family (51)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014079478A1 (en) | 2012-11-20 | 2014-05-30 | Light In Light Srl | High speed laser processing of transparent materials |
EP2754524B1 (de) | 2013-01-15 | 2015-11-25 | Corning Laser Technologies GmbH | Verfahren und Vorrichtung zum laserbasierten Bearbeiten von flächigen Substraten, d.h. Wafer oder Glaselement, unter Verwendung einer Laserstrahlbrennlinie |
EP2781296B1 (de) | 2013-03-21 | 2020-10-21 | Corning Laser Technologies GmbH | Vorrichtung und verfahren zum ausschneiden von konturen aus flächigen substraten mittels laser |
US9263370B2 (en) * | 2013-09-27 | 2016-02-16 | Qualcomm Mems Technologies, Inc. | Semiconductor device with via bar |
US9214421B2 (en) * | 2013-09-30 | 2015-12-15 | United Microelectronics Corp. | Semiconductor device with fine conductive pillar and method of manufacturing the same |
US9850160B2 (en) | 2013-12-17 | 2017-12-26 | Corning Incorporated | Laser cutting of display glass compositions |
US9701563B2 (en) | 2013-12-17 | 2017-07-11 | Corning Incorporated | Laser cut composite glass article and method of cutting |
US9815730B2 (en) | 2013-12-17 | 2017-11-14 | Corning Incorporated | Processing 3D shaped transparent brittle substrate |
US9676167B2 (en) | 2013-12-17 | 2017-06-13 | Corning Incorporated | Laser processing of sapphire substrate and related applications |
US20150165560A1 (en) | 2013-12-17 | 2015-06-18 | Corning Incorporated | Laser processing of slots and holes |
US10442719B2 (en) | 2013-12-17 | 2019-10-15 | Corning Incorporated | Edge chamfering methods |
US11556039B2 (en) | 2013-12-17 | 2023-01-17 | Corning Incorporated | Electrochromic coated glass articles and methods for laser processing the same |
US9517963B2 (en) | 2013-12-17 | 2016-12-13 | Corning Incorporated | Method for rapid laser drilling of holes in glass and products made therefrom |
JP2015146401A (ja) * | 2014-02-04 | 2015-08-13 | 大日本印刷株式会社 | ガラスインターポーザー |
US9815144B2 (en) | 2014-07-08 | 2017-11-14 | Corning Incorporated | Methods and apparatuses for laser processing materials |
CN107073642B (zh) * | 2014-07-14 | 2020-07-28 | 康宁股份有限公司 | 使用长度和直径可调的激光束焦线来加工透明材料的系统和方法 |
CN208586209U (zh) | 2014-07-14 | 2019-03-08 | 康宁股份有限公司 | 一种用于在工件中形成限定轮廓的多个缺陷的系统 |
US10335902B2 (en) | 2014-07-14 | 2019-07-02 | Corning Incorporated | Method and system for arresting crack propagation |
US10526234B2 (en) | 2014-07-14 | 2020-01-07 | Corning Incorporated | Interface block; system for and method of cutting a substrate being transparent within a range of wavelengths using such interface block |
TWI488244B (zh) * | 2014-07-25 | 2015-06-11 | Chipbond Technology Corp | 具有凸塊結構的基板及其製造方法 |
US20180226311A1 (en) * | 2014-09-25 | 2018-08-09 | Nippon Electric Glass Co., Ltd. | Supporting glass substrate, laminate, semiconductor package, electronic device, and method of manufacturing semiconductor package |
US10047001B2 (en) | 2014-12-04 | 2018-08-14 | Corning Incorporated | Glass cutting systems and methods using non-diffracting laser beams |
WO2016115017A1 (en) | 2015-01-12 | 2016-07-21 | Corning Incorporated | Laser cutting of thermally tempered substrates using the multi photon absorption method |
KR102419729B1 (ko) * | 2015-03-10 | 2022-07-12 | 니폰 덴키 가라스 가부시키가이샤 | 반도체용 지지 유리 기판 및 이것을 사용한 적층 기판 |
JP7292006B2 (ja) | 2015-03-24 | 2023-06-16 | コーニング インコーポレイテッド | ディスプレイガラス組成物のレーザ切断及び加工 |
US9913405B2 (en) | 2015-03-25 | 2018-03-06 | Globalfoundries Inc. | Glass interposer with embedded thermoelectric devices |
JP2018516215A (ja) | 2015-03-27 | 2018-06-21 | コーニング インコーポレイテッド | 気体透過性窓、および、その製造方法 |
US9601472B2 (en) | 2015-04-24 | 2017-03-21 | Qualcomm Incorporated | Package on package (POP) device comprising solder connections between integrated circuit device packages |
JP6657609B2 (ja) * | 2015-06-12 | 2020-03-04 | 凸版印刷株式会社 | 配線回路基板、半導体装置、配線回路基板の製造方法および半導体装置の製造方法 |
US11186060B2 (en) * | 2015-07-10 | 2021-11-30 | Corning Incorporated | Methods of continuous fabrication of holes in flexible substrate sheets and products relating to the same |
US10177114B2 (en) | 2015-11-25 | 2019-01-08 | Invensas Corporation | Hybrid 3D/2.5D interposer |
EP3957611A1 (en) | 2016-05-06 | 2022-02-23 | Corning Incorporated | Transparent substrates with improved edge surfaces |
US10410883B2 (en) | 2016-06-01 | 2019-09-10 | Corning Incorporated | Articles and methods of forming vias in substrates |
US10794679B2 (en) | 2016-06-29 | 2020-10-06 | Corning Incorporated | Method and system for measuring geometric parameters of through holes |
US10134657B2 (en) | 2016-06-29 | 2018-11-20 | Corning Incorporated | Inorganic wafer having through-holes attached to semiconductor wafer |
EP3490945B1 (en) | 2016-07-29 | 2020-10-14 | Corning Incorporated | Methods for laser processing |
US10522963B2 (en) | 2016-08-30 | 2019-12-31 | Corning Incorporated | Laser cutting of materials with intensity mapping optical system |
US10730783B2 (en) | 2016-09-30 | 2020-08-04 | Corning Incorporated | Apparatuses and methods for laser processing transparent workpieces using non-axisymmetric beam spots |
EP3529214B1 (en) | 2016-10-24 | 2020-12-23 | Corning Incorporated | Substrate processing station for laser-based machining of sheet-like glass substrates |
US10752534B2 (en) | 2016-11-01 | 2020-08-25 | Corning Incorporated | Apparatuses and methods for laser processing laminate workpiece stacks |
DE102017102035A1 (de) * | 2017-02-02 | 2018-08-02 | Infineon Technologies Ag | Halbleitervorrichtung, Verfahren zum Fertigen einer Halbleitervorrichtung und Verfahren zum Verstärken eines Die in einer Halbleitervorrichtung |
US10688599B2 (en) | 2017-02-09 | 2020-06-23 | Corning Incorporated | Apparatus and methods for laser processing transparent workpieces using phase shifted focal lines |
US10580725B2 (en) | 2017-05-25 | 2020-03-03 | Corning Incorporated | Articles having vias with geometry attributes and methods for fabricating the same |
US11078112B2 (en) | 2017-05-25 | 2021-08-03 | Corning Incorporated | Silica-containing substrates with vias having an axially variable sidewall taper and methods for forming the same |
US10626040B2 (en) | 2017-06-15 | 2020-04-21 | Corning Incorporated | Articles capable of individual singulation |
JP7106875B2 (ja) * | 2018-01-30 | 2022-07-27 | 凸版印刷株式会社 | ガラスコアデバイスの製造方法 |
US11152294B2 (en) | 2018-04-09 | 2021-10-19 | Corning Incorporated | Hermetic metallized via with improved reliability |
WO2020171940A1 (en) | 2019-02-21 | 2020-08-27 | Corning Incorporated | Glass or glass ceramic articles with copper-metallized through holes and processes for making the same |
US11148935B2 (en) | 2019-02-22 | 2021-10-19 | Menlo Microsystems, Inc. | Full symmetric multi-throw switch using conformal pinched through via |
CN110854111A (zh) * | 2019-11-25 | 2020-02-28 | 维沃移动通信有限公司 | 封装组件、电子设备及封装方法 |
CN114929639A (zh) * | 2020-01-06 | 2022-08-19 | 康宁股份有限公司 | 对玻璃制品进行金属化的方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002531360A (ja) * | 1998-11-30 | 2002-09-24 | コーニング インコーポレイテッド | フラットパネルディスプレイ用ガラス |
US20110180913A1 (en) * | 2010-01-27 | 2011-07-28 | Shiann-Ming Liou | Method of stacking flip-chip on wire-bonded chip |
JP2011228511A (ja) * | 2010-04-21 | 2011-11-10 | Asahi Glass Co Ltd | 半導体デバイス貫通電極用のガラス基板およびその製造方法 |
JP2012004506A (ja) * | 2010-06-21 | 2012-01-05 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP2012023409A (ja) * | 2011-10-31 | 2012-02-02 | Sanyo Electric Co Ltd | 回路装置およびその製造方法 |
WO2012023394A1 (ja) * | 2010-08-18 | 2012-02-23 | 株式会社村田製作所 | Esd保護デバイス |
Family Cites Families (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7842948B2 (en) * | 2004-02-27 | 2010-11-30 | Nvidia Corporation | Flip chip semiconductor die internal signal access system and method |
JP4797391B2 (ja) | 2005-02-10 | 2011-10-19 | 東京エレクトロン株式会社 | インターポーザの製造方法 |
US7297574B2 (en) * | 2005-06-17 | 2007-11-20 | Infineon Technologies Ag | Multi-chip device and method for producing a multi-chip device |
JP5175003B2 (ja) | 2005-09-07 | 2013-04-03 | 光正 小柳 | 三次元積層構造を持つ集積回路装置の製造方法 |
US8096147B2 (en) | 2007-03-28 | 2012-01-17 | Life Bioscience, Inc. | Methods to fabricate a photoactive substrate suitable for shaped glass structures |
KR20080094147A (ko) | 2007-04-19 | 2008-10-23 | 삼성전자주식회사 | 반도체 장치, 반도체 패키지, 및 메모리 적층 방법 |
TWI335059B (en) | 2007-07-31 | 2010-12-21 | Siliconware Precision Industries Co Ltd | Multi-chip stack structure having silicon channel and method for fabricating the same |
TW200921815A (en) | 2007-11-15 | 2009-05-16 | Powertech Technology Inc | Semiconductor chip device having through-silicon-holes (TSV) and its fabricating method |
KR100919080B1 (ko) | 2008-01-18 | 2009-09-28 | 앰코 테크놀로지 코리아 주식회사 | 반도체 디바이스 및 그 제조 방법 |
US7919851B2 (en) | 2008-06-05 | 2011-04-05 | Powertech Technology Inc. | Laminate substrate and semiconductor package utilizing the substrate |
US7951647B2 (en) | 2008-06-17 | 2011-05-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Performing die-to-wafer stacking by filling gaps between dies |
KR101054565B1 (ko) | 2008-09-02 | 2011-08-04 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 및 그의 제조방법 |
TWI407540B (zh) | 2008-10-02 | 2013-09-01 | 矽品精密工業股份有限公司 | 具矽通道之多晶片堆疊結構及其製法 |
JP5357510B2 (ja) | 2008-10-31 | 2013-12-04 | 株式会社日立製作所 | 半導体集積回路装置 |
US8053902B2 (en) | 2008-12-02 | 2011-11-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Isolation structure for protecting dielectric layers from degradation |
US8264066B2 (en) | 2009-07-08 | 2012-09-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Liner formation in 3DIC structures |
KR101300587B1 (ko) | 2009-12-09 | 2013-08-28 | 한국전자통신연구원 | 반도체 소자의 제조 방법 |
US20110217657A1 (en) | 2010-02-10 | 2011-09-08 | Life Bioscience, Inc. | Methods to fabricate a photoactive substrate suitable for microfabrication |
CN102947931A (zh) | 2010-03-03 | 2013-02-27 | 佐治亚技术研究公司 | 无机中介片上的贯通封装过孔(tpv)结构及其加工方法 |
US8222139B2 (en) | 2010-03-30 | 2012-07-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Chemical mechanical polishing (CMP) processing of through-silicon via (TSV) and contact plug simultaneously |
US8507940B2 (en) | 2010-04-05 | 2013-08-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Heat dissipation by through silicon plugs |
US8584354B2 (en) | 2010-08-26 | 2013-11-19 | Corning Incorporated | Method for making glass interposer panels |
WO2012061304A1 (en) | 2010-11-02 | 2012-05-10 | Georgia Tech Research Corporation | Ultra-thin interposer assemblies with through vias |
TWI418269B (zh) | 2010-12-14 | 2013-12-01 | Unimicron Technology Corp | 嵌埋穿孔中介層之封裝基板及其製法 |
KR20120096754A (ko) | 2011-02-23 | 2012-08-31 | 삼성전자주식회사 | 인터포저를 이용한 웨이퍼 칩의 3차원 스택 구조 |
JP5808586B2 (ja) | 2011-06-21 | 2015-11-10 | 新光電気工業株式会社 | インターポーザの製造方法 |
US8766460B2 (en) * | 2012-02-02 | 2014-07-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package with interposer frame and method of making the same |
-
2013
- 2013-02-28 US US13/780,490 patent/US9082764B2/en not_active Expired - Fee Related
- 2013-03-05 KR KR1020147028103A patent/KR20150011797A/ko active IP Right Grant
- 2013-03-05 EP EP13711774.3A patent/EP2823508A1/en not_active Withdrawn
- 2013-03-05 CN CN201380020108.0A patent/CN104620378A/zh active Pending
- 2013-03-05 WO PCT/US2013/029071 patent/WO2013134237A1/en active Application Filing
- 2013-03-05 TW TW102107644A patent/TW201349442A/zh unknown
- 2013-03-05 JP JP2014561028A patent/JP2015513804A/ja active Pending
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002531360A (ja) * | 1998-11-30 | 2002-09-24 | コーニング インコーポレイテッド | フラットパネルディスプレイ用ガラス |
US20110180913A1 (en) * | 2010-01-27 | 2011-07-28 | Shiann-Ming Liou | Method of stacking flip-chip on wire-bonded chip |
JP2011228511A (ja) * | 2010-04-21 | 2011-11-10 | Asahi Glass Co Ltd | 半導体デバイス貫通電極用のガラス基板およびその製造方法 |
JP2012004506A (ja) * | 2010-06-21 | 2012-01-05 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
WO2012023394A1 (ja) * | 2010-08-18 | 2012-02-23 | 株式会社村田製作所 | Esd保護デバイス |
JP2012023409A (ja) * | 2011-10-31 | 2012-02-02 | Sanyo Electric Co Ltd | 回路装置およびその製造方法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018024571A (ja) * | 2016-08-05 | 2018-02-15 | 旭硝子株式会社 | 孔を有するガラス基板の製造方法 |
JP2019530629A (ja) * | 2016-09-08 | 2019-10-24 | コーニング インコーポレイテッド | 形態的属性を備えた孔を有する物品及びその製作方法 |
US11554984B2 (en) | 2018-02-22 | 2023-01-17 | Corning Incorporated | Alkali-free borosilicate glasses with low post-HF etch roughness |
Also Published As
Publication number | Publication date |
---|---|
US9082764B2 (en) | 2015-07-14 |
CN104620378A (zh) | 2015-05-13 |
KR20150011797A (ko) | 2015-02-02 |
US20130228918A1 (en) | 2013-09-05 |
EP2823508A1 (en) | 2015-01-14 |
WO2013134237A1 (en) | 2013-09-12 |
TW201349442A (zh) | 2013-12-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2015513804A (ja) | ガラスインターポーザ組込三次元集積回路及び作製方法 | |
KR101921777B1 (ko) | 비-연마 유리 웨이퍼, 박형화 시스템 및 반도체 웨이퍼를 박형화하기 위한 비-연마 유리 웨이퍼를 이용한 방법 | |
TWI653713B (zh) | 用於提供互連半導體之中介層的方法與設備 | |
CN108074896B (zh) | 半导体器件和方法 | |
US8704354B2 (en) | Package on package structures and methods for forming the same | |
CN106328632B (zh) | 电子封装件及其制法 | |
CN106206509B (zh) | 电子封装件及其制法与基板结构 | |
CN102969305A (zh) | 用于半导体结构的管芯对管芯间隙控制及其方法 | |
US20230223278A1 (en) | High density organic interconnect structures | |
CN116813198A (zh) | 支承玻璃基板及使用其的层叠体 | |
CN111627893A (zh) | 包含二维移位的tsv半导体装置 | |
CN111863751A (zh) | 布线结构 | |
US20210225811A1 (en) | Systems and methods for flash stacking | |
Fukushima et al. | Self-assembly technologies for FlexTrate™ | |
Shorey et al. | Glass Interposer Substrates: Fabrication, Characterization and Modeling | |
Park et al. | A fracture mechanics based parametric study with dimensional variables of the Cu-Cu direct thermo-Compression bonded interface using FEA | |
Park et al. | A Fracture mechanics based parametric study of the copper-to-copper direct thermo-compression bonded interface using finite element method | |
Interconnections et al. | 8 Die-to-Wafer Hybrid | |
Tanaka et al. | Flexible Hybrid Electronics with 3DIC | |
TWM632394U (zh) | 扇出型電子封裝結構 | |
TWI482240B (zh) | 半導體之貫孔內連接線的製造方法 | |
Sundaram et al. | Interposer Technology | |
Kim et al. | An efficient edge traces technique for 3D interconnection of stack chip | |
Flemming et al. | Cost Effective Production of Glass Interposers for 3D ICs Using APEX (TM) Glass Ceramic |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20150224 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20150224 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160307 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20161125 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20161129 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20170228 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20170428 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20170801 |