CN116813198A - 支承玻璃基板及使用其的层叠体 - Google Patents

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Abstract

研制出一种可有助于半导体封装体的高密度化的支承基板及使用其的层叠体。本发明的支承玻璃基板,其特征在于,在表面具有研磨面,总体板厚偏差小于2.0μm。

Description

支承玻璃基板及使用其的层叠体
本申请是申请日为2015年06月05日、申请号为201580038603.3、申请人为日本电气硝子株式会社、发明名称为“支承玻璃基板及使用其的层叠体”、国际申请号为PCT/JP2015/066325的申请的分案申请。
技术领域
本发明涉及支承玻璃基板及使用其的层叠体,具体而言,涉及在半导体封装体的制造工序中用于加工基板的支承的支承玻璃基板及使用其的层叠体。
背景技术
对于手机、笔记本型个人电脑、PDA(Personal Data Assistance,个人数字化处理器)等便携型电子设备,要求小型化及轻量化。与此相伴的是,这些电子设备中使用的半导体芯片的安装空间也受到严格限制,半导体芯片的高密度安装成为课题。因此,近年来,通过三维安装技术、即将半导体芯片彼此层叠并对各半导体芯片间进行布线连接而寻求半导体封装体的高密度安装。
此外,目前的晶片级封装(WLP)是以晶片的状态形成凸块后通过切割单片化而制作的。但是,目前的WLP存在难以增加针数、以及在半导体芯片的背面露出的状态进行安装,因此半导体芯片容易产生缺口等问题。
因此,作为新型的WLP,提出了散出(fan out)型的WLP。散出型的WLP能够使针数增加,此外,能够通过保护半导体芯片的端部而防止半导体芯片的缺口等。
发明内容
发明要解决的课题
就散出型的WLP而言,具有:将多个半导体芯片用树脂密封材料密封而形成加工基板后,在加工基板的一个表面进行布线的工序;形成焊料凸块的工序;等。
这些工序由于伴随有约200℃的热处理,因此有密封材料变形、发生加工基板的尺寸变化之虞。发生加工基板的尺寸变化时,对加工基板的一个表面进行高密度布线变得困难,此外也难以正确地形成焊料凸块。
为了抑制加工基板的尺寸变化,使用用于支承加工基板的支承基板是有效的。但是,即使是使用支承基板的情况下,也存在难以对加工基板的一个表面进行高密度布线的情况。
本发明是鉴于上述情况而作出的,其技术课题在于,研制一种可有助于半导体封装体的高密度化的支承基板、及使用其的层叠体。
用于解决课题的手段
本发明人反复进行了各种实验,结果发现,通过选择玻璃基板作为支承基板、并且使该玻璃基板的表面成为研磨面来降低总体板厚偏差,从而可以解决上述技术课题,由此提出了本发明。即,本发明的支承玻璃基板,其特征在于,在表面具有研磨面,总体板厚偏差小于5.0μm。其中,“总体板厚偏差”是支承玻璃基板总体的最大板厚和最小板厚之差,可以通过例如KOBELCO research institute公司制的Bow/Warp测定装置SBW-331ML/d测定。
玻璃基板容易对表面进行平滑化、且具有刚性。因此,使用玻璃基板作为支承基板时,可以对加工基板坚固、且准确地进行支承。特别是,玻璃基板的总体板厚偏差越小则越准确地支承加工基板,因此容易提高加工处理的精度。此外,玻璃基板容易透过紫外光等光。因此,使用玻璃基板作为支承基板时,通过设置粘接层等,可以容易地将加工基板和支承玻璃基板固定。此外,通过设置剥离层等,还可以容易地将加工基板和支承玻璃基板分离。
第二,本发明的支承玻璃基板优选总体板厚偏差小于2.0μm。
第三,本发明的支承玻璃基板优选翘曲量为60μm以下。其中,“翘曲量”是指支承玻璃基板总体中的最高位点和最小二乘焦点面之间的最大距离的绝对值与最低位点和最小二乘焦点面的绝对值之和,可以通过例如KOBELCO research institute公司制的Bow/Warp测定装置SBW-
331ML/d来测定。
第四,本发明的支承玻璃基板,其特征在于,在表面具有研磨面,总体板厚偏差小于2.0μm,通过溢流下拉法成形而成。
第五,本发明的支承玻璃基板优选在半导体封装体的制造工序中用于加工基板的支承。
第六,本发明的支承玻璃基板优选杨氏模量为65GPa以上。其中,“杨氏模量”是指通过弯曲共振法测定的值。需要说明的是,1GPa相当于约101.9Kgf/mm2
第七,本发明的层叠体优选:其为至少具备加工基板和用于支承加工基板的支承玻璃基板的层叠体,支承玻璃基板为上述支承玻璃基板。
第八,本发明的层叠体优选:加工基板至少具备用密封材料进行了密封的半导体芯片。
第九,本发明的半导体封装体的制造方法优选具有如下工序:准备至少具备加工基板和用于支承加工基板的支承玻璃基板的层叠体的工序、输送层叠体的工序、和对加工基板进行加工处理的工序,并且,支承玻璃基板为上述支承玻璃基板。需要说明的是,“输送层叠体的工序”和“对加工基板进行加工处理的工序”不必分别进行,是可以同时进行的。
第十,本发明的半导体封装体的制造方法优选:加工处理包括在加工基板的一个表面上进行布线的工序。
第十一,本发明的半导体封装体的制造方法优选:加工处理包含在加工基板的一个表面上形成焊料凸块的工序。
第十二,本发明的半导体封装体优选利用上述半导体封装体的制造方法制作。
第十三,本发明的电子设备优选:其为具备半导体封装体的电子设备,半导体封装体为上述半导体封装体。
附图说明
图1为示出本发明的层叠体的一例的主视概况图。
图2为示出散出型的WLP的制造工序的剖面概况图。
图3为示出[实施例1]的研磨处理前的样品1的表面状态的3D图像。
图4为示出[实施例1]的研磨处理后的样品1的表面状态的3D图像。
具体实施方式
本发明的支承玻璃基板在表面具有研磨面,优选表面的50%以上为研磨面,更优选表面的70%以上为研磨面,进一步优选表面的90%以上为研磨面。由此,容易降低总体板厚偏差,此外也容易降低翘曲量。
作为研磨处理的方法,可以采用各种方法,优选如下方法:将玻璃基板的两面用一对研磨垫夹持,一边使玻璃基板和一对研磨垫一起旋转,一边对玻璃基板进行研磨处理。进一步优选一对研磨垫的外径不同,优选按照在研磨时玻璃基板的一部分偶尔从研磨垫突出的方式进行研磨处理。由此,容易降低总体板厚偏差,此外也容易降低翘曲量。需要说明的是,研磨处理中,对研磨深度没有特别限定,研磨深度优选50μm以下、30μm以下、20μm以下、特别是10μm以下。研磨深度越小,则支承玻璃基板的生产率越提高。
本发明的支承玻璃基板中,总体板厚偏差小于5μm,优选小于2μm、为1.5μm以下、1μm以下、小于1μm、0.8μm以下、0.1~0.9μm、特别是0.2~0.7μm。总体板厚偏差越小,则越容易提高加工处理的精度。特别是,由于能够提高布线精度,因此能够进行高密度的布线。此外,支承玻璃基板的强度提高,支承玻璃基板及层叠体不易破损。进而,可以增加支承玻璃基板的再利用次数。
翘曲量优选60μm以下、55μm以下、50μm以下、1~45μm、特别是5~40μm。翘曲量越小,则越容易提高加工处理的精度。特别是由于能够提高布线精度,因此能够进行高密度的布线。进而,可以增加支承玻璃基板的再利用次数。
算术平均粗糙度Ra优选10nm以下、5nm以下、2nm以下、1nm以下、特别是0.5nm以下。算术平均粗糙度Ra越小,则越容易提高加工处理的精度。特别是由于能够提高布线精度,因此能够进行高密度的布线。此外,支承玻璃基板的强度提高,支承玻璃基板及层叠体不易破损。进而,可以增加支承玻璃基板的再利用次数。需要说明的是,“算术平均粗糙度Ra”可以通过原子力显微镜(AFM)测定。
本发明的支承玻璃基板优选大致圆板状或晶片状,其直径优选100mm以上且500mm以下、特别是150mm以上且450mm以下。由此,容易用于半导体封装体的制造工序。根据需要,也可以加工为其以外的形状,例如矩形等形状。
本发明的支承玻璃基板的板厚优选小于2.0mm、1.5mm以下、1.2mm以下、1.1mm以下、1.0mm以下、特别是0.9mm以下。板厚越薄,则层叠体的质量越轻,因此处置性提高。另一方面,板厚过薄时,支承基板自身的强度降低,难以发挥作为支承基板的功能。因此,板厚优选0.1mm以上、0.2mm以上、0.3mm以上、0.4mm以上、0.5mm以上、0.6mm以上、特别是超过0.7mm。
本发明的支承玻璃基板优选具有以下的特性。
本发明的支承玻璃基板在30~380℃的温度范围内的平均热膨胀系数优选为0×10-7/℃以上、且120×10-7/℃以下。由此,容易使加工基板和支承玻璃基板的热膨胀系数匹配。并且,两者的热膨胀系数匹配时,在加工处理时,容易控制加工基板的尺寸变化(特别是翘曲变形)。结果是,能够对加工基板的一个表面进行高密度布线,此外,还能够正确地形成焊料凸块。需要说明的是,“在30~380℃的温度范围内的平均热膨胀系数”可以通过膨胀计测定。
就在30~380℃的温度范围内的平均热膨胀系数而言,在加工基板内半导体芯片的比例少、密封材料的比例多的情况下优选使其增大,相反,在加工基板内半导体芯片的比例多、密封材料的比例少的情况下优选使其降低。
将在30~380℃的温度范围内的平均热膨胀系数设为0×10-7/℃以上、且小于50×10-7/℃时,支承玻璃基板优选以质量%计含有SiO2 55~75%、Al2O3 15~30%、Li2O 0.1~6%、Na2O+K2O 0~8%、MgO+CaO+SrO+BaO 0~10%作为玻璃组成,或者,还优选含有SiO255~75%、Al2O310~30%、Li2O+Na2O+K2O 0~0.3%、MgO+CaO+SrO+BaO 5~20%。当在30~380℃的温度范围内的平均热膨胀系数为50×10-7/℃以上、且小于75×10-7/℃时,支承玻璃基板优选以质量%计含有SiO2 55~70%、Al2O3 3~15%、B2O3 5~20%、MgO 0~5%、CaO0~10%、SrO 0~5%、BaO 0~5%、ZnO 0~5%、Na2O 5~15%、K2O 0~10%作为玻璃组成。当在30~380℃的温度范围内的平均热膨胀系数为75×10-7/℃以上、且85×10-7/℃以下时,支承玻璃基板优选以质量%计含有SiO2 60~75%、Al2O3 5~15%、B2O3 5~20%、MgO 0~5%、CaO 0~10%、SrO 0~5%、BaO 0~5%、ZnO 0~5%、Na2O 7~16%、K2O 0~8%作为玻璃组成。当在30~380℃的温度范围内的平均热膨胀系数超过85×10-7/℃、且为120×10-7/℃以下时,支承玻璃基板优选以质量%计含有SiO2 55~70%、Al2O3 3~13%、B2O3 2~8%、MgO 0~5%、CaO 0~10%、SrO 0~5%、BaO 0~5%、ZnO 0~5%、Na2O 10~21%、K2O 0~5%作为玻璃组成。由此,容易将热膨胀系数控制在期望的范围且提高耐失透性,因此容易成形出总体板厚偏差小的玻璃基板。
本发明的支承玻璃基板的杨氏模量优选65GPa以上、67GPa以上、68GPa以上、69GPa以上、70GPa以上、71GPa以上、72GPa以上、特别是73GPa以上。杨氏模量过低时,难以维持层叠体的刚性,容易发生加工基板的变形、翘曲、破损。
液相温度优选小于1150℃、1120℃以下、1100℃以下、1080℃以下、1050℃以下、1010℃以下、980℃以下、960℃以下、950℃以下、特别是940℃以下。由此,容易通过下拉法、特别是溢流下拉法对玻璃基板进行成形,因此容易制作板厚小的玻璃基板,并且能够降低成形后的总体板厚偏差。进而,在成形时不易产生失透结晶。结果是,容易通过少量的研磨将总体板厚偏差降低到小于2.0μm。其中,“液相温度”可以如下算出:将通过30目(500μm)的标准筛且残留在50目(300μm)的标准筛的玻璃粉末放入铂舟后,在温度梯度炉中保持24小时,测定析出结晶的温度,从而可以算出。
液相温度中的粘度优选104.6dPa·s以上、105.0dPa·s以上、105.2dPa·s以上、105.4dPa·s以上、105.6dPa·s以上、特别是105.8dPa·s以上。由此,变得容易通过下拉法、特别是溢流下拉法对玻璃基板进行成形,从而可以容易地制作板厚小的玻璃基板且能够降低成形后的总体板厚偏差。进而,在成形时不易产生失透结晶。结果是,容易通过少量的研磨将总体板厚偏差降低至小于2.0μm。其中,“液相温度中的粘度”可以通过铂球上拉法测定。需要说明的是,液相温度中的粘度是成形性的指标,液相温度中的粘度越高则成形性越提高。
102.5dPa·s时的温度优选1580℃以下、1500℃以下、1450℃以下、1400℃以下、1350℃以下、特别是1200~1300℃。102.5dPa·s时的温度提高时,熔融性降低,玻璃基板的制造成本高涨。其中,“102.5dPa·s时的温度”可以通过铂球上拉法测定。需要说明的是,102.5dPa·s时的温度相当于熔融温度,该温度越低,则熔融性越提高。
本发明的支承玻璃基板中,板厚方向的波长300nm的紫外线透过率优选40%以上、50%以上、60%以上、70%以上、特别是80%以上。紫外线透过率过低时,难以通过照射紫外光利用粘接层将加工基板和支承基板粘接,并且难以通过剥离层将支承基板从加工基板剥离。需要说明的是,“板厚方向的波长300nm的紫外线透过率”例如可以通过使用双光束型分光光度计测定波长300nm的分光透过率而评价。
本发明的支承玻璃基板优选通过下拉法、特别是溢流下拉法成形而成。溢流下拉法是从耐热性的槽状结构物的两侧溢出熔融玻璃并使溢出的熔融玻璃在槽状结构物的下顶端汇合、同时向下方拉伸成形而制造玻璃基板的方法。溢流下拉法中,应成为玻璃基板的表面的面不接触槽状耐火材料,是以自由表面的状态被成形的。因此,容易制作板厚小的玻璃基板,并且能够降低总体板厚偏差,结果是,容易通过少量的研磨将总体板厚偏差降低至小于2.0μm。需要说明的是,槽状结构物的结构、材质只要能够实现期望的尺寸、表面精度则没有特别限定。此外,在进行向下方的拉伸成形时,对施加力的方法也没有特别限定。例如,可以采用使具有足够大的幅度的耐热性辊在与玻璃接触的状态下旋转、拉伸的方法,也可以采用使多个成对的耐热性辊仅接触玻璃的端面附近而进行拉伸的方法。
作为玻璃基板的成形方法,除了溢流下拉法以外,还可以选择例如流孔下拉法、重新下拉法、浮法、压延法等。
本发明的支承玻璃基板优选在表面具有研磨面,通过溢流下拉法成形而成。由此,研磨处理前的总体板厚偏差变小,因此能够通过少量的研磨尽可能地降低总体板厚偏差。例如,能够使总体板厚偏差降低至小于2.0μm、特别是1.0μm以下。
本发明的支承玻璃基板优选不进行离子交换处理,优选表面不具有压缩应力层。进行离子交换处理时,支承玻璃基板的制造成本高涨。进而,进行离子交换处理时,难以降低支承玻璃基板的总体板厚偏差。需要说明的是,本发明的支承玻璃基板并不排除进行离子交换处理而在表面形成压缩应力层的形态。从提高机械强度的观点出发,优选进行离子交换处理而在表面形成压缩应力层。
本发明的层叠体,其特征在于,是至少具备加工基板和用于支承加工基板的支承玻璃基板的层叠体,其中,支承玻璃基板为上述的支承玻璃基板。其中,本发明的层叠体的技术特征(优选方案、效果)与本发明的支承玻璃基板的技术特征是重复的。因此,本说明书中对该重复部分省略详细记载。
本发明的层叠体优选在加工基板和支承玻璃基板之间具有粘接层。粘接层优选为树脂,例如优选热固化性树脂、光固化性树脂(特别是紫外线固化树脂)等。此外,优选具有可耐受半导体封装体的制造工序中的热处理的耐热性的粘接层。由此,在半导体封装体的制造工序中,粘接层不易熔化,可以提高加工处理的精度。
本发明的层叠体优选在加工基板和支承玻璃基板之间、更具体是在加工基板和粘接层之间进一步具有剥离层。由此,在对加工基板进行规定的加工处理后,容易将加工基板从支承玻璃基板剥离。从生产率的观点出发,加工基板的剥离优选通过激光等照射光来进行。
剥离层由通过激光等照射光而产生“层内剥离”或“界面剥离”的材料构成。即,由以下材料构成:在照射一定强度的光时,原子或分子中的原子间或分子间的结合力消失或减弱,产生烧蚀(ablation)等,从而发生剥离的材料。需要说明的是,存在以下情况:通过照射光的照射,剥离层中包含的成分变成气体而释放,实现分离的情况;剥离层吸收光而变成气体,其蒸气被释放而实现分离的情况。
本发明的层叠体中,优选支承玻璃基板比加工基板大。由此,在支承加工基板和支承玻璃基板时,即使是两者的中心位置稍微偏离的情况下,加工基板的边缘部也不易从支承玻璃基板突出。
本发明的半导体封装体的制造方法,其特征在于,具有如下工序:准备至少具备加工基板和用于支承加工基板的支承玻璃基板的层叠体的工序、输送层叠体的工序、和对加工基板进行加工处理的工序,并且,支承玻璃基板为上述的支承玻璃基板。其中,本发明的半导体封装体的制造方法的技术特征(优选方案、效果)与本发明的支承玻璃基板及层叠体的技术特征是重复的。因此,本说明书中,对该重复部分省略详细记载。
本发明的半导体封装体的制造方法中,加工处理优选为在加工基板的一个表面上进行布线的处理、或在加工基板的一个表面上形成焊料凸块的处理。本发明的半导体封装体的制造方法中,支承玻璃基板的总体板厚偏差小,因此可以适当地进行这些工序。
作为加工处理,除了上述以外,还可以是对加工基板的一个表面(通常是与支承玻璃基板相反的一侧的表面)进行机械研磨处理的处理、对加工基板的一个表面(通常是与支承玻璃基板相反的一侧的表面)进行干蚀刻的处理、对加工基板的一个表面(通常是与支承玻璃基板相反的一侧的表面)进行湿蚀刻的处理中的任一种。需要说明的是,本发明的半导体封装体的制造方法中,加工基板不易发生翘曲,并且能够维持层叠体的刚性。结果是,可以优选进行上述加工处理。
本发明的半导体封装体,其特征在于,其是利用上述的半导体封装体的制造方法制作的。其中,本发明的半导体封装体的技术特征(优选方案、效果)与本发明的支承玻璃基板、层叠体及半导体封装体的制造方法的技术特征是重复的。因此,本说明书中,对该重复部分省略详细的记载。
本发明的电子设备,其特征在于,其是具备半导体封装体的电子设备,半导体封装体是上述的半导体封装体。其中,本发明的电子设备的技术特征(优选方案、效果)与本发明的支承玻璃基板、层叠体、半导体封装体的制造方法、半导体封装体的技术特征是重复的。因此,本说明书中,对该重复部分省略详细的说明。
参照附图对本发明进行进一步说明。
图1是示出本发明的层叠体1的一例的主视概况图。图1中,层叠体1具备支承玻璃基板10和加工基板11。支承玻璃基板10为了防止加工基板11的尺寸变化而贴合在加工基板11上。支承玻璃基板10和加工基板11之间配置有剥离层12和粘接层13。剥离层12与支承玻璃基板10接触,粘接层13与加工基板11接触。
由图1可知,层叠体1依次层叠配置有支承玻璃基板10、剥离层12、粘接层13、加工基板11。支承玻璃基板10的形状根据加工基板11而决定,图1中,支承玻璃基板10及加工基板11的形状均为大致圆板形状。剥离层12除了非晶硅(a-Si)以外还可以使用氧化硅、硅酸化合物、氮化硅、氮化铝、氮化钛等。剥离层12可通过等离子体CVD、基于溶胶-凝胶法的旋转涂布等而形成。粘接层13由树脂构成,例如可通过各种印刷法、喷墨法、旋转涂布法、辊涂法等涂布而形成。粘接层13在通过剥离层12从加工基板11剥离支承玻璃基板10后,通过溶剂等溶解除去。
图2是示出散出型的WLP的制造工序的剖面概况图。图2(a)示出在支承部件20的一个表面上形成有粘接层21的状态。根据需要,可以自支承部件20和粘接层21之间形成剥离层。然后,如图2(b)所示,在粘接层21上贴合多个半导体芯片22。此时,使半导体芯片22的有效(アクティブ)侧的面与粘接层21接触。然后,如图2(c)所示,将半导体芯片22用树脂密封材料23密封。密封材料23可使用压缩成形后的尺寸变化、布线进行成形时的尺寸变化少的材料。然后,如图2(d)、(e)所示,使半导体芯片22已被密封的加工基板24从支承部件20分离,然后介由粘接层25与支承玻璃基板26粘接固定。此时,在加工基板24的表面内,与埋入了半导体芯片22的一侧表面相反侧的表面被配置在支承玻璃基板26侧。如此操作,可以获得层叠体27。需要说明的是,根据需要,可以在粘接层25和支承玻璃基板26之间形成剥离层。进而,在输送所获得的层叠体27后,如图2(f)所示在加工基板24的埋入了半导体芯片22一侧的表面形成布线28后,形成多个焊料凸块29。最后,从支承玻璃基板26分离加工基板24后,将加工基板24切断成各个半导体芯片22,供于此后的封装工序(图2(g))。
实施例1
以下基于实施例来说明本发明。需要说明的是,以下的实施例仅仅是例示。本发明不受以下的实施例任何限定。
作为玻璃组成,按照以质量%计SiO2 65.7%、Al2O3 22%、Li2O 3.7%、Na2O0.3%、K2O 0.3%、MgO 0.7%、BaO 1%、TiO2 2%、ZrO2 2.7%、P2O5 1.4%、SnO2 0.2%的方式调配玻璃原料后,供给到玻璃熔融炉,在1500~1600℃熔融,然后将熔融玻璃供给到压延成形装置,按照板厚为0.7mm的方式进行成形,最后进行钻孔(くり抜き)加工形成大致圆板状。对获得的玻璃基板测定在30~380℃的温度范围内的平均热膨胀系数,结果为44×10-7/℃。进而,对获得的玻璃基板(7个样品),利用KOBELCO research institute公司制的Bow/Warp测定装置SBW-331ML/d测定中央部的板厚(Center Thickness)、最大板厚(Maximum Thickness)、最小板厚(Minimum Thickness)、平均板厚(Average Thickness)、总体板厚偏差(TTV)及翘曲量(Warp)。将其结果示于表1、图3。需要说明的是,图3为利用KOBELCO research institute公司制的Bow/Warp测定装置SBW-331ML/d获得的3D图像。
然后,将玻璃基板的表面用研磨装置进行研磨处理。具体而言,用外径不同的一对研磨垫将玻璃基板的两个表面夹持,一边使玻璃基板和一对研磨垫一起旋转,一边对玻璃基板的两个表面进行研磨处理。研磨处理时,按照偶尔使玻璃基板的一部分从研磨垫突出的方式进行控制。需要说明的是,研磨垫为聚氨酯制,在研磨处理时,使用的研磨浆的平均粒径为2.5μm、研磨速度为15m/分钟。对获得的研磨处理后的玻璃基板(7个样品),用KOBELCO research institute公司制的Bow/Warp测定装置SBW-331ML/d测定中央部的板厚(Center Thickness)、最大板厚(Maximum Thickness)、最小板厚(Minimum Thickness)、平均板厚(Average Thickness)、总体板厚偏差(TTV)及翘曲量(Warp)。将其结果示于表2、图4。需要说明的是,图4为用KOBELCO research institute公司制的Bow/Warp测定装置SBW-331ML/d获得的3D图像。
[表1]
[表2]
由表1、2、图3、4可以明确,研磨处理后的玻璃基板的总体板厚偏差和翘曲量小,因此认为适合作为支承玻璃基板。
实施例2
首先,按照成为表3所述的试样No.1~7的玻璃组成的方式调配玻璃原料后,供给到玻璃熔融炉,在1500~1600℃熔融,然后将熔融玻璃供给到溢流下拉成形装置,按照板厚为0.8mm的方式分别进行成形。对获得的各玻璃基板,评价在30~380℃的温度范围内的平均热膨胀系数α30380、密度ρ、应变点Ps、退火点Ta、软化点Ts、高温粘度104.0dPa·s时的温度、高温粘度103.0dPa·s时的温度、高温粘度102.5dPa·s时的温度、高温粘度102.0dPa·s时的温度、液相温度TL及杨氏模量E。需要说明的是,对成形后的各玻璃基板,用KOBELCOresearch institute公司制的Bow/Warp测定装置SBW-331ML/d测定总体板厚偏差和翘曲量,结果总体板厚偏差分别为3μm,翘曲量分别为70μm。
[表3]
在30~380℃的温度范围内的平均热膨胀系数α30~380为用膨胀计测定的值。
密度ρ是通过公知的阿基米德法测定的值。
应变点Ps、退火点Ta、软化点Ts是基于ASTM C336的方法测定的值。
高温粘度104.0dPa·s、103.0dPa·s、102.5dPa·s时的温度是通过铂球上拉法测定的值。
液相温度TL是将通过了30目(500μm)的标准筛、且残留于50目(300μm)的标准筛的玻璃粉末装入铂舟,在温度梯度炉中保持24小时后通过显微镜测定析出结晶的温度而得的值。
杨氏模量E是通过共振法测定的值。
然后,将玻璃基板的表面用研磨装置进行研磨处理。具体而言,用外径不同的一对研磨垫将玻璃基板的两个表面夹持,一边使玻璃基板与一对研磨垫一起旋转,一边对玻璃基板的两个表面进行研磨处理。研磨处理时,按照偶尔使玻璃基板的一部分从研磨垫突出的方式来控制。需要说明的是,研磨垫为聚氨酯制,研磨处理时使用的研磨浆的平均粒径为2.5μm,研磨速度是15m/分钟。对获得的各研磨处理后的玻璃基板,利用KOBELCO researchinstitute公司制的Bow/Warp测定装置SBW-331ML/d测定总体板厚偏差和翘曲量。其结果是,总体板厚偏差分别为0.45μm,翘曲量分别为35μm。
符号说明
1、27 层叠体
10、26 支承玻璃基板
11、24 加工基板
12、 剥离层
13、21、25 粘接层
20 支承部件
22 半导体芯片
23 密封材料
28 布线
29 焊料凸块

Claims (13)

1.一种支承玻璃基板,其特征在于,两表面为研磨面,板厚为0.3mm以上且小于2.0mm,总体板厚偏差小于5.0μm。
2.根据权利要求1所述的支承玻璃基板,其特征在于,总体板厚偏差小于2.0μm。
3.根据权利要求1或2所述的支承玻璃基板,其特征在于,翘曲量为60μm以下。
4.根据权利要求1或2所述的支承玻璃基板,其特征在于,通过溢流下拉法成形而成。
5.根据权利要求1或2所述的支承玻璃基板,其特征在于,在半导体封装体的制造工序中用于加工基板的支承。
6.根据权利要求1或2项所述的支承玻璃基板,其特征在于,杨氏模量为65GPa以上。
7.一种层叠体,其特征在于,其为至少具备加工基板和用于支承加工基板的支承玻璃基板的层叠体,支承玻璃基板为权利要求1~6中任一项所述的支承玻璃基板。
8.根据权利要求7所述的层叠体,其特征在于,加工基板至少具备用密封材料进行了密封的半导体芯片。
9.一种半导体封装体的制造方法,其特征在于,具有如下工序:准备至少具备加工基板和用于支承加工基板的支承玻璃基板的层叠体的工序、输送层叠体的工序、和
对加工基板进行加工处理的工序;
并且,支承玻璃基板为权利要求1~6中任一项所述的支承玻璃基板。
10.根据权利要求9所述的半导体封装体的制造方法,其特征在于,加工处理包括在加工基板的一个表面上进行布线的工序。
11.根据权利要求9或10所述的半导体封装体的制造方法,其特征在于,加工处理包括在加工基板的一个表面上形成焊料凸块的工序。
12.一种半导体封装体,其特征在于,其是利用权利要求9~11中任一项所述的半导体封装体的制造方法制作的。
13.一种电子设备,其特征在于,其为具备半导体封装体的电子设备,半导体封装体为权利要求12所述的半导体封装体。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018505515A (ja) * 2014-12-01 2018-02-22 ショット アクチエンゲゼルシャフトSchott AG シート状の独立した部材を有する蓄電システム、独立したシート状の部材、その製造方法、およびその使用
JP6742593B2 (ja) * 2015-01-05 2020-08-19 日本電気硝子株式会社 支持ガラス基板の製造方法及び積層体の製造方法
KR102419729B1 (ko) * 2015-03-10 2022-07-12 니폰 덴키 가라스 가부시키가이샤 반도체용 지지 유리 기판 및 이것을 사용한 적층 기판
US10429892B1 (en) * 2016-01-12 2019-10-01 Apple Inc. Electronic devices with thin display housings
TWI560123B (en) * 2016-06-02 2016-12-01 Chipmos Technologies Inc Disk-like semiconductor package structure and combination thereof with tray
JP6579272B2 (ja) * 2016-08-03 2019-09-25 信越化学工業株式会社 熱伝導性シリコーン組成物
CN206541281U (zh) * 2016-10-12 2017-10-03 肖特玻璃科技(苏州)有限公司 一种电子器件结构及其使用的超薄玻璃板
DE102018209589B4 (de) * 2017-06-22 2023-05-04 Schott Ag Verbund aus einem Bauteil, insbesondere einem elektronischen Bauteil, und einem Glas- oder Glaskeramikmaterial sowie Verfahren zu dessen Herstellung
CN115784607A (zh) * 2017-10-27 2023-03-14 肖特股份有限公司 用于生产平板玻璃的装置和方法
KR20240052939A (ko) * 2021-08-24 2024-04-23 니폰 덴키 가라스 가부시키가이샤 지지 유리 기판, 적층체, 적층체의 제조 방법 및 반도체 패키지의 제조 방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002141313A (ja) * 2000-08-22 2002-05-17 Nikon Corp Cmp装置及び半導体デバイスの製造方法
JP4947754B2 (ja) * 2001-03-27 2012-06-06 日本板硝子株式会社 情報記録媒体用基板及びその製造方法、情報記録媒体、並びにガラス素板
JP4786899B2 (ja) * 2004-12-20 2011-10-05 Hoya株式会社 マスクブランクス用ガラス基板の製造方法,マスクブランクスの製造方法、反射型マスクブランクスの製造方法、露光用マスクの製造方法、反射型マスクの製造方法、及び半導体装置の製造方法
US7662665B2 (en) 2007-01-22 2010-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating a semiconductor package including stress relieving layer for flip chip packaging
JP5688203B2 (ja) * 2007-11-01 2015-03-25 株式会社半導体エネルギー研究所 半導体基板の作製方法
JP5327702B2 (ja) * 2008-01-21 2013-10-30 日本電気硝子株式会社 ガラス基板の製造方法
US8535978B2 (en) * 2011-12-30 2013-09-17 Deca Technologies Inc. Die up fully molded fan-out wafer level packaging
JP5573422B2 (ja) * 2010-06-29 2014-08-20 富士通株式会社 半導体装置の製造方法
US9227295B2 (en) * 2011-05-27 2016-01-05 Corning Incorporated Non-polished glass wafer, thinning system and method for using the non-polished glass wafer to thin a semiconductor wafer
WO2013047585A1 (ja) * 2011-09-30 2013-04-04 AvanStrate株式会社 フラットパネルディスプレイ用ガラス基板の製造方法
JP5826000B2 (ja) * 2011-11-30 2015-12-02 昭和電工株式会社 磁気記録媒体用基板、磁気記録媒体、磁気記録媒体用基板の製造方法及び表面検査方法
US9082764B2 (en) * 2012-03-05 2015-07-14 Corning Incorporated Three-dimensional integrated circuit which incorporates a glass interposer and method for fabricating the same
JP5574454B2 (ja) * 2012-04-06 2014-08-20 AvanStrate株式会社 ガラス基板の製造方法
JP5399542B2 (ja) * 2012-08-08 2014-01-29 富士通株式会社 半導体装置の製造方法
US8785299B2 (en) * 2012-11-30 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package with a fan-out structure and method of forming the same
KR102436788B1 (ko) * 2014-12-04 2022-08-26 니폰 덴키 가라스 가부시키가이샤 유리판
JP6631935B2 (ja) * 2015-01-05 2020-01-15 日本電気硝子株式会社 ガラス板の製造方法
JP6742593B2 (ja) * 2015-01-05 2020-08-19 日本電気硝子株式会社 支持ガラス基板の製造方法及び積層体の製造方法

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