JP2015506042A5 - - Google Patents

Download PDF

Info

Publication number
JP2015506042A5
JP2015506042A5 JP2014547498A JP2014547498A JP2015506042A5 JP 2015506042 A5 JP2015506042 A5 JP 2015506042A5 JP 2014547498 A JP2014547498 A JP 2014547498A JP 2014547498 A JP2014547498 A JP 2014547498A JP 2015506042 A5 JP2015506042 A5 JP 2015506042A5
Authority
JP
Japan
Prior art keywords
slimbus
data
component
clock frequency
data lines
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014547498A
Other languages
English (en)
Other versions
JP6173340B2 (ja
JP2015506042A (ja
Filing date
Publication date
Priority claimed from US13/714,140 external-priority patent/US9929972B2/en
Application filed filed Critical
Publication of JP2015506042A publication Critical patent/JP2015506042A/ja
Publication of JP2015506042A5 publication Critical patent/JP2015506042A5/ja
Application granted granted Critical
Publication of JP6173340B2 publication Critical patent/JP6173340B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Claims (15)

  1. 第1のシリアル低電力チップ間メディアバス,SLIMbus,構成要素(104)から第2のSLIMbus構成要素(106)にデータを送るステップであって、前記データは複数のSLIMbusデータ線(110, 112)のうちの少なくとも第1のSLIMbusデータ線(110)を介して送られる、送るステップを含む方法。
  2. 前記複数のSLIMbusデータ線(110, 112)のうちの複数のSLIMbusデータ線を介して並列に前記データを送るべきか、または、前記複数のSLIMbusデータ線(110, 112)のうちの単一のSLIMbusデータ線を介して直列に前記データを送るべきかを判定するステップをさらに含む、請求項1に記載の方法。
  3. 前記第1のSLIMbusデータ線(110)の第1のクロック周波数を、前記複数のSLIMbusデータ線(110, 112)のうちの第2のSLIMbusデータ線(112)の第2のクロック周波数とは無関係に変更するステップをさらに含み、前記第1のSLIMbusデータ線(110)の前記第1のクロック周波数は、前記第1のSLIMbusデータ線(110)と関連付けられている対応するギアを変化させることによって変更される、請求項1に記載の方法。
  4. 前記複数のSLIMbusデータ線(110, 112)のうちの1つまたは複数の特定のSLIMbusデータ線を前記データを送るために選択するステップをさらに含み、前記選択はスイッチ選択信号(308)に少なくとも部分的に基づく、請求項1に記載の方法。
  5. 前記第1のSLIMbusデータ線(110)は第1の帯域幅をサポートし、前記複数のSLIMbusデータ線(110, 112)のうちの第2のSLIMbusデータ線(112)は第2の帯域幅をサポートし、前記第2の帯域幅は前記第1の帯域幅以上である、請求項1に記載の方法。
  6. 前記方法は、前記第1のSLIMbus構成要素(104)から前記複数のSLIMbusデータ線(110, 112)のうちの前記第1のSLIMbusデータ線(110)または第2のSLIMbusデータ線(112)を介して前記第2のSLIMbus構成要素(106)に第2のデータを送るステップをさらに含み、前記複数のSLIMbusデータ線(110, 112)の各々は、別個のメッセージングおよびフレーミング構成に応答する、請求項1に記載の方法。
  7. 前記データおよび前記第2のデータは、異なるクロックサイクルまたは重なり合ったクロックサイクルの間に共通のクロックサイクルの間に単一の双方向ポート(512)を介して送られる、請求項6に記載の方法。
  8. 前記第1のSLIMbus構成要素(104)が、前記複数のSLIMbusデータ線(110, 112)を含むバス構成に適応しているか否かを判定するステップと、
    1つまたは複数のパケットを、前記判定に少なくとも部分的に基づいて前記複数のSLIMbusデータ線(110, 112)のうちの1つまたは複数を介して前記第1のSLIMbus構成要素(104)に送信するためにスケジューリングするステップと
    を含む、請求項１から７に記載の方法。
  9. 複数のシリアル低電力チップ間メディアバス,SLIMbus,データ線(110, 112)のうちの少なくとも第1のSLIMbusデータ線(110)を介して第2のSLIMbus構成要素(106)にデータを送るように構成されている第1のSLIMbus構成要素(104)を備える装置。
  10. 前記第1のSLIMbus構成要素(104)に、および前記複数のSLIMbusデータ線(110, 112)に結合されているポートデュプリケータ(216)をさらに備える、請求項9に記載の装置。
  11. 前記ポートデュプリケータ(216)は、前記データを送るときに前記複数のSLIMbusデータ線(110, 112)のうちのいずれの1つまたは複数のSLIMbusデータ線を利用すべきかを選択的に判定するように構成され、前記判定は、前記データおよび前記第2のSLIMbus構成要素(106)のうちの少なくとも一方が単一SLIMbusデータ線SLIMbus構成に適応しているかに少なくとも部分的に基づく、請求項10に記載の装置。
  12. 前記第1のSLIMbus構成要素(104)は、前記第2のSLIMbus構成要素(106)から前記複数のSLIMbusデータ線(110, 112)のうちの第2のSLIMbusデータ線(112)を介して第2のデータを受信するようにさらに構成されており、前記第1のSLIMbus構成要素(104)の単一の双方向ポート(726c)を介して前記データが送られ、前記第2のデータが受信される、請求項10に記載の装置。
  13. 前記第1のSLIMbusデータ線(110)と関連付けられている第1のクロック周波数は、前記複数のSLIMbusデータ線(110, 112)のうちの第2のSLIMbusデータ線(112)と関連付けられている第2のクロック周波数に等しいか、または前記第2のクロック周波数とは異なり、前記第1のクロック周波数と前記第2のクロック周波数が等しいとき、前記第1のクロック周波数と前記第2のクロック周波数は前記第1のSLIMbus構成要素(104)の第1のギア(222)に応答し、前記第1のクロック周波数と前記第2のクロック周波数が異なるとき、前記第1のクロック周波数は前記第1のSLIMbus構成要素(104)の第1のギア(222)に応答するとともに、前記第2のクロック周波数は前記第1のSLIMbus構成要素(104)の第2のギア(224)に応答する、請求項9に記載の装置。
  14. 前記第1のSLIMbus構成要素(104)が、前記複数のSLIMbusデータ線(110, 112)を含むバス構成に適応しているか否かを判定するための手段と、
    1つまたは複数のパケットを、前記判定に少なくとも部分的に基づいて前記複数のSLIMbusデータ線(110, 112)のうちの1つまたは複数を介して前記第1のSLIMbus構成要素(104)に送信するためにスケジューリングするための手段と
    をさらに備える、請求項9に記載の装置。
  15. プロセッサによって実行されると、前記プロセッサに、
    シリアル低電力チップ間メディアバス,SLIMbus,構成要素(104)が、複数のSLIMbusデータ線(110, 112)を含むバス構成に適応しているか否かを判定させる動作命令を含む、コンピュータ可読記憶媒体。
JP2014547498A 2011-12-16 2012-12-14 バス上の複数のデータ線を介してデータを送るシステムおよび方法 Expired - Fee Related JP6173340B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201161576840P 2011-12-16 2011-12-16
US61/576,840 2011-12-16
US13/714,140 US9929972B2 (en) 2011-12-16 2012-12-13 System and method of sending data via a plurality of data lines on a bus
US13/714,140 2012-12-13
PCT/US2012/069800 WO2013090752A1 (en) 2011-12-16 2012-12-14 System and method of sending data via a plurality of data lines on a bus

Publications (3)

Publication Number Publication Date
JP2015506042A JP2015506042A (ja) 2015-02-26
JP2015506042A5 true JP2015506042A5 (ja) 2016-01-21
JP6173340B2 JP6173340B2 (ja) 2017-08-02

Family

ID=48610089

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014547498A Expired - Fee Related JP6173340B2 (ja) 2011-12-16 2012-12-14 バス上の複数のデータ線を介してデータを送るシステムおよび方法

Country Status (7)

Country Link
US (1) US9929972B2 (ja)
EP (1) EP2791810B1 (ja)
JP (1) JP6173340B2 (ja)
KR (1) KR20140113632A (ja)
CN (1) CN103975317B (ja)
IN (1) IN2014MN00902A (ja)
WO (1) WO2013090752A1 (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8966302B2 (en) * 2010-06-23 2015-02-24 Broadcom Corporation Method for power management of data buses in electronic devices
US10509761B2 (en) * 2013-11-14 2019-12-17 Qualcomm Incorporated System and method of sending data via additional secondary data lines on a bus
US9904652B2 (en) * 2013-11-14 2018-02-27 Qualcomm Incorporated System and method of sending data via additional secondary data lines on a bus
CN105306380B (zh) * 2014-07-17 2018-08-17 炬芯（珠海）科技有限公司 数据传输方法及其装置和应用
US20160062729A1 (en) * 2014-09-03 2016-03-03 Qualcomm Incorporated Multi-channel audio communication in a serial low-power inter-chip media bus (slimbus) system
US20160142454A1 (en) * 2014-11-14 2016-05-19 Qualcomm Incorporated Multi-channel audio alignment schemes
US20160142455A1 (en) * 2014-11-14 2016-05-19 Qualcomm Incorporated Multi-channel audio alignment schemes
US9841940B2 (en) 2015-06-05 2017-12-12 Qualcomm Incorporated Power reduction through clock management
WO2017052659A1 (en) * 2015-09-25 2017-03-30 Intel Corporation Microelectronic package communication using radio interfaces connected through wiring
CN107643994B (zh) * 2016-07-20 2021-11-30 中兴通讯股份有限公司 终端、终端外设、信号发送及接收方法、数据传输系统
US20180285292A1 (en) * 2017-03-28 2018-10-04 Qualcomm Incorporated System and method of sending data via additional secondary data lines on a bus
CN110287138A (zh) * 2019-06-12 2019-09-27 京微齐力(北京)科技有限公司 一种集成fpga和mipi的电路装置及装置中信号传输方法
CN110825344A (zh) * 2019-11-12 2020-02-21 天津飞腾信息技术有限公司 一种异步数据传输方法和结构
CN111324568A (zh) * 2020-02-20 2020-06-23 深圳震有科技股份有限公司 一种多数据mdio总线

Family Cites Families (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE756377A (fr) * 1969-09-19 1971-03-01 Burroughs Corp Commande de lignes de communication de donnees
US3766531A (en) * 1972-03-13 1973-10-16 Honeywell Inf Systems Communication line multiplexing apparatus having a main memory and an input/output memory
CH584488A5 (ja) * 1975-05-05 1977-01-31 Ibm
US4547880A (en) * 1983-05-13 1985-10-15 Able Computer Communication control apparatus for digital devices
JP2758634B2 (ja) * 1988-03-14 1998-05-28 シャープ株式会社 データ伝送装置
JPH06103898B2 (ja) 1991-05-27 1994-12-14 メガソフト株式会社 シリアル伝送のための機能を利用したパラレル伝送方法
WO1994018766A1 (en) * 1993-02-09 1994-08-18 Dsc Communications Corporation High-speed packet bus
JP3071976B2 (ja) * 1993-03-29 2000-07-31 株式会社日立製作所 通信システムのバス型クロック供給方式
US5557614A (en) * 1993-12-22 1996-09-17 Vlsi Technology, Inc. Method and apparatus for framing data in a digital transmission line
US5815692A (en) * 1995-12-15 1998-09-29 National Semiconductor Corporation Distributed clock generator
DE69731074T2 (de) * 1997-04-30 2005-10-06 Hewlett-Packard Development Co., L.P., Houston Anordnung und Verfahren zur Übertragung von Daten über eine Vielzahl von Kanälen
US6079024A (en) * 1997-10-20 2000-06-20 Sun Microsystems, Inc. Bus interface unit having selectively enabled buffers
US6275498B1 (en) 1998-03-19 2001-08-14 3Com Corporation Extended PHY addressing
US6101567A (en) * 1998-06-03 2000-08-08 Lucent Technologies Inc. Parallel backplane physical layer interface with scalable data bandwidth
KR100264866B1 (ko) * 1998-07-13 2000-09-01 윤종용 다수의 트렁크 기능을 지원하는 디지털 트렁크회로
JP2000173173A (ja) 1998-12-04 2000-06-23 Victor Co Of Japan Ltd 伝送方法、送信装置及び受信装置
JP3465227B2 (ja) 2000-01-26 2003-11-10 日本電気エンジニアリング株式会社 電話端末装置
US6606675B1 (en) * 2000-07-20 2003-08-12 Rambus, Inc. Clock synchronization in systems with multi-channel high-speed bus subsystems
SE516758C2 (sv) * 2000-12-22 2002-02-26 Ericsson Telefon Ab L M Digitalt bussystem
US7305008B2 (en) * 2001-03-14 2007-12-04 Siemens Communications, Inc. Parallel bus LAN
EP1411705B1 (en) 2001-07-25 2008-10-01 Sony Corporation Interface apparatus
US20030158990A1 (en) * 2001-12-11 2003-08-21 Allen Gregory M. Method and apparatus of disabling the pull-up on a USB type of data line
KR100454126B1 (ko) 2002-01-15 2004-10-26 삼성전자주식회사 분리된 클록 라인을 구비한 정보 처리 시스템
US7337344B2 (en) * 2003-01-31 2008-02-26 Point Grey Research Inc. Methods and apparatus for synchronizing devices on different serial data buses
US7469311B1 (en) * 2003-05-07 2008-12-23 Nvidia Corporation Asymmetrical bus
US7188263B1 (en) * 2003-05-07 2007-03-06 Nvidia Corporation Method and apparatus for controlling power state of a multi-lane serial bus link having a plurality of state transition detectors wherein powering down all the state transition detectors except one
US7136953B1 (en) * 2003-05-07 2006-11-14 Nvidia Corporation Apparatus, system, and method for bus link width optimization
US6973519B1 (en) * 2003-06-03 2005-12-06 Lexar Media, Inc. Card identification compatibility
US20040252800A1 (en) * 2003-06-13 2004-12-16 Kishore Kota Multi-channel line interface unit with on-chip clock management
DE10344818B4 (de) * 2003-09-27 2008-08-14 Qimonda Ag Vorrichtung zum Kalibrieren der relativen Phase zweier Empfangssignale eines Speicherbausteins
US7158536B2 (en) 2004-01-28 2007-01-02 Rambus Inc. Adaptive-allocation of I/O bandwidth using a configurable interconnect topology
TWI233736B (en) * 2004-03-09 2005-06-01 Benq Corp Data rate adjustment device and system thereof
US7197591B2 (en) * 2004-06-30 2007-03-27 Intel Corporation Dynamic lane, voltage and frequency adjustment for serial interconnect
CN100547933C (zh) 2004-12-13 2009-10-07 埃派克森微电子有限公司 用于时钟信号同步的系统和方法
US7627069B2 (en) * 2005-01-27 2009-12-01 Rambus Inc. Digital transmit phase trimming
US7245552B2 (en) * 2005-06-22 2007-07-17 Infineon Technologies Ag Parallel data path architecture
KR100976290B1 (ko) * 2005-11-29 2010-08-16 엔엑스피 비 브이 버스 스테이션 회로, 다수의 버스 스테이션 회로를 포함하는 전자 시스템, 버스 스테이션 회로의 동작 방법 및 메시지 전송 방법
KR100805836B1 (ko) * 2006-07-26 2008-02-21 삼성전자주식회사 버스 폭 설정 장치, 디스플레이 장치 그리고 버스 폭 설정방법
JP5205819B2 (ja) * 2007-06-06 2013-06-05 日本電気株式会社 通信システムおよびそのパケットスケジューリング方法ならびに送信ノード
US7949817B1 (en) * 2007-07-31 2011-05-24 Marvell International Ltd. Adaptive bus profiler
CA2632031A1 (en) * 2007-09-05 2009-03-05 Faisal Dada Aligning data on parallel transmission lines
WO2009036390A1 (en) * 2007-09-14 2009-03-19 Sierra Monolithics, Inc. High-speed serializer, related components, systems and methods
US7809869B2 (en) * 2007-12-20 2010-10-05 International Business Machines Corporation Throttling a point-to-point, serial input/output expansion subsystem within a computing system
US8103918B2 (en) * 2008-03-25 2012-01-24 Arm Limited Clock control during self-test of multi port memory
US8661173B2 (en) 2008-03-31 2014-02-25 Intel Corporation USB data striping
US8341303B2 (en) 2008-06-30 2012-12-25 Intel Corporation Asymmetrical universal serial bus communications
US20100005212A1 (en) * 2008-07-01 2010-01-07 International Business Machines Corporation Providing a variable frame format protocol in a cascade interconnected memory system
WO2010026446A1 (en) * 2008-09-04 2010-03-11 Freescale Semiconductor, Inc. Method and apparatus for transmitting data
US8495310B2 (en) * 2008-09-22 2013-07-23 Qimonda Ag Method and system including plural memory controllers and a memory access control bus for accessing a memory device
US20100191995A1 (en) 2009-01-26 2010-07-29 Koby Levy In-Band Sleep Protocol for Embedded Bus
JP5333753B2 (ja) * 2009-04-07 2013-11-06 Ｎｌｔテクノロジー株式会社 液晶表示装置及び信号処理方法
US8621128B2 (en) * 2009-12-04 2013-12-31 St-Ericsson Sa Methods and systems for reliable link startup
US9355051B2 (en) * 2010-09-10 2016-05-31 Cypress Semiconductor Corporation Apparatus, method, and manufacture for using a read preamble to optimize data capture
US8762760B2 (en) * 2010-09-14 2014-06-24 Xilinx, Inc. Method and apparatus for adaptive power control in a multi-lane communication channel
JP5598220B2 (ja) * 2010-09-30 2014-10-01 ソニー株式会社 送信装置、送信方法、受信装置、受信方法および送受信システム
US8681839B2 (en) * 2010-10-27 2014-03-25 International Business Machines Corporation Calibration of multiple parallel data communications lines for high skew conditions
KR101548891B1 (ko) * 2010-11-19 2015-09-01 샤프 가부시키가이샤 데이터 전송 회로, 데이터 전송 방법, 표시 장치, 호스트측 장치 및 전자 기기
US8745455B2 (en) * 2010-11-23 2014-06-03 Intel Corporation Providing an on-die logic analyzer (ODLA) having reduced communications
US9043634B2 (en) 2011-04-29 2015-05-26 Qualcomm Incorporated Methods, systems, apparatuses, and computer-readable media for waking a SLIMbus without toggle signal
US9065674B2 (en) 2011-04-29 2015-06-23 Qualcomm Incorporated Multiple slimbus controllers for slimbus components
US9736548B2 (en) * 2011-06-08 2017-08-15 Qualcomm Incorporated Multipath rate adaptation

Similar Documents

Publication Publication Date Title
JP2015506042A5 (ja)
JP2016500174A5 (ja)
JP2017520053A5 (ja)
JP2017537382A5 (ja)
JP2013025795A5 (ja)
JP2017531943A5 (ja)
JP2015019373A5 (ja)
JP2014507035A5 (ja)
CN103617138A (zh) 多主机仲裁方法及多主机通信系统
WO2012068486A3 (en) Load/store circuitry for a processing cluster
JP2009077412A5 (ja)
JP2009525515A5 (ja)
JP2011055515A5 (ja) 通信システムおよび主装置および従装置
CN108052473B (zh) 串行通信装置
PH12017500531A1 (en) Embedded universal serial bus (usb) debug (eud) for multi-interfaced debugging in electronic systems
JP2015528163A5 (ja)
JP2017514230A5 (ja)
EP2565782A3 (en) Slave mode transmit with zero delay for audio interface
CN102073611B (zh) 一种i2c总线控制系统及方法
JP2008003711A5 (ja)
CN103077144A (zh) 一种确保数据完整的spi通讯接口及其通讯方法
JP2018508871A5 (ja)
JP2012063981A5 (ja)
CN203117968U (zh) 一种spi通讯接口
JP2007124540A5 (ja)