JP2015133482A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2015133482A
JP2015133482A JP2014250466A JP2014250466A JP2015133482A JP 2015133482 A JP2015133482 A JP 2015133482A JP 2014250466 A JP2014250466 A JP 2014250466A JP 2014250466 A JP2014250466 A JP 2014250466A JP 2015133482 A JP2015133482 A JP 2015133482A
Authority
JP
Japan
Prior art keywords
transistor
film
layer
oxide semiconductor
oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014250466A
Other languages
English (en)
Other versions
JP2015133482A5 (ja
JP6486091B2 (ja
Inventor
山崎　舜平
Shunpei Yamazaki
舜平 山崎
岡崎　健一
Kenichi Okazaki
健一 岡崎
片山　雅博
Masahiro Katayama
雅博 片山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2014250466A priority Critical patent/JP6486091B2/ja
Publication of JP2015133482A publication Critical patent/JP2015133482A/ja
Publication of JP2015133482A5 publication Critical patent/JP2015133482A5/ja
Application granted granted Critical
Publication of JP6486091B2 publication Critical patent/JP6486091B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/133345—Insulating layers
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1335—Structural association of cells with optical devices, e.g. polarisers or reflectors
    • G02F1/133553—Reflecting elements
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1337—Surface-induced orientation of the liquid crystal molecules, e.g. by alignment layers
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1339—Gaskets; Spacers; Sealing of cells
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/13439—Electrodes characterised by their electrical, optical, physical properties; materials therefor; method of making
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1251—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs comprising TFTs having a different architecture, e.g. top- and bottom gate TFTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements

Abstract

【課題】回路の機能に合わせて、デバイス構造の異なる複数種類のトランジスタを備えた半導体装置を提供する。【解決手段】同一基板上に、デバイス構造の異なる第１のトランジスタ乃至第３のトランジスタを有する。第１のトランジスタの半導体層は、積層構造の酸化物半導体膜でなり、第２および第３のトランジスタの半導体層は、単層構造の酸化物半導体膜でなる。また、第１および第２のトランジスタは、ゲート電極に接続されたバックゲート電極を有する。【選択図】図２

Description

本発明の一形態は、トランジスタを有する半導体装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
金属酸化物は多様に存在し、様々な用途に用いられている。金属酸化物として酸化インジウムはよく知られた材料であり、例えば、液晶表示装置などでは透明電極材料として用いられている。
金属酸化物の中には半導体特性を示すものがある。半導体特性を示す金属酸化物は化合物半導体の一種である。化合物半導体とは、２種以上の原子が結合してできる半導体である。一般的に、金属酸化物は絶縁体となる。しかし、金属酸化物を構成する元素の組み合わせによっては、半導体となることが知られている。例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などは半導体特性を示すことが知られている。また、酸化亜鉛、又はＩｎ−Ｇａ−Ｚｎ系酸化物を用いたトランジスタをアクティブマトリクス型表示装置の画素のスイッチング素子などに用いる技術が開示されている（特許文献１及び特許文献２参照）。
また、酸化物半導体が用いられたトランジスタは、アモルファスシリコンを用いたトランジスタに比べて電界効果移動度が高い。そのため、当該トランジスタを用いて、表示装置などの駆動回路を構成することもできる。
表示装置としては、ＥＬ（エレクトロルミネセンス）表示装置や、電子ペーパーや、液晶表示装置などがあり、中でも高精細な表示が可能であるアクティブマトリクス型ＥＬ表示装置が注目を集めている。アクティブマトリクス型ＥＬ表示装置では、画素に複数のスイッチング素子を配置し、そのうちの少なくとも一つのスイッチング素子と電気的に接続する発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
アクティブマトリクス型表示装置の用途は拡大しており、画面サイズの大面積化、高精細化及び高開口率化の要求が高まっている。また、アクティブマトリクス型表示装置の生産方法には高い生産性及び生産コストの低減が求められる。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
絶縁表面上に複数の異なる回路を形成する場合、回路の機能等に応じて、それらを構成するトランジスタに要求される特性が異なる。アクティブマトリクス型表示装置の場合、画素部のトランジスタには、例えば、優れたスイッチング特性（電流のオンオフ比が大きいこと等）が要求される。駆動回路のトランジスタには、例えば、動作速度が速いことが要求される。表示装置が高精細であればあるほど、画像データの書き込み時間が短くなるため、駆動回路のトランジスタは高速で動作するトランジスタであることが好ましい。
本発明の一態様の課題は、新規な半導体装置、その作製方法、およびその駆動方法等を提供することにある。例えば、本発明の一態様の課題は、動作速度が向上された半導体装置を提供すること、または、劣化しにくい半導体装置を提供すること、または、複数種類の回路の機能にそれぞれ合わせた複数種のトランジスタを備えた半導体装置を提供することである。
なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全て解決する必要はない。また、明細書、図面、請求項などの記載から、列記した以外の課題が自ずと明らかとなるものであり、これらの課題も本発明の一態様の課題となり得る。
本発明の一態様は、基板上に、第１および第２のトランジスタを含む第１の回路、および第３のトランジスタを含む第２の回路を有し、第１のトランジスタは、第１の酸化物半導体膜、および第２の酸化物半導体膜の順に積層された第１の半導体層を有し、第２のトランジスタは、第２の酸化物半導体膜を含む第２の半導体層を有し、第３のトランジスタは、第２の酸化物半導体膜を含む第３の半導体層を有し、第１のトランジスタは、ゲートに接続されたバックゲートを有する半導体装置である。
本発明の一態様は、基板上に、第１および第２のトランジスタを含む第１の回路、および第３のトランジスタを含む第２の回路を有し、第１のトランジスタは、第１の酸化物半導体膜、第２の酸化物半導体膜および第３の酸化物半導体膜の順に積層された第１の半導体層を有し、第２のトランジスタは、第３の酸化物半導体膜を含む第２の半導体層を有し、第３のトランジスタは、第３の酸化物半導体膜を含む第３の半導体層を有し、第１のトランジスタは、ゲートに接続されたバックゲートを有する半導体装置である。
上記の態様らにおいて第１のトランジスタのチャネル長を、２．５μｍ未満とすることができる。または第２のトランジスタに、ゲートに接続されたバックゲートを設けることができる。
本発明の一態様により、新規な半導体装置、その作製方法、およびその駆動方法等を提供することが可能になる。例えば、本発明の一態様により、動作速度が向上された半導体装置を提供すること、または、劣化しにくい半導体装置を提供することが可能になる。または、例えば、本発明の一態様により、外部接続の端子数が削減され、且つ高画質な表示装置を提供することが可能になる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。また、本発明の一態様について、上記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかになるものである。
半導体装置の構成例を説明する図。 半導体装置の構成例を説明する図。 半導体装置の構成例を説明する図。 半導体装置の構成例を説明する図。 半導体装置の構成例を説明する図。 半導体装置の構成例を説明する図。 半導体装置の作製例を説明する図。 半導体装置の作製例を説明する図。 半導体装置の作製例を説明する図。 半導体装置の構成例を説明する図。 半導体装置の構成例を説明する図。 半導体装置の構成例を説明する図。 半導体装置の構成例を説明する図。 半導体装置の構成例を説明する図。 半導体装置の構成例を説明する図。 表示装置の構成例を説明する図。 順序回路の構成例を説明する図。 シフトレジスタの構成例を説明する図。 分配回路の構成例を説明する図。 分配回路の構成例を説明する図。 保護回路の構成例を説明する図。 画素の構成例および駆動方法例を説明する図。 画素の構成例を説明する図。 画素の構成例を説明する図。 画素の構成例を説明する図。 表示装置の構成例を説明する図。 表示装置の構成例を説明する図。 半導体装置の作製例を説明する図。 半導体装置の作製例を説明する図。 半導体装置の作製例を説明する図。 表示装置の構成例を説明する図。 表示装置の回路基板の構成例を説明する図。 情報処理装置の構成例を説明する図。 電子機器の構成例を説明する図。 酸化物半導体の断面ＴＥＭ像および局所的なフーリエ変換像。 酸化物半導体膜のナノビーム電子回折パターンを示す図、および透過電子回折測定装置の構成例を示す図。 透過電子回折測定による構造解析の一例を示す図、および平面ＴＥＭ像。
本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタおよびダイオードなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。撮像装置、表示装置、液晶表示装置、発光装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器、電気機器、および機械装置等は、半導体装置を有している場合がある。
第１、第２、第３などの序数詞は、順序を表すだけではなく、構成要素の混同を避けるために使用する場合がある。この場合、序数詞の使用は構成要素の個数を限定するものではない。例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて、発明の一態様を説明することができる。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
トランジスタにおいて「ソース」や「ドレイン」の機能は、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。ただし、一般的に、ある一点における電位と基準となる電位（例えば接地電位）との電位差のことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多い。このため、本明細書では特に指定する場合を除き、電位を電圧と読み替えてもよいし、電圧を電位と読み替えてもよいこととする。
また、本明細書において、ゲート電圧が０Ｖの場合、ドレイン電流が流れていないとみなすことができるトランジスタを、ノーマリーオフ特性を有するトランジスタと定義する。また、ゲート電圧が０Ｖの場合、ドレイン電流が流れているとみなすことができるトランジスタを、ノーマリーオン特性を有するトランジスタと定義する。チャネル形成領域が酸化物半導体膜で形成されているトランジスタ（以下、ＯＳトランジスタ）は、主にｎチャネル型トランジスタになる。
ＯＳトランジスタのチャネル長とは、例えば、トランジスタの上面図において、酸化物半導体膜（またはトランジスタがオン状態のときに酸化物半導体膜の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルが形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
ＯＳトランジスタにおいて、チャネル幅とは、例えば、酸化物半導体膜（またはトランジスタがオン状態のときに酸化物半導体膜の中で電流の流れている部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース電極とドレイン電極とが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルが形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、ＯＳトランジスタの構造によっては、実際にチャネルが形成される領域におけるチャネル幅（以下、実効的なチャネル幅とよぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅とよぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、酸化物半導体膜の上面に形成されるチャネル領域の割合に対して、酸化物半導体膜の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルが形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、酸化物半導体膜の形状が既知という仮定が必要である。したがって、酸化物半導体膜の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図（レイアウト図）において、酸化物半導体膜とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」とよぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、および囲い込みチャネル幅などは、トランジスタの断面ＴＥＭ像などを取得し、その画像を解析することなどによって、値を決定することができる。
トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算で求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値になる場合がある。
以下に説明する実施の形態及び実施例において、同一部分または同様の機能を有する部分には、同一の符号または同一のハッチパターンを異なる図面間で共通して用いる場合がある。また、そのような部分については、その繰り返しの説明は省略する場合がある。本明細書で参照する図に記載されている構成要素のサイズ（例えば、膜の厚さ、基板の厚さ、部材の長さ、領域のサイズ等）は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
また、以下に複数の本発明の実施の形態を示すが、互いの実施の形態を適宜組み合わせることが可能である。また、１つの実施の形態の中に、いくつかの構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
（実施の形態１）
本実施の形態では、半導体装置の一例として、チャネル形成領域が酸化物半導体膜で形成されているトランジスタ（ＯＳトランジスタ）、およびその作製方法等について説明する。また、本実施の形態では、デバイス構造の異なる複数のトランジスタを同一絶縁表面に有する半導体装置について説明する。
図１Ａ、図１Ｂおよび図１Ｃに、デバイス構造の異なる３つのトランジスタ（ＴＡ１、ＴＡ２、ＴＢ１）の上面図（レイアウト図）と、それぞれの回路記号を示す。図２は、トランジスタ（ＴＡ１、ＴＡ２、ＴＢ１）の断面図である。トランジスタＴＡ１のａ１−ａ２線およびｂ１−ｂ２線による断面図、トランジスタＴＡ２のａ３−ａ４線およびｂ３−ｂ４線による断面図、ならびにトランジスタＴＢ１のａ５−ａ６線、ｂ５−ｂ６線による断面図を、図２Ａ、図２Ｂに示す。これらトランジスタのチャネル長方向の断面構造が、図２Ａに示され、同チャネル幅方向の断面構造が図２Ｂに示されている。
図２Ａ、図２Ｂに示すように、トランジスタ（ＴＡ１、ＴＡ２、ＴＢ１）は、同一絶縁表面上に集積されており、これらのトランジスタは、同一の作製工程で作製することが可能である。なお、ここではデバイス構造の明瞭化のため、各トランジスタのゲート（Ｇ）、ソース（Ｓ）、およびドレイン（Ｄ）へ信号や電位を供給するための配線との電気的な接続は省略している。
トランジスタＴＡ１（図１Ａ）、トランジスタＴＡ２（図１Ｂ）は、ゲート（Ｇ）とバックゲート（ＢＧ）を有するトランジスタである。トランジスタＴＡ１、トランジスタＴＡ２はバックゲートをゲートに接続した構造である。トランジスタＴＢ１（図１Ｃ）は、ＢＧを有さないトランジスタである。図２に示すように、これらのトランジスタ（ＴＡ１、ＴＡ２、ＴＢ１）は、基板１０に形成されている。以下、図１、図２を参照して、これらのトランジスタの構成を説明する。
＜トランジスタＴＡ１＞
トランジスタＴＡ１は、ゲート電極ＧＥ１、ソース電極ＳＥ１、ドレイン電極ＤＥ１、バックゲート電極ＢＧＥ１、および酸化物半導体層ＯＳ１を有する。
以下の説明において、トランジスタＴＡ１をＴＡ１と呼ぶ、バックゲートをＢＧと呼ぶ、酸化物半導体層ＯＳ１をＯＳ１や層ＯＳ１と呼ぶ等、素子や素子の構成要素を省略して呼ぶ場合がある。また、信号、電位、回路などについても同様に省略する場合がある。
また、本実施の形態では、ＯＳトランジスタのチャネル長は、ソース電極とドレイン電極間の距離とする。また、ＯＳトランジスタのチャネル幅は、酸化物半導体層とゲート電極が重なる領域でのソース電極またはドレイン電極の幅とする。例えば、図１Ａに示すように、トランジスタＴＡ１のチャネル長はＬａ１であり、チャネル幅はＷａ１である。
層ＯＳ１は、絶縁層２１を介して電極ＧＥ１と重なっている。層ＯＳ１の上面および側面に接して一対の電極（ＳＥ１、ＤＥ１）が形成されている。図１Ａに示すように、層ＯＳ１は、電極ＧＥ１および一対の電極（ＳＥ１、ＤＥ１）と重ならない部分を有している。層ＯＳ１は、チャネル長方向の長さがチャネル長Ｌａ１よりも長く、かつチャネル幅方向の長さがチャネル幅Ｗａ１よりも長い。
層ＯＳ１、電極ＧＥ１、電極ＳＥ１および電極ＤＥ１を覆って、絶縁層２２および絶縁層２３が形成されている。絶縁層２３上に電極ＢＧＥ１が形成されている。電極ＢＧＥ１は、層ＯＳ１および電極ＧＥ１と重なるように設けられている。ここでは、一例として、レイアウト図において、電極ＧＥ１と同じ形状で、同じ位置に配置されるように電極ＢＧＥ１を設けている。電極ＢＧＥ１は、絶縁層２１−２３を貫通する開口ＣＧ１において、電極ＧＥ１に接している。この構造により、トランジスタＴＡ１のゲート（Ｇ）とバックゲート（ＢＧ）が電気的に接続される。
図２Ｂのチャネル幅方向の断面図が示すように、トランジスタＴＡ１は、チャネル形成領域（チャネル）が電極ＧＥ１および電極ＢＧＥ１で囲まれているデバイス構造を有する。そのため、ＴＡ１のチャネル形成領域は、電極ＧＥ１だけでなく電極ＢＧＥ１により形成される電場の影響を受けることになる。そのため、バックゲート電極ＢＧＥ１をゲート電極ＧＥ１に接続することで、トランジスタＴＡ１のオン電流を増加させることができる。また、トランジスタＴＡ１の電界効果移動度を向上させることができる。また、トランジスタＴＡ１のしきい値電圧など電気特性の変動を抑えることができる。
また、バックゲート電極ＢＧＥ１を設けることで、トランジスタＴＡ１の強度を向上させることができる。基板１０の曲げ等の変形に対して、電極ＢＧＥ１が補強部材となってトランジスタＴＡ１を壊れにくくすることができる。
チャネル形成領域を含む層ＯＳ１は多層構造であり、ここでは、一例として３つの酸化物半導体膜（３１、３２、３３）でなる３層構造としている。層ＯＳ１を構成する酸化物半導体膜は、少なくとも１つ同じ金属元素を含む金属酸化物膜であることが好ましく、Ｉｎを含むことが特に好ましい。トランジスタの半導体層を構成することが可能なＩｎを含む金属酸化物としては、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）が代表的である。また、このような金属酸化物に他の元素や材料を添加した材料を用いることもできる。
酸化物半導体膜３２は、トランジスタＴＡ１のチャネル形成領域を構成する膜である。また、酸化物半導体膜３３は、後述するトランジスタＴＡ２およびトランジスタＴＢ１では、チャネル形成領域を構成する膜である。そのため、トランジスタＴＡ１では酸化物半導体膜３２に、トランジスタＴＡ２およびＴＢ１では酸化物半導体膜３３にチャネルが形成されるように、酸化物半導体膜３１−３３の主成分である金属元素の原子数比を調節することが好ましい。
トランジスタＴＡ１において、酸化物半導体膜３２にチャネルが形成されるようにすることで、チャネル形成領域が絶縁層２１、絶縁層２２に接しないようにすることができる。また、酸化物半導体膜３１−３３を少なくとも１つ同じ金属元素を含む金属酸化物膜とすることで、酸化物半導体膜３２と酸化物半導体膜３１の界面、および酸化物半導体膜３２と酸化物半導体膜３３の界面において、界面散乱が起こりにくくすることができる。これにより、トランジスタＴＡ１の電界効果移動度をトランジスタＴＡ２やトランジスタＴＢ１よりも高くすることができる、また、オン状態でのドレイン電流（オン電流）を増加させることができる。
＜トランジスタＴＡ２＞
トランジスタＴＡ２は、ゲート電極ＧＥ２、ソース電極ＳＥ２、ドレイン電極ＤＥ２、バックゲート電極ＢＧＥ２、および酸化物半導体層ＯＳ２を有する。電極ＢＧＥ２は、絶縁層２１−２３を貫通する開口ＣＧ２において電極ＧＥ２に接している。トランジスタＴＡ２は、トランジスタＴＡ１の変形例であり、層ＯＳ２が酸化物半導体膜３３でなる単層構造である点でトランジスタＴＡ１と異なり、その他については同様である。ここでは、トランジスタＴＡ２のチャネル長Ｌａ２、チャネル幅Ｗａ２は、トランジスタＴＡ１のチャネル長Ｌａ１、チャネル幅Ｗａ１と等しくなるようにしている。
＜トランジスタＴＢ１＞
トランジスタＴＢ１は、ゲート電極ＧＥ３、ソース電極ＳＥ３、ドレイン電極ＤＥ３および酸化物半導体層ＯＳ３を有する。トランジスタＴＢ１は、トランジスタＴＡ２の変形例である。層ＯＳ３は、トランジスタＴＡ２と同様に酸化物半導体膜３３でなる単層構造である。トランジスタＴＡ２とは、バックゲート電極を有していない点で異なる。また、層ＯＳ３および電極（ＧＥ３、ＳＥ３、ＤＥ３）のレイアウトおよびサイズが異なる。図１Ｃに示すように、層ＯＳ３は、電極ＧＥ３と重なっていない領域は、電極ＳＥ３または電極ＤＥ３の何れかと重なっている。そのため、トランジスタＴＢ１のチャネル幅Ｗｂ１は、層ＯＳ３の幅で決定される。チャネル長Ｌｂ１は、トランジスタＴＡ２と同様、電極ＳＥ３と電極ＤＥ３間の距離で決定され、ここでは、トランジスタＴＡ２のチャネル長Ｌａ２よりも長くしている。
［絶縁層］
絶縁層２１、絶縁層２２および絶縁層２３は、基板１０のトランジスタ（ＴＡ１、ＴＡ２、ＴＢ１）が形成される領域全体に形成される膜である。絶縁層２１、２２および２３は、単層あるいは複数層の絶縁膜で形成される。絶縁層２１は、トランジスタ（ＴＡ１、ＴＡ２、ＴＢ１）のゲート絶縁層を構成する膜である。また、絶縁層２２および絶縁層２３は、トランジスタ（ＴＡ１、ＴＡ２、ＴＢ１）のバックチャネル側のゲート絶縁層を構成する膜である。また、最上面の絶縁層２３は、基板１０に形成されるトランジスタの保護膜として機能するような材料で形成することが好ましい。絶縁層２３は適宜設ければよい。３層目の電極ＢＧＥ１と２層目の電極（ＳＥ１、ＤＥ１）を絶縁するために、これらの間に少なくとも１層絶縁膜が存在していればよい。
これら絶縁層２１−２３を構成する絶縁膜としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタル等でなる膜があげられる。また、これらの絶縁膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて形成することができる。
［酸化物半導体膜］
ここでは、ＯＳトランジスタの半導体層を構成する酸化物半導体膜について説明する。層ＯＳ１のように半導体層を多層構造とする場合、これらを構成する酸化物半導体膜は、少なくとも１つ同じ金属元素を含む金属酸化物膜であることが好ましく、Ｉｎを含むことが好ましい。
例えば、酸化物半導体膜３１がＩｎ−Ｇａ酸化物膜の場合、Ｉｎの原子数比をＧａの原子数比よりも小さくする。Ｉｎ−Ｍ−Ｚｎ酸化物膜（ＭはＡｌ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、Ｉｎの原子数比をＭの原子数比よりも小さくする。この場合、Ｚｎの原子数比が最も大きくなるようにすることができる。
例えば、酸化物半導体膜３２がＩｎ−Ｇａ酸化物膜の場合、Ｉｎの原子数比をＧａの原子数比よりも大きくする。Ｉｎ−Ｍ−Ｚｎ酸化物膜の場合、Ｉｎの原子数比をＭの原子数比よりも大きくする。Ｉｎ−Ｍ−Ｚｎ酸化物膜では、Ｉｎの原子数比がＭおよびＺｎの原子数比よりも大きくすることが好ましい。
例えば、酸化物半導体膜３３がＩｎ−Ｇａ酸化物膜の場合、Ｉｎの原子数比をＧａの原子数比と同じにする、または小さくする。Ｉｎ−Ｍ−Ｚｎ酸化物膜の場合、Ｉｎの原子数比をＭの原子数比と同じにする。この場合、Ｚｎの原子数比が、ＩｎおよびＭよりも大きくすることができる。ここでは、酸化物半導体膜３３は、トランジスタＴＡ２、トランジスタＴＢ１のチャネル形成領域を構成する膜である。
酸化物半導体膜３１−３３の原子数比は、スパッタリング法で成膜する場合は、ターゲットの構成材料の原子数比等を調節することで調節可能である。また、ＣＶＤ法で成膜する場合は、原料ガスの流量比などを調節することで調節可能である。以下、酸化物半導体膜３１−３３として、スパッタリング法でＩｎ−Ｍ−Ｚｎ酸化物膜を形成する場合を例に、成膜に使用されるターゲットについて述べる。
酸化物半導体膜３１のターゲットの金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１とすると、ｘ１／ｙ１は、１／６以上１未満であることが好ましい。また、ｚ１／ｙ１は、１／３以上６以下、さらには１以上６以下であることが好ましい。
ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８、Ｉｎ：Ｍ：Ｚｎ＝１：４：４、Ｉｎ：Ｍ：Ｚｎ＝１：４：５、Ｉｎ：Ｍ：Ｚｎ＝１：４：６、Ｉｎ：Ｍ：Ｚｎ＝１：４：７、Ｉｎ：Ｍ：Ｚｎ＝１：４：８、Ｉｎ：Ｍ：Ｚｎ＝１：５：５、Ｉｎ：Ｍ：Ｚｎ＝１：５：６、Ｉｎ：Ｍ：Ｚｎ＝１：５：７、Ｉｎ：Ｍ：Ｚｎ＝１：５：８、Ｉｎ：Ｍ：Ｚｎ＝１：６：８等がある。
酸化物半導体膜３２のターゲットの金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｘ２／ｙ２は、１より大きく６以下であることが好ましい。また、ｚ２／ｙ２は１より大きく６以下であることが好ましい。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝２：１：１．５、Ｉｎ：Ｍ：Ｚｎ＝２：１：２．３、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝３：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：４等がある。
酸化物半導体膜３３のターゲットの金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３とすると、ｘ３／ｙ３は、１／６以上１以下であることが好ましい。また、ｚ３／ｙ３は、１／３以上６以下、さらには１以上６以下であることが好ましい。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８、Ｉｎ：Ｍ：Ｚｎ＝１：４：４、Ｉｎ：Ｍ：Ｚｎ＝１：４：５、Ｉｎ：Ｍ：Ｚｎ＝１：４：６、Ｉｎ：Ｍ：Ｚｎ＝１：４：７、Ｉｎ：Ｍ：Ｚｎ＝１：４：８、Ｉｎ：Ｍ：Ｚｎ＝１：５：５、Ｉｎ：Ｍ：Ｚｎ＝１：５：６、Ｉｎ：Ｍ：Ｚｎ＝１：５：７、Ｉｎ：Ｍ：Ｚｎ＝１：５：８、Ｉｎ：Ｍ：Ｚｎ＝１：６：８等がある。
Ｉｎ−Ｍ−Ｚｎ酸化物膜の成膜用ターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ：ｙ：ｚとした場合、１≦ｚ／ｙ≦６とすることで、Ｉｎ−Ｍ−Ｚｎ酸化物膜としてＣＡＡＣ−ＯＳ膜が形成されやすくなるため好ましい。なお、ＣＡＡＣ−ＯＳ膜については後述する。
酸化物半導体膜３１−３３としては、キャリア密度の低い酸化物半導体膜を用いる。例えば、酸化物半導体膜３１−３３として、キャリア密度が１×１０１７個／ｃｍ３以下、好ましくは１×１０１５個／ｃｍ３以下、さらに好ましくは１×１０１３個／ｃｍ３以下、特に好ましくは８×１０１１／ｃｍ３以下、さらに好ましくは１×１０１１／ｃｍ３以下、さらに好ましくは１×１０１０／ｃｍ３以下であり、１×１０−９／ｃｍ３以上の酸化物半導体膜を用いる。
酸化物半導体膜３１−３３として、不純物濃度が低く、欠陥準位密度の低い酸化物半導体膜を用いることで、さらに優れた電気特性を有するトランジスタを作製することができる。ここでは、不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性または実質的に高純度真性とよぶ。高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる場合がある。従って、当該酸化物半導体膜にチャネル領域が形成されるトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、オフ電流が著しく小さく、チャネル幅が１×１０６μｍでチャネル長Ｌが１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。従って、当該酸化物半導体膜にチャネル領域が形成されるトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。不純物としては、水素、窒素、アルカリ金属、またはアルカリ土類金属等がある。
酸化物半導体膜に含まれる水素は金属原子と結合する酸素と反応して水になると共に、酸素が脱離した格子（または酸素が脱離した部分）に酸素欠損が形成される。当該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合することで、キャリアである電子を生成する場合がある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。
このため、酸化物半導体膜３１−３３は酸素欠損と共に、水素ができる限り低減されていることが好ましい。具体的には、酸化物半導体膜３１−３３において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とする。
酸化物半導体膜３１−３３に第１４族元素の一つであるシリコンや炭素が含まれると、膜中の酸素欠損が増加し、これらの膜がｎ型化してしまう。このため、酸化物半導体膜３１−３３におけるシリコンや炭素の濃度（ＳＩＭＳにより得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体膜３１−３３において、ＳＩＭＳにより得られるアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、酸化物半導体膜３１−３３のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。
酸化物半導体膜３１−３３に窒素が含まれていると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。そのため窒素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすいので、酸化物半導体膜３１−３３の窒素含有量はできる限り低減されていることが好ましい、例えば、二次イオン質量分析法により得られる窒素濃度を５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
以上、酸化物半導体膜３１−３３について述べたが、これらに限られず、必要とするトランジスタの半導体特性及び電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成の酸化物半導体膜を用いればよい。また、必要とするトランジスタの半導体特性及び電気特性を得るために、酸化物半導体膜３１−３３のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
トランジスタＴＡ１は、ＧａまたはＭ（ＭはＡｌ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の原子数比よりもＩｎの原子数比が大きい酸化物半導体膜３２でチャネルが形成されるため、電界効果移動度を高くすることができる。代表的には、その電界効果移動度は、１０ｃｍ２／Ｖｓより大きく６０ｃｍ２／Ｖｓ未満、好ましくは１５ｃｍ２／Ｖｓ以上５０ｃｍ２／Ｖｓ未満である。そのため、アクティブマトリクス型表示装置の回路にトランジスタＴＡ１を用いる場合は、高速動作が要求される駆動回路に好適である。
チャネル形成領域が酸化物半導体膜３３で形成されるトランジスタＴＡ２、ＴＢ１は、トランジスタＴＡ１よりも電界効果移動度が低く、その大きさは、３ｃｍ２／Ｖｓ以上１０ｃｍ２／Ｖｓ以下程度である。トランジスタＴＡ２、ＴＢ１は、酸化物半導体膜３２を有していないため、トランジスタＴＡ１よりも光によって劣化しにくく、光照射によるオフ電流の増大量が少ない。そのため、チャネル形成領域が酸化物半導体膜３３で形成されるトランジスタＴＡ２、ＴＢ１は光が照射されるような画素部に好適である。１０ｃｍ２／Ｖｓ以下程度の電界効果移動度とする場合、トランジスタのチャネル長は２．５μｍ以上とることができる。
トランジスタＴＡ１は、酸化物半導体膜３２を有しないトランジスタＴＡ２と比較して、光が照射されるとオフ状態における電流が増大しやすい。そのため、トランジスタＴＡ１は、遮光が十分できない画素部よりも、光の影響が少ない画素部の周辺回路（例えば、駆動回路）に適している。もちろん、トランジスタＴＡ２、ＴＢ１のような構成のトランジスタも、駆動回路などの画素部以外の回路に設けることが可能である。
以上、トランジスタ（ＴＡ１、ＴＡ２、ＴＢ１）について述べたが、これらに限られず、必要とするトランジスタの半導体特性及び電気特性に応じて、トランジスタの構成を変更すればよい。例えば、バックゲート電極の有無、酸化物半導体層の積層構造、酸化物半導体層、ゲート電極、ソース電極およびドレイン電極の形状や配置等を適宜変更することができる。以下、トランジスタのいくつかの他の構成例を示す。
＜トランジスタＴＡ３、ＴＡ４＞
図３Ａ、図３Ｂに、それぞれ、トランジスタＴＡ３、トランジスタＴＡ４の上面図（レイアウト図）と、その回路記号を示す。図４Ａ、図４Ｂに、トランジスタＴＡ３のａ７−ａ８線およびｂ７−ｂ８線による断面図、並びにトランジスタＴＡ４のａ９−ａ１０線およびｂ９−ｂ１０線による断面図を示す。
トランジスタＴＡ３は、ゲート電極ＧＥ４、酸化物半導体層ＯＳ４、ソース電極ＳＥ４、ドレイン電極ＤＥ４、およびバックゲート電極ＢＧＥ４を有する。トランジスタＴＡ３は、トランジスタＴＡ１の変形例であり、電極ＢＧＥ４が、２つの開口ＣＧ４、ＣＧ５において、電極ＧＥ４と接している点がトランジスタＴＡ１と異なり、他はトランジスタＴＡ１と同様である。図４Ｂに示すように、チャネル幅方向で、層ＯＳ４が電極ＧＥ４と電極ＢＧＥ４で囲まれており、トランジスタＴＡ３の強度をより向上させることができる。
トランジスタＴＡ４は、ゲート電極ＧＥ５、酸化物半導体層ＯＳ５、ソース電極ＳＥ５、ドレイン電極ＤＥ５、およびバックゲート電極ＢＧＥ５を有する。トランジスタＴＡ４は、トランジスタＴＡ２の変形例であり、電極ＢＧＥ５を電極ＧＥ５と接続させず、電極ＢＧＥ５に、電極ＧＥ５と異なる信号や電位を入力可能としている。例えば、電極ＧＥ５にトランジスタＴＡ４の導通状態を制御する信号を入力し、電極ＢＧＥ５にトランジスタＴＡ４のしきい値電圧を補正するような信号や電位を入力することが可能である。
＜トランジスタＴＣ１、ＴＢ２、ＴＤ１＞
図５Ａ、図５Ｂ、図５Ｃに、それぞれ、トランジスタＴＣ１、トランジスタＴＢ２、およびトランジスタＴＤ１の上面図（レイアウト図）と、その回路記号を示す。図６Ａ、図６Ｂに、トランジスタＴＣ１のａ１１−ａ１２線およびｂ１１−ｂ１２線による断面図、トランジスタＴＢ２のａ１３−ａ１４線およびｂ１３−ｂ１４線による断面図、並びにトランジスタＴＤ１のａ１５−ａ１６線およびｂ１５−ｂ１６線による断面図を示す。
トランジスタＴＣ１は、ゲート電極ＧＥ６、酸化物半導体層ＯＳ６、ソース電極ＳＥ６、ドレイン電極ＤＥ６、およびバックゲート電極ＢＧＥ６を有する。電極ＢＧＥ６は開口ＣＧ６において電極ＧＥ６に接している。トランジスタＴＣ１は、トランジスタＴＡ１の変形例であり、層ＯＳ６を２層構造としている。層ＯＳ６は、酸化物半導体膜３２と酸化物半導体膜３３とでなる。トランジスタＴＣ１もトランジスタＴＡ１と同様に、チャネル形成領域が酸化物半導体膜３２で構成されるトランジスタである。そのため、トランジスタＴＣ１も、トランジスタＴＡ１と同程度に高い電界効果移動のトランジスタであり、代表的には、電界効果移動度が１０ｃｍ２／Ｖｓより大きく６０ｃｍ２／Ｖｓ未満、好ましくは１５ｃｍ２／Ｖｓ以上５０ｃｍ２／Ｖｓ未満のトランジスタである。よって、トランジスタＴＣ１もトランジスタＴＡ１と同様に、駆動回路のような高速動作させるトランジスタに好適である。
トランジスタＴＢ２は、ゲート電極ＧＥ７、酸化物半導体層ＯＳ７、ソース電極ＳＥ７、ドレイン電極ＤＥ７、およびバックゲート電極ＢＧＥ７を有する。電極ＢＧＥ７は開口ＣＧ７において電極ＧＥ７に接している。トランジスタＴＢ２は、トランジスタＴＢ１の変形例であり、電極ＢＧＥ７を有する点でトランジスタＴＢ１と異なる。トランジスタＴＢ２は、電極ＧＥ７と接続された電極ＢＧＥ７を有しているため、トランジスタＴＢ１よりもオン電流が高く、電界効果移動度が高く、また機械的な強度が向上されている。
トランジスタＴＤ１は、ゲート電極ＧＥ８、酸化物半導体層ＯＳ８、ソース電極ＳＥ８、およびドレイン電極ＤＥ８を有する。トランジスタＴＤ１は、トランジスタＴＢ１の変形例であり、層ＯＳ８全体が電極ＧＥ８に重なっており、電極ＧＥ８の端部の外側にある部分を有していない。このように、トランジスタＴＤ１は、層ＯＳ８がトランジスタＴＢ１よりも光に曝されにくい構造となっているため、画素部のトランジスタに好適である。
＜＜トランジスタの作製方法例＞＞
以下、半導体装置の作製方法の一例を説明する。ここでは、トランジスタＴＡ１、トランジスタＴＡ２およびトランジスタＴＢ１を同一の工程で作製する方法の一例を説明する。なお他のトランジスタＴＡ３等も同様に作製することができる。ここでは、図２Ａと同様のトランジスタのチャネル長方向の断面図（図７−図９）を参照して、トランジスタの作製方法について説明する。
トランジスタＴＡ１、トランジスタＴＡ２およびトランジスタＴＢ１を構成する膜（絶縁膜、酸化物半導体膜、金属酸化物膜、導電膜等）は、スパッタリング法、化学気相堆積（ＣＶＤ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ）法を用いて形成することができる。あるいは、塗布法や印刷法で形成することができる。成膜方法としては、スパッタリング法、プラズマ化学気相堆積（ＰＥＣＶＤ）法が代表的であるが、熱ＣＶＤ法でもよい。熱ＣＶＤ法の例として、ＭＯＣＶＤ（有機金属化学堆積）法やＡＬＤ（原子層成膜）法を使ってもよい。
熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。熱ＣＶＤ法は、プラズマを発生させない成膜方法であるため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブともよぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の層を成膜し、後から導入される第２の原料ガスと反応して、第２の層が第１の層上に積層されて薄膜が形成される。
ガス導入順序を制御しつつ、所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なトランジスタを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ３）３である。また、トリメチルガリウムの化学式は、Ｇａ（ＣＨ３）３である。また、ジメチル亜鉛の化学式は、Ｚｎ（ＣＨ３）２である。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシド溶液、代表的にはテトラキスジメチルアミドハフニウム（ＴＤＭＡＨ））を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。なお、テトラキスジメチルアミドハフニウムの化学式はＨｆ［Ｎ（ＣＨ３）２］４である。また、他の材料液としては、テトラキス（エチルメチルアミド）ハフニウムなどがある。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。なお、トリメチルアルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材料液としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
まず、基板１０上に、ゲート電極（ＧＥ１、ＧＥ２、ＧＥ３）を構成する導電膜５１を形成する（図７Ａ）。
［基板１０］
基板１０としては、様々な基板を用いることができ、特定のものに限定されることはない。基板１０の一例としては、半導体基板（例えば単結晶基板又はシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、又は紙類などがある。特に、半導体基板、単結晶基板、又はＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、又は形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、又は回路の高集積化を図ることができる。
導電膜５１を形成する前に、基板１０上に下地絶縁膜を形成してもよい。下地絶縁膜としては、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、酸化窒化アルミニウム等がある。なお、下地絶縁膜として、窒化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム等を用いることで、基板１０から不純物（代表的にはアルカリ金属、水、水素等）が酸化物半導体層（ＯＳ１−ＯＳ３）へ拡散するのを抑制することができる。
また、基板１０として、可撓性基板を用い、トランジスタ（ＴＡ１、ＴＡ２、ＴＢ１）を可撓性基板上に直接形成することができる。トランジスタ（ＴＡ１、ＴＡ２、ＴＢ１）を作製した後、作製に使用した基板を分離して、基板１０として可撓性基板を取り付けることもできる。これについては、後述する。
［ゲート電極（ＧＥ１、ＧＥ２、ＧＥ３）］
導電膜５１は、単層の導電膜、または２つ以上の導電膜が積層された多層構造の膜である。導電膜５１として形成される導電膜は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等で形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属元素で形成することができる。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の一または複数を組み合わせた合金、もしくは窒化物で形成することができる。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを含むインジウム錫酸化物等の透光性を有する金属酸化物で形成することもできる。
例えば、導電膜５１として、シリコンを含むアルミニウム膜を形成することができる。導電膜５１を２層構造とする場合は、例えば、アルミニウム膜上にチタン膜を形成する、窒化チタン膜上にチタン膜を形成する、窒化チタン膜上にタングステン膜を形成する、窒化タンタル膜または窒化タングステン膜上にタングステン膜を形成すればよい。また、導電膜５１を３層構造とする場合は、例えば、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成すればよい。
スパッタリング法、真空蒸着法、パルスレーザー堆積（ＰＬＤ）法、熱ＣＶＤ法等により導電膜５１を形成することができる。ここでは、導電膜５１として、厚さ１００ｎｍのタングステン膜をスパッタリング法により形成する。
なお、タングステン膜はＡＬＤを利用する成膜装置により成膜することができる。この場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
導電膜５１上にフォトリソグラフィ工程によりマスクＲＭ１（図示せず）を形成する。次に、マスクＲＭ１を用いて導電膜５１をエッチングして、ゲート電極ＧＥ１−ＧＥ３を形成する。この後、マスクＲＭ１を除去する。
ゲート電極ＧＥ１−ＧＥ３の形成は、上記形成方法の他に、電解メッキ法、印刷法、インクジェット法等で行うことが可能である。
［絶縁層２１（ゲート絶縁層）］
ゲート電極ＧＥ１−ＧＥ３を覆って、絶縁層２１を形成する（図７Ｂ）。絶縁層２１は、単層の絶縁膜あるいは２層以上の多層構造の絶縁膜である。絶縁層２１として形成される絶縁膜は、酸化物絶縁膜、窒化物絶縁膜、酸化窒化絶縁膜、および窒化酸化絶縁膜等が挙げられる。なお、本明細書において、酸化窒化物とは、窒素より酸素の含有量が多い材料であり、窒化酸化物とは酸素より窒素の含有量が多い材料とする。
絶縁層２１として形成される絶縁膜としては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ガリウムまたはＧａ−Ｚｎ系金属酸化物などでなる絶縁膜を形成することができる。また、このような絶縁膜として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料でなる膜を形成することができる。ｈｉｇｈ−ｋ材料を用いることでトランジスタのゲートリークを低減できる。
絶縁層２１はゲート絶縁層を構成する膜であるため、酸化物半導体層（ＯＳ１、ＯＳ２、ＯＳ３）とゲート絶縁層との界面特性を向上させるため、絶縁層２１においてこれらの層（ＯＳ１、ＯＳ２、ＯＳ３）と接する領域は酸化物絶縁膜あるいは酸化窒化絶縁膜で形成することが好ましい。例えば、絶縁層２１の最上層の膜は、酸化シリコン膜あるいは酸化窒化シリコン膜とすればよい。
絶縁層２１の厚さは、例えば５ｎｍ以上４００ｎｍ以下とすればよい。その厚さは、好ましくは１０ｎｍ以上３００ｎｍ以下であり、より好ましくは５０ｎｍ以上２５０ｎｍ以下である。
［酸化物半導体層ＯＳ１、ＯＳ２、ＯＳ３］
絶縁層２１上に酸化物半導体膜３１を形成し、酸化物半導体膜３１上に酸化物半導体膜３２を形成する（図７Ｃ）。酸化物半導体膜３２上にフォトリソグラフィ工程によりマスクＲＭ２（図示せず）を形成する。マスクＲＭ２を用いて酸化物半導体膜３１および酸化物半導体膜３２をエッチングして、層ＯＳ１の１層目（３１）および２層目（３２）を形成する。この後、マスクＲＭ２を除去する。
絶縁層２１および、酸化物半導体膜３１、３２を覆って、酸化物半導体膜３３を形成する（図８Ａ）。酸化物半導体膜３３上にフォトリソグラフィ工程によりマスクＲＭ３（図示せず）を形成する。マスクＲＭ３を用いて酸化物半導体膜３３をエッチングして、層ＯＳ１、層ＯＳ２および層ＯＳ３を形成する。この後、マスクＲＭ３を除去する（図８Ｂ）。
スパッタリング法で酸化物半導体膜を形成する場合、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。スパッタリングガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希ガス及び酸素の混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。また、ターゲットは、形成する酸化物半導体膜の組成にあわせて、適宜選択すればよい。
なお、酸化物半導体膜の形成にスパッタリング法を用いる場合、基板温度を１５０℃以上７５０℃以下、好ましくは１５０℃以上４５０℃以下、さらに好ましくは２００℃以上３５０℃以下とすることで、酸化物半導体膜３１−３３として、ＣＡＡＣ−ＯＳ膜を形成することができる。また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を抑制することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素及び窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上が好ましく、１００体積％がより好ましい。
酸化物半導体膜を加熱しながら成膜することで、あるいは酸化物半導体膜を形成した後、加熱処理を行うことで、酸化物半導体膜の水素濃度を２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることができる。
なお、加熱処理を、３５０℃より高く６５０℃以下、好ましくは４５０℃以上６００℃以下で行うことで、後述するＣＡＡＣ化率が、７０％以上１００％未満、好ましくは８０％以上１００％未満、好ましくは９０％以上１００％未満、より好ましくは９５％以上９８％以下である酸化物半導体膜を得ることができる。また、水素、水等の含有量が低減された酸化物半導体膜を得ることが可能である。すなわち、不純物濃度が低く、欠陥準位密度の低い酸化物半導体膜を形成することができる。
ＡＬＤを利用する成膜装置により酸化物半導体膜を形成することができる。例えばＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを同時に導入してＧａ−Ｏ層を形成し、更にその後Ｚｎ（ＣＨ３）２とＯ３ガスを同時に導入してＺｎ−Ｏ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成してもよい。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いてもよいが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いてもよい。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いてもよい。また、Ｚｎ（ＣＨ３）２ガスを用いてもよい。
酸化物半導体膜３２、および酸化物半導体膜３３は、トランジスタのチャネルが形成される膜であり、その膜厚を３ｎｍ以上２００ｎｍ以下とすることができる。それらの厚さは、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましくは３０ｎｍ以上５０ｎｍ以下である。酸化物半導体膜３１の膜厚は例えば、３ｎｍ以上１００ｎｍ以下とすることができ、好ましくは３ｎｍ以上３０ｎｍ以下であり、より好ましくは３ｎｍ以上１５ｎｍ以下である。酸化物半導体膜３１は、酸化物半導体膜３２、酸化物半導体膜３３よりも薄く形成することが好ましい。
ここでは、酸化物半導体膜３１、３２、３３として、Ｉｎ−Ｇａ−Ｚｎ膜をスパッタリング法で成膜する。これらの成膜に用いられるターゲットの金属元素の原子数比（Ｉｎ：Ｇａ：Ｚｎ）は、例えば、酸化物半導体膜３１は１：３：６であり、酸化物半導体膜３２は３：１：２であり、酸化物半導体膜３３は、１：１：１．２または１：１：１とすることができる。例えば、酸化物半導体膜３１、３２、３３の厚さを、それぞれ、５ｎｍ、３５ｎｍ、３５ｎｍとすることができる。
［ソース電極、ドレイン電極］
絶縁層２１、酸化物半導体層（ＯＳ１、ＯＳ２、ＯＳ３）を覆って、導電膜５２を形成する（図９Ａ）。導電膜５２は導電膜５１と同様に形成することができる。ここでは、３層構造の導電膜５２を形成する。厚さ５０ｎｍの銅−マンガン合金膜、厚さ４００ｎｍの銅膜、及び厚さ１００ｎｍの銅−マンガン合金膜の順に、これらの膜をスパッタリング法により積層する。
導電膜５２上にフォトリソグラフィ工程によりマスクＲＭ４（図示せず）を形成し、マスクＲＭ４を用いて、導電膜５２をエッチングし、電極（ＳＥ１、ＤＥ１、ＳＥ２、ＤＥ２、ＳＥ３、ＤＥ３）を形成する。そしてマスクＲＭ４を除去する（図９Ｂ）。図９Ｂの工程で、トランジスタ（ＴＡ１、ＴＡ２、ＴＢ１）のチャネル長およびチャネル幅が決定される。
アクティブマトリクス型表示装置の駆動回路などに用いられるトランジスタのように、高速で動作させるトランジスタには、トランジスタ（ＴＡ１、ＴＡ２）、あるいはトランジスタ（ＴＡ３、ＴＡ４、ＴＣ１）のように、チャネル長を短くすることが好ましい。このようなトランジスタのチャネル長は、２．５μｍ未満とすることが好ましい。例えば、２．２μｍ以下とすればよい。本実施の形態のトランジスタでは、チャネル長はソース電極とドレイン電極間の距離で決定されるため、チャネル長の最小値は、導電膜５２を加工する精度で制約される。本実施の形態のトランジスタのチャネル長は、例えば、チャネル長は０．５μｍ以上とすることができ、または、１．０μｍ以上とすることができる。
［絶縁層２２、２３］
電極（ＳＥ１、ＤＥ１、ＳＥ２、ＤＥ２、ＳＥ３、ＤＥ３）、酸化物半導体層（ＯＳ１、ＯＳ２、ＯＳ３）および絶縁層２１を覆って、絶縁層２２を形成し、絶縁層２２上に絶縁層２３を形成する（図９Ｃ）。絶縁層２２および絶縁層２３は絶縁層２１と同様に形成することができる。
例えば、絶縁層２２としては、２層構造の絶縁膜を形成することができる。ここでは、絶縁層２２の１層目の膜を絶縁膜２２ａと呼び、２層目の膜を絶縁膜２２ｂと呼ぶことにする。
絶縁膜２２ａとしては、例えば酸化シリコンなどでなる酸化物絶縁膜、あるいは窒素を含み、且つ欠陥量の少ない酸化物絶縁膜を形成することができる。このような酸化物絶縁膜の代表例としては、酸化窒化シリコン膜、酸化窒化アルミニウム膜等がある。
欠陥の少ない酸化物絶縁膜は、１００Ｋ以下のＥＳＲ（電子スピン共鳴）測定で得られたスペクトルにおいてｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下の第３のシグナルが観測される。なお、第１のシグナル及び第２のシグナルのスプリット幅、並びに第２のシグナル及び第３のシグナルのスプリット幅は、ＸバンドのＥＳＲ測定において約５ｍＴである。また、ｇ値が２．０３７以上２．０３９以下第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、およびｇ値が１．９６４以上１．９６６以下である第３のシグナルのスピンの密度合計が、１×１０１８ｓｐｉｎｓ／ｃｍ３未満であり、代表的には１×１０１７ｓｐｉｎｓ／ｃｍ３以上１×１０１８ｓｐｉｎｓ／ｃｍ３未満である。
なお、上掲の第１乃至第３のシグナルは、窒素酸化物（ＮＯｘ、ｘは０以上２以下、好ましくは１以上２以下）起因のシグナルに相当する。窒素酸化物の代表例としては、一酸化窒素、二酸化窒素等がある。即ち、上掲の第１乃至第３のシグナルのスピンの密度の合計が少ないほど、酸化物絶縁膜に含まれる窒素酸化物の含有量が少ないといえる。
絶縁膜２２ａが、窒素酸化物の含有量が少ない膜であることで、絶縁膜２２ａと層（ＯＳ１、ＯＳ２、ＯＳ３）との界面におけるキャリアのトラップを低減することが可能である。この結果、トランジスタのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動を低減することができる。
また、トランジスタの信頼性向上のため、絶縁膜２２ａは、ＳＩＭＳで測定される窒素濃度が６×１０２０／ｃｍ３以下であることが好ましい。それは、トランジスタの作製工程中に絶縁膜２２ａにおいて、窒素酸化物が生成されにくくなるからである。
絶縁膜２２ａとして、窒素を含み、且つ欠陥量の少ない酸化物絶縁膜の一例として、ＣＶＤ法により酸化窒化シリコン膜を形成することができる。この場合、原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、一酸化二窒素、二酸化窒素等がある。
また、堆積性気体に対する酸化性気体を２０倍より大きく１００倍未満、好ましくは４０倍以上８０倍以下とし、処理室内の圧力を１００Ｐａ未満、好ましくは５０Ｐａ以下とするＣＶＤ法を用いることで、絶縁膜２２ａとして、窒素を含み、且つ欠陥量の少ない酸化物絶縁膜を形成することができる。
絶縁膜２２ｂとして、例えば、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用いて形成することができる。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、加熱により酸素の一部が脱離する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、昇温脱離ガス分析（以下、ＴＤＳ分析と呼ぶ。）にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物絶縁膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
絶縁膜２２ｂとしては、厚さが３０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上４００ｎｍ以下の、酸化シリコン、酸化窒化シリコン等を用いることができる。絶縁膜２２ｂとして、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用いて形成する場合、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜として、ＣＶＤ法を用いて酸化窒化シリコン膜を形成することができる。
絶縁膜２２ｂとして、酸化シリコン膜または酸化窒化シリコン膜を形成する場合、次のような条件で成膜を行うことができる。プラズマＣＶＤ装置の真空排気された処理室内に載置された基板を１８０℃以上２８０℃以下、さらに好ましくは２００℃以上２４０℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２００Ｐａ以下とし、処理室内に設けられる電極に０．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下、さらに好ましくは０．２５Ｗ／ｃｍ２以上０．３５Ｗ／ｃｍ２以下の高周波電力を供給する。
絶縁層２３としては、少なくとも、水素及び酸素のブロッキング効果を有する膜を用いる。さらに、好ましくは、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有する。代表的には、窒化シリコンなどの窒化物絶縁膜を形成すればよい。窒化シリコン膜の他、窒化酸化シリコン膜、窒化アルミニウム膜、窒化酸化アルミニウム膜等も用いることができる。
また、絶縁層２３を構成する膜として酸素、水素、水等に対してブロッキング効果を有する酸化物絶縁膜を設けてもよい。このような酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
また、絶縁層２３の厚さは５０ｎｍ以上３００ｎｍ以下とすればよく、好ましくは１００ｎｍ以上２００ｎｍ以下である。酸素、水素、水等に対してブロッキング効果を有する絶縁層２３を形成することで、酸化物半導体膜３１−３３から外部への酸素の拡散を防ぎ、また外部から酸化物半導体膜３１−３３への水素、水等の侵入を防ぐことができる。
絶縁層２３としてプラズマＣＶＤ法により窒化シリコン膜を形成する場合、シリコンを含む堆積性気体、窒素、及びアンモニアを原料ガスとして用いることが好ましい。これらの原料ガスを用いることで、プラズマ中でアンモニアが解離し、活性種が発生する。当該活性種が、シリコンを含む堆積性気体に含まれるシリコン及び水素の結合、及び窒素の三重結合を切断する。この結果、シリコン及び窒素の結合が促進され、シリコン及び水素の結合が少なく、欠陥が少なく、緻密な窒化シリコン膜を形成することができる。一方、原料ガスにおいて、窒素に対するアンモニアの量が多いと、シリコンを含む堆積性気体及び窒素それぞれの分解が進まず、シリコン及び水素結合が残存してしまい、欠陥が増大した、且つ粗な窒化シリコン膜が形成されてしまう。これらのため、原料ガスにおいて、アンモニアに対する窒素の流量比を５以上５０以下、好ましくは１０以上５０以下とすることが好ましい。
絶縁層２２を形成した後、加熱処理を行ってもよい。該加熱処理の温度は、代表的には、１５０℃以上基板歪み点未満、好ましくは２００℃以上４５０℃以下、更に好ましくは３００℃以上４５０℃以下とする。当該加熱処理により、絶縁層２２の２層目を構成する酸化物絶縁膜に含まれる酸素を、酸化物半導体膜３１−３３に移動させて、これらに含まれる酸素欠損を低減することができる。加熱処理は、例えば、窒素及び酸素を含む混合ガス雰囲気で、加熱温度３５０℃、加熱時間１時間とすればよい。
また、絶縁層２３を形成した後、酸化物半導体膜３１−３３から水素等を放出させることを目的として加熱処理を行ってもよい。この加熱処理は、例えば、窒素及び酸素を含む混合ガス雰囲気で、加熱温度３５０℃、加熱時間１時間とすればよい。
［バックゲート電極］
フォトリソグラフィ工程により絶縁層２３上にマスクＲＭ５（図示せず）を形成し、マスクＲＭ５を用いて絶縁層２１−２３をエッチングして、これらを貫通する開口ＣＧ１、および開口ＣＧ２を形成する（図２Ｂ）。マスクＲＭ５を除去し、絶縁層２３上に導電膜５３を形成する（図９Ｃ）。導電膜５３は導電膜５１と同様に形成することができる。
フォトリソグラフィ工程により導電膜５３上にマスクＲＭ６（図示せず）を形成し、マスクＲＭ６を用いて導電膜５３をエッチングして、バックゲート電極（ＢＧＥ１、ＢＧＥ２）を形成する。そしてマスクＲＭ６を除去する（図２Ａ、図２Ｂ）。
以上述べたように６つのマスクＲＭ１−ＲＭ６を用いて、構造の異なるトランジスタ（ＴＡ１、ＴＡ２、ＴＢ１）を同一基板上に作製することができる。なお、酸化物半導体層が２層構造のトランジスタ（例えば、ＴＣ１）と、酸化物半導体層が単層構造のトランジスタ（例えば、ＴＢ１）を同一基板上に同時に作製する場合は、図７Ｃの工程で、酸化物半導体膜３２のみを形成すればよい。
以下、トランジスタのいくつかの他の構成例を示す。ここでは、トランジスタ（ＴＡ１、ＴＡ２、ＴＢ１）と、ゲート電極、酸化物半導体層、ソース電極、ドレイン電極、およびバックゲート電極の積層順序が異なるトランジスタについて説明する。
＜トランジスタＴＥ１、ＴＥ２、ＴＦ１＞
図１０Ａ、図１０Ｂ、図１０Ｃに、それぞれ、トランジスタＴＥ１、トランジスタＴＥ２、トランジスタＴＦ１の上面図（レイアウト図）と、その回路記号を示す。図１１Ａ、図１１Ｂに、トランジスタＴＥ１のａ１７−ａ１８線およびｂ１７−ｂ１８線による断面図、トランジスタＴＥ２のａ１９−ａ２０線およびｂ１９−ｂ２０線による断面図、並びにトランジスタＴＦ１のａ２１−ａ２２線およびｂ２１−ｂ２２線による断面図を示す。
トランジスタＴＥ１は、トランジスタＴＡ１（図１Ａ、図２）の変形例である。トランジスタＴＥ１は、ゲート電極ＧＥ９、酸化物半導体層ＯＳ９、ソース電極ＳＥ９、ドレイン電極ＤＥ９、およびバックゲート電極ＢＧＥ９を有する。電極ＢＧＥ９は、開口ＣＧ９において電極ＧＥ９に接している。トランジスタＴＥ１では、ソース電極ＳＥ９およびドレイン電極ＤＥ９上に層ＯＳ９が形成されている。
トランジスタＴＥ２は、トランジスタＴＡ２（図１Ｂ、図２）の変形例である。トランジスタＴＥ２は、ゲート電極ＧＥ１０、酸化物半導体層ＯＳ１０、ソース電極ＳＥ１０、ドレイン電極ＤＥ１０、およびバックゲート電極ＢＧＥ１０を有する。電極ＢＧＥ１０は、開口ＣＧ１０において電極ＧＥ１０に接している。トランジスタＴＥ２では、ソース電極ＳＥ１０およびドレイン電極ＤＥ１０上に層ＯＳ１０が形成されている。
トランジスタＴＦ１は、トランジスタＴＢ１（図１Ｃ、図２）の変形例である。トランジスタＴＦ１は、ゲート電極ＧＥ１１、酸化物半導体層ＯＳ１１、ソース電極ＳＥ１１、およびドレイン電極ＤＥ１１を有する。トランジスタＴＦ１では、ソース電極ＳＥ１１およびドレイン電極ＤＥ１１上に層ＯＳ１１が形成されている。
＜トランジスタＴＧ１、ＴＧ２、ＴＨ１＞
図１２Ａ、図１２Ｂ、図１２Ｃに、それぞれ、トランジスタＴＧ１、トランジスタＴＧ２、トランジスタＴＨ１の上面図（レイアウト図）と、その回路記号を示す。図１３Ａ、図１３Ｂに、トランジスタＴＧ１のａ２３−ａ２４線およびｂ２３−ｂ２４線による断面図、トランジスタＴＧ２のａ２５−ａ２６線およびｂ２５−ｂ２６線による断面図、並びにトランジスタＴＨ１のａ２７−ａ２８線およびｂ２７−ｂ２８線による断面図を示す。
トランジスタＴＧ１は、トランジスタＴＡ１（図１Ａ、図２）の変形例である。トランジスタＴＧ１は、ゲート電極ＧＥ１２、酸化物半導体層ＯＳ１２、ソース電極ＳＥ１２、ドレイン電極ＤＥ１２、およびバックゲート電極ＢＧＥ１２を有する。
トランジスタＴＧ１では、バックゲート電極ＢＧＥ１２が最も下層に配置されている。電極ＢＧＥ１２上には、絶縁層６１を介してソース電極ＳＥ１２、ドレイン電極ＤＥ１２が形成されている。ソース電極ＳＥ１２およびドレイン電極ＤＥ１２上に層ＯＳ１２が形成されている。層ＯＳ１２上に絶縁層６２を介してゲート電極ＧＥ１２が形成されている。電極ＧＥ１２は、絶縁層６１および絶縁層６２を貫通する開口ＣＧ１２において電極ＢＧＥ１２に接している。トランジスタＴＧ１を覆って、絶縁層６３が形成されている。絶縁層６１−６３は、絶縁層２１と同様に作製することができる。
トランジスタＴＧ２は、トランジスタＴＡ２（図１Ｂ、図２）の変形例であり、またトランジスタＴＧ１の変形例である。トランジスタＴＧ２は、ゲート電極ＧＥ１３、酸化物半導体層ＯＳ１３、ソース電極ＳＥ１３、ドレイン電極ＤＥ１３、およびバックゲート電極ＢＧＥ１３を有する。電極ＧＥ１３は、絶縁層６１および絶縁層６２を貫通する開口ＣＧ１３において電極ＢＧＥ１３に接している。トランジスタＴＧ２は、層ＯＳ１３が単層（３３）である点でトランジスタＴＧ１と異なる。
トランジスタＴＨ１は、トランジスタＴＢ１（図１Ｃ、図２）の変形例である。トランジスタＴＨ１は、ゲート電極ＧＥ１４、酸化物半導体層ＯＳ１４、ソース電極ＳＥ１４、およびドレイン電極ＤＥ１４を有する。
＜トランジスタＴＧ３、ＴＧ４、ＴＨ２＞
図１４Ａ、図１４Ｂ、図１４Ｃに、それぞれ、トランジスタＴＧ３、トランジスタＴＧ４、トランジスタＴＨ２の上面図（レイアウト図）と、その回路記号を示す。図１５Ａ、図１５Ｂに、トランジスタＴＧ３のａ２９−ａ３０線およびｂ２９−ｂ３０による断面図、トランジスタＴＧ４のａ３１−ａ３２線およびｂ３１−ｂ３２線による断面図、並びにトランジスタＴＨ２のａ３３−ａ３４線およびｂ３３−ｂ３４線による断面図を示す。
トランジスタＴＧ３は、トランジスタＴＧ１（図１２Ａ、図１３）の変形例である。トランジスタＴＧ３は、ゲート電極ＧＥ１５、酸化物半導体層ＯＳ１５、ソース電極ＳＥ１５、ドレイン電極ＤＥ１５、およびバックゲート電極ＢＧＥ１５を有する。電極ＧＥ１５は開口ＣＧ１５において電極ＢＧＥ１５に接している。トランジスタＴＧ３は、ソース電極ＳＥ１５およびドレイン電極ＤＥ１５が層ＯＳ１５上に形成されている点でＴＧ１と異なる。
トランジスタＴＧ４は、トランジスタＴＧ２（図１２Ｂ、図１３）の変形例である。トランジスタＴＧ４は、ゲート電極ＧＥ１６、酸化物半導体層ＯＳ１６、ソース電極ＳＥ１６、ドレイン電極ＤＥ１６、およびバックゲート電極ＢＧＥ１６を有する。電極ＧＥ１６は開口ＣＧ１６において電極ＢＧＥ１６に接している。トランジスタＴＧ４は、ソース電極ＳＥ１６およびドレイン電極ＤＥ１６が層ＯＳ１６上に形成されている点でＴＧ２と異なる。
トランジスタＴＨ２は、トランジスタＴＨ１（図１２Ｃ、図１３）の変形例である。トランジスタＴＨ２は、ゲート電極ＧＥ１７、酸化物半導体層ＯＳ１７、ソース電極ＳＥ１７、およびドレイン電極ＤＥ１７を有する。トランジスタＴＨ２は、ソース電極ＳＥ１７およびドレイン電極ＤＥ１７が層ＯＳ１７上に形成されている点でＴＨ１と異なる。
以上、図１−図１５を参照して、トランジスタの構成例およびその作製方法について説明したが、本実施の形態に係るトランジスタは、図示されたトランジスタに限定されるものないのは言うもでもなく、これらの構成例からその形態及び詳細を様々に変更することが可能である。
（実施の形態２）
実施の形態１に係るトランジスタを用いて、機能の異なる複数の回路を備えた半導体装置を構成することができる。本実施の形態では、このような半導体装置の一例としてアクティブマトリクス型表示装置について説明する。
＜表示装置の構成例＞
図１６は、アクティブマトリクス型表示装置の構成の一例を示すブロック図である。図１６に示すように、アクティブマトリクス型表示装置７００（以下、表示装置７００と呼ぶ。）は、画素部７１０と、駆動回路７２１および駆動回路７２２を有する。なお、以下の説明おいて、駆動回路７２１と駆動回路７２２を総称して駆動回路部７２０と呼ぶ場合がある。
画素部７１０には、ｙ本（ｙは自然数）の配線ＧＬ、ｘ本（ｘは自然数）の配線ＳＬ、および複数の画素７１１が設けられている。配線ＧＬは、行ごとに設けられている。”ＧＬ１”とは、１行目の配線ＧＬであることを示している。配線ＳＬは、列ごとに設けられている。”ＳＬ１”とは、１列目の配線ＳＬであることを示している。画素７１１は、配線ＧＬおよび配線ＳＬの配列に対応してアレイ状に配置され、対応する行の配線ＧＬと列の配線ＳＬに接続されている。例えば、２行目３列目の画素７１１は、配線ＧＬ２と配線ＳＬ３に接続されている。
画素部７１０に設けられる配線の種類及びその数は、画素７１１の構成、数及び配置によって決めることができる。図１６に示す画素部７１０の場合、ｘ列×ｙ行の画素７１１がマトリクス状に配置されており、配線ＳＬ１乃至配線ＳＬｘ、配線ＧＬ１乃至配線ＧＬｙが、画素部７１０内に配置されている場合を例示している。
配線ＳＬは、駆動回路７２２に接続されている。配線ＧＬは、駆動回路７２１に接続されている。駆動回路７２１は、ビデオ信号を入力する画素７１１を選択する信号を生成する機能、および、所定のタイミングで同信号を配線ＧＬへ出力する機能等を有する。駆動回路７２２は、ビデオ信号を生成する機能、および所定のタイミングでビデオ信号を配線ＳＬに出力する機能などを有する。
駆動回路７２１の一部の回路、または全てを画素部７１０と同一基板に設けることができる。駆動回路７２２の一部の回路、または全てを画素部７１０と同一基板に設けることができる。駆動回路部７２０において、画素部７１０と同じ基板に集積された回路と、画素部７１０と異なる基板に作製された回路があると、これらを電気的に接続するために、配線および接続端子を画素部７１０と共に設ける必要がある。そのため、表示装置の一部を占有し、電子機器の大きさや表示装置の配置など、設計の自由度を制限してしまう場合がある。また、表示装置７００の低消費電力化や、製造コストの削減のためにも外部接続端子数を減らすことが望ましい。そのため、駆動回路部７２０を構成する回路は、画素部７１０と同じ工程で同一基板上に作製されることが好ましい。
他方、表示装置７００の高精細化が求められている。そのため、画素部７１０の画素数が増えるので、配線ＧＬ、および配線ＳＬの本数も多くなる。画素数が増えることで、駆動回路部７２０を高速に動作させることが求められる。本実施の形態では、例えば、駆動回路７２２全体を、画素部７１０と異なる基板に形成された回路（例えば、ＩＣチップ）としており、この駆動回路７２２を含むＩＣチップと、配線ＳＬとを接続することになる。
そこで、本実施の形態では、駆動回路部７２０に用いられる回路であって、画素部と共に作製することが可能な回路の構成例、およびその駆動方法例などについて説明する。
＜順序回路の構成例＞
図１７Ａは、順序回路の構成の一例を示す回路図であり、図１７Ｂは同ブロック図である。
順序回路ＳＲは、トランジスタＭ１−トランジスタＭ１５、容量素子Ｃ１、及び容量素子Ｃ２を有する。回路ＳＲにおいて、信号（ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＰＷＣ１、ＬＩＮ、ＩＮ＿ＲＥＳ、ＲＩＮ）が入力信号であり、信号（ＳＲＯＵＴ、ＯＵＴ）が出力信号である。また、ＶＤＤはハイレベルの電源電位であり、ＶＳＳはローレベルの電源電位である。
図１７Ａにおいて、トランジスタＭ１−Ｍ１５は、それぞれ、１つのトランジスタとして記載されているが、実際の回路においては、並列に接続された複数のトランジスタや、直列に接続された複数のトランジスタで構成されている場合もある。また、容量素子は、トランジスタのソースとドレインを接続したＭＯＳ型容量を用いることができる。これは、他の回路図においても同様である。
図１７Ａの例では、トランジスタＭ５−Ｍ７は、バックゲートを有していないトランジスタである。これら以外のトランジスタ（Ｍ１−Ｍ４、Ｍ８−Ｍ１５）は、ゲートに接続されたバックゲートを有するトランジスタである。例えば、トランジスタ（Ｍ１−Ｍ４、Ｍ８−Ｍ１５）に、トランジスタＴＡ１またはトランジスタＴＡ２（図１、図２）を適用し、トランジスタＭ５−Ｍ７には、バックゲートを設けていないトランジスタＴＡ１またはトランジスタＴＡ２を適用することができる。
全てのトランジスタＭ１−Ｍ１５を、ゲート電極に接続されたバックゲートを有するトランジスタとすることもできる。回路ＳＲにおいて、少なくとも信号ＯＵＴの出力端子に接続されているトランジスタ（Ｍ１、Ｍ２）は、ゲートにバックゲートが接続されたトランジスタであることが好ましい。また、トランジスタ（Ｍ１、Ｍ２）がトランジスタＴＡ１のように、酸化物半導体膜３２を含む多層構造の酸化物半導体層を有するトランジスタであることが、さらに好ましい。これにより、トランジスタ（Ｍ１、Ｍ２）が、チャネル長が２．５μｍ未満（さらには、２．２μｍ未満）の微細なトランジスタであっても、必要な電位レベルの信号ＯＵＴをより確実に出力することが可能になる。
なお、本実施の形態では、回路の構成や動作の理解を容易にするため、トランジスタのソースとドレインとして機能する２つの端子（電極）を区別する場合がある。トランジスタのソースとドレインは、トランジスタに供給される電圧によりその機能が入れ替わる場合がある。トランジスタのソースとドレインの区別は、本実施の形態での記載に限定されるものではない。ここでは、ＯＳトランジスタで回路を構成するため、ハイレベルの信号および電源電位が主として入力される端子（電極）をドレインと呼び、ローレベルの信号および電源電位が主として入力される端子（電極）をソースと呼ぶことにする。
トランジスタＭ１のドレインは、信号ＰＷＣ１が与えられる配線に接続され、そのソースは信号ＯＵＴの出力端子に接続され、そのゲートはトランジスタＭ１５のドレインに接続されている。トランジスタＭ２のドレインは信号ＯＵＴの出力端子に接続され、そのソースはＶＳＳが供給される配線に接続されている。トランジスタＭ１０とトランジスタＭ１１は直列に接続されており、それらのゲートは、トランジスタＭ２のゲートに接続されている。トランジスタＭ１０のドレインはトランジスタＭ３のソースに接続され、トランジスタＭ１１のソースはＶＳＳが与えられる配線に接続されている。
ＶＤＤが与えられる配線に、トランジスタ（Ｍ３、Ｍ５、Ｍ７、Ｍ８）のドレイン、トランジスタ（Ｍ４、Ｍ１５）のゲートが接続されている。ＶＳＳが与えられる配線に、トランジスタ（Ｍ２、Ｍ１１、Ｍ１３、Ｍ１４）のソースが接続されている。ＣＬＫ１が与えられる配線にトランジスタＭ９のドレインが接続され、ＣＬＫ２が与えられる配線にトランジスタＭ６のゲートが接続され、ＣＬＫ３が与えられる配線にトランジスタＭ５のゲートが接続されている。トランジスタＭ５とトランジスタＭ６は直列に接続されている。
信号ＬＩＮが与えられる配線に、トランジスタ（Ｍ３、Ｍ１２、Ｍ１３）のゲートが接続されている。トランジスタＭ１２とトランジスタＭ１３は直列に接続されており、トランジスタＭ１２のドレインはトランジスタＭ２のゲートに接続されている。トランジスタＭ２のゲートには、トランジスタ（Ｍ１０、Ｍ１１、Ｍ１４）のゲート、トランジスタ（Ｍ６、Ｍ７、Ｍ８）のソースも接続されている。
信号ＩＮＩ＿ＲＥＳ与えられる配線に、トランジスタＭ８のゲートが接続され、信号ＲＩＮが与えられる配線に、トランジスタＭ７のゲートが接続されている。トランジスタＭ４のソースはトランジスタＭ３のソースに接続され、そのドレインはトランジスタＭ９のゲートに接続されている。トランジスタＭ１５のソースはトランジスタＭ３のソースに接続され、そのドレインはトランジスタＭ１のゲートに接続されている。信号ＳＲＯＵＴの出力端子には、トランジスタＭ９のソースおよびトランジスタＭ１４のドレインが接続されている。信号ＯＵＴの出力端子には、トランジスタＭ１のソースおよびトランジスタＭ２のドレインが接続されている。
容量素子Ｃ１の一方の端子はＶＳＳが与えられる配線に接続され、他方がトランジスタＭ２のゲートに接続されている。容量素子Ｃ２の一方の端子はトランジスタＭ１のゲートに接続され、他方が信号ＯＵＴの出力端子に接続されている。容量素子Ｃ１、Ｃ２は適宜設ければよい。
図１７Ａの順序回路ＳＲを単位回路として、これらを複数段接続することで、パルス信号を出力する機能を備えたシフトレジスタを構成することができる。このようなシフトレジスタの一例を図１８に示す。
図１８の例では、シフトレジスタ７５０は、ｙ個の順序回路ＳＲ（ｙは２以上の自然数）を有する。ｙ個の順序回路ＳＲは、それぞれ、図１７Ａに示した順序回路ＳＲと同じ構成を有する。
図１７Ｂ、図１８に示すように、各段の回路ＳＲには、前段の回路ＳＲの出力信号ＳＲＯＵＴが信号ＬＩＮとして入力される。初段の回路ＳＲには、例えば、信号ＬＩＮとして、駆動回路部７２０のスタートパルス信号ＳＰを入力すればよい。また、各段の回路ＳＲには、信号ＲＩＮとして、２段後ろの回路ＳＲの出力信号ＳＲＯＵＴが入力される。そのため、シフトレジスタ７５０は、最終段の順序回路ＳＲの後段に、２つのダミー順序回路ＳＲＤ１とＳＲＤ２をさらに有する。
回路ＳＲＤ１は、ｙ−１段目の回路ＳＲに、信号ＲＩＮを出力するために設けられており、回路ＳＲＤ２は、ｙ段目の回路ＳＲに、信号ＲＩＮを出力するために設けられている。そのため、回路（ＳＲＤ１、ＳＲＤ２）には、回路ＳＲとは一部構成が異なる。回路ＳＲＤ１と回路ＳＲＤ２には、トランジスタＭ７が設けられていない。すなわち、回路（ＳＲＤ１、ＳＲＤ２）は、トランジスタＭ２のゲートにＶＤＤの供給を信号ＲＩＮに従って制御する機能が設けられていない点において、図１７Ａに示す順序回路ＳＲと構成が異なる。
図１８に示すように、シフトレジスタ７５０には、４つのクロック信号ＣＬＫ１−ＣＬＫ４が入力される。各段の回路ＳＲには、図示されているように、３つのクロック信号が入力される。具体的には、４ｍ＋１段目の回路ＳＲには、信号ＣＬＫ１、ＣＬＫ２、及びＣＬＫ３が入力される。４ｍ＋２段目の回路ＳＲには信号ＣＬＫ２、ＣＬＫ３、及びＣＬＫ４が入力される。４ｍ＋３段目の回路ＳＲには、ＣＬＫ３、ＣＬＫ４、及びＣＬＫ１が入力される。４ｍ＋４段目の回路ＳＲには、ＣＬＫ４、ＣＬＫ１、及びＣＬＫ２が入力される。ここで、ｍは、回路ＳＲの総数がｙであることを満たす、０以上の整数である。
シフトレジスタ７５０は、単極性のトランジスタで構成されているため、画素部７１０と同一基板に作製することの制約が少ない。シフトレジスタ７５０を画素部７１０と同じ基板上に同じ作製工程で作製することが可能である。また、シフトレジスタ７５０を駆動回路７２１として、あるいはその回路の一部として用いることができる。また、駆動回路７２２を構成する回路の一部として、シフトレジスタ７５０を用いることも可能である。
＜分配回路（デマルチプレクサ）の構成例＞
図１９Ａは、分配回路（デマルチプレクサ）の構成の一例を示す回路図であり、図１９Ｂは同ブロック図である。分配回路７６０は、サンプリング信号（制御信号）に従って、１つの信号を複数の配線に分配する機能を有する回路である。分配回路７６０は、駆動回路７２２の最終段に設けられ、分配回路７６０の出力に配線ＳＬが接続されている。分配回路７６０では、ｘ本の配線ＳＬから、順次にｎ本の配線ＳＬを選択し、それらを電気的に導通させる機能を有する。
図１９Ａに示すように、分配回路７６０は、ｍ段の分配回路ＳＳＤを有する。回路ＳＳＤは、分配回路７６０の単位回路に相当する。図１９Ｂに、回路ＳＳＤのブロック図を示し、図２０に同回路図を示す。回路ＳＳＤの出力には、保護回路ＨＯＧＯが接続されている。図２１Ａに回路ＨＯＧＯのブロック図を示し、図２１Ｂに同回路図を示す。
図１９Ａは、赤色（Ｒ）のビデオ信号ＤＡＴＡ＿Ｒ、緑色（Ｇ）のビデオ信号ＤＡＴＡ＿Ｇ、青色（Ｂ）のビデオ信号ＤＡＴＡ＿Ｂを組み合わせて１つの画像を表示する構造の表示装置に用いられる分配回路７６０の一例を示している。図１９Ａの例では、分配回路７６０によって、１本のビデオ信号線から、ｈ本（ｈは２以上の整数）の配線ＳＬにビデオ信号を供給可能としている。よって、分配回路７６０を駆動回路７２２に設けることで、配線ＳＬにビデオ信号を供給するための外部端子数を削減することができる。
分配回路７６０は、サンプリング信号ＳＭＰを供給するｈ本の配線ＳＭＰＬ、ｍ段の回路ＳＳＤを有する。回路ＳＳＤはＨ（＝３×ｈ）個の出力を有し、それぞれに異なる列の配線ＳＬが接続されている。回路ＳＳＤの入力にはＲＧＢ別の３本のビデオ信号線、およびｈ本の配線ＳＭＰＬが接続されている。また、回路ＳＳＤごとに１つの保護回路ＨＯＧＯが設けられており、Ｈ本の配線ＳＬに１つの回路ＨＯＧＯが接続されている。
図２０に示すように、回路ＳＳＤは、３つのトランジスタ（Ｍ２１、Ｍ２２、Ｍ２３）を含むスイッチ回路ＳＷ２０を単位回路とする。スイッチ回路ＳＷ２０が、ｈ段設けられている。以下、１段目の回路ＳＷ２０の構成について説明する。他の段の回路ＳＷも同様の構成を有している。
１段目の回路ＳＷ２０において、トランジスタＭ２１は、ＤＡＴＡ＿Ｒを供給するビデオ信号線（ＶＬＲ）と配線ＳＬ１との導通状態を制御するスイッチである。トランジスタＭ２２は、ＤＡＴＡ＿Ｇを供給するビデオ信号線ＶＬＧと、配線ＳＬ２との導通状態を制御するスイッチである。トランジスタＭ２３は、ＤＡＴＡ＿Ｂを供給するビデオ信号線ＶＬＢと配線ＳＬ３との導通状態を制御するスイッチである。また、ＤＡＴＡ＿Ｒ、ＤＡＴＡ＿Ｇ、およびＤＡＴＡ＿Ｂの供給に必要な３本の配線ＳＬを、配線群の１つの単位とみなすと、１段目のＳＷ２０に接続されている３本の配線ＳＬは、第１列目の配線群であり、それぞれ、ＳＬ［１Ｒ］、ＳＬ［１Ｇ］、ＳＬ［１Ｂ］と呼ぶことができる。
トランジスタＭ２１−Ｍ２３のゲートは、信号ＳＭＰ１が入力される配線ＳＭＰＬに接続される。信号ＳＭＰ１に従って、トランジスタＭ２１−Ｍ２３は同時にオンとなり、配線ＳＬ１−ＳＬ３には、それぞれ、ＤＡＴＡ＿Ｒ、ＤＡＴＡ＿Ｇ、およびＤＡＴＡ＿Ｂが入力される。例えば、ｈ個の配線ＳＭＰＬには、それぞれ、回路ＳＷ２０を導通状態とするサンプリング信号が供給される。
トランジスタＭ２１−Ｍ２３のスイッチング動作により、各配線ＳＬへのビデオ信号が供給されるため、トランジスタＭ２１−Ｍ２３は、高速で動作すること、オン電流が大きいことが好ましい。そのため、図２０に示すように、トランジスタＭ２１−Ｍ２３に、ゲート電極に接続されたバックゲートを設けることが好ましい。また、トランジスタＭ２１−Ｍ２３を微細化し、チャネル長を２．５μｍ未満とすることが好ましい。トランジスタＭ２１−Ｍ２３としては、例えば、図１、図２に示すトランジスタＴＡ１、ＴＡ２、図５、図６に示すトランジスタＴＣ１等を適用することができる。特に、駆動回路部７２０において、トランジスタＭ２１−Ｍ２３は、特に高速で動作させることが要求される。そこで、高い電界効果移動度を得るために、ＴＡ１、ＴＣ１のように酸化物半導体層が多層構造であって、酸化物半導体膜３２を含むトランジスタであることが特に好ましい。
ここでは、３種類のビデオ信号（ＤＡＴＡ＿Ｒ、ＤＡＴＡ＿Ｇ、ＤＡＴＡ＿Ｂ）で１つのカラー画像を表示する場合を例に、分配回路の構成を説明したが、本発明の形態において、ビデオ信号の数やその色については、これに制限されるものでない。例えば、赤、緑、青および白の４種類のビデオ信号（ＤＡＴＡ＿Ｒ、ＤＡＴＡ＿Ｇ、ＤＡＴＡ＿Ｂ、ＤＡＴＡ＿Ｗ）によりカラー画像を表示することもできる。この場合、回路ＳＳＤの入力には、４種類のビデオ信号（ＤＡＴＡ＿Ｒ、ＤＡＴＡ＿Ｇ、ＤＡＴＡ＿Ｂ、ＤＡＴＡ＿Ｗ）に対応する４本のビデオ信号線が接続される。またその出力には、これらビデオ信号が供給される４本の配線ＳＬが接続される。
［保護回路の構成例］
保護回路ＨＯＧＯは、ダイオード接続されたトランジスタや抵抗素子等で構成することができる。図２１Ｂの例では、回路ＨＯＧＯは直列に接続された４つトランジスタＭ３１−Ｍ３４を有する。各トランジスタＭ３１−Ｍ３４はダイオード接続されており、またゲートに接続されたバックゲートを有する。これにより、トランジスタＭ３１−Ｍ３４のオン電流を大きくすることができる。トランジスタＭ３１−Ｍ３４には、例えば、トランジスタＴＡ１（図１Ａ）、トランジスタＴＡ２（図１Ｂ）等を適用することができる。また配線ＧＬに対しても、回路ＨＯＧＯと同様な保護回路を接続することができる。
以下、有機エレクトロルミネッセンス表示装置（ＯＬＥＤ）、および液晶表示装置（ＬＣＤ）の画素部の構成例について説明する。
＜ＯＬＥＤの画素の構成例＞
図２２Ａは、ＯＬＥＤの画素の構成の一例を示す回路図である。
図２２Ａに示すように、画素７０Ａは、５つのトランジスタＭＡ１−ＭＡ５、容量素子ＣＡ６、発光素子ＥＤＡ７を有する。なお、図２２Ａでは、トランジスタＭＡ１乃至トランジスタＭＡ５は、ＯＳトランジスタである。例えば、トランジスタＴＢ１（図１Ｃ）や、トランジスタＴＤ１（図５Ｃ）等のように、バックゲートを有さないトランジスタが用いられている。
画素７０Ａに、ゲートに接続されたバックゲートを有するトランジスタを設けてもよい。例えば、図２３に示す画素７０Ｂのように、トランジスタＭＡ４を除く、４つのトランジスタＭＡ１、ＭＡ２、ＭＡ３およびＭＡ５を、バックゲートを有するトランジスタとすることができる。この場合、これらのトランジスタには、例えば、トランジスタＴＡ２（図１Ｂ）、トランジスタＴＢ２（図５Ｂ）などを適用することができる。また、例えば、トランジスタＴＤ１（図５Ｃ）にバックゲートをさらに設けた構造のトランジスタを適用することもできる。
トランジスタＭＡ１は、配線ＳＬと容量素子ＣＡ６の一方の電極間の導通を制御する機能を有する。容量素子ＣＡ６の他方の電極は、トランジスタＭＡ２のソース及びドレインの一方に接続されている。トランジスタＭＡ３は、配線ＩＬとトランジスタＭＡ２のゲート間の導通を制御する機能を有する。トランジスタＭＡ４は、容量素子ＣＡ６とトランジスタＭＡ２のゲート間の導通を制御する機能を有する。トランジスタＭＡ５は、トランジスタＭＡ２のソース及びドレインの一方と発光素子ＥＤＡ７の陽極の導通を制御する機能を有する。トランジスタＭＡ２は、配線ＶＬと発光素子ＥＤＡ７の陽極間の導通状態を制御する機能を有している。
発光素子ＥＤＡ７は、陽極、陰極、および陽極と陰極の間に設けられたＥＬ層を有する。ＥＬ層は、単層または複数の層で構成されていて、これらの層の中に、発光性の物質を含む発光層を少なくとも含んでいる。ＥＬ層は、陰極を基準としたときの、陰極と陽極間の電位差が、発光素子ＥＤＡ７の閾値電圧Ｖｔｈｅ以上になったときに供給される電流により、エレクトロルミネッセンスが得られる。エレクトロルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とが含まれる。
トランジスタＭＡ２のドレイン電流により発光素子ＥＤＡ７の輝度が制御される。画素７０Ａでは、配線ＳＬから入力されるビデオ信号ＤＡＴＡにより、トランジスタＭＡ２のゲートの電位を制御することで、発光素子ＥＤＡ７の輝度を制御している。
図２２Ｂは、画素７０Ａの動作の一例を示すタイミングチャートである。トランジスタＭＡ１、ＭＡ３、ＭＡ４、ＭＡ５の導通状態は、それぞれ、配線ＧＬａ、ＧＬａ、ＧＬｂ、ＧＬｃの電位により定まる。配線ＧＬａ、ＧＬｂ、ＧＬｃには、駆動回路７２１から、信号が入力される。配線ＳＬには、駆動回路７２２から、ビデオ信号ＤＡＴＡが入力される。配線ＶＬには電位Ｖａｎｏが供給される。配線ＩＬには電位ＶＯが供給される。
期間１では、トランジスタＭＡ５が導通状態になる。期間２では、トランジスタＭＡ１及びトランジスタＭＡ３が導通状態となり、トランジスタＭＡ４及びトランジスタＭＡ５が非導通状態となる。なお、期間１から期間２に移行する際、配線ＧＬａの電位をローレベルからハイレベルに遷移させてから、配線ＧＬｃの電位をハイレベルからローレベルに遷移させることが望ましい。期間３では、トランジスタＭＡ４及びトランジスタＭＡ５が導通状態となり、トランジスタＭＡ１及びトランジスタＭＡ３が非導通状態となる。期間３において、期間２に配線ＳＬに入力されていたビデオ信号ＤＡＴＡの電位レベルに応じた輝度で、発光素子ＥＤＡ７が発光する。
ＯＬＥＤの画素は、画素７０Ａ（図２２Ａ）、画素７０Ｂ（図２３）に限定されるものではない。画素の他の構成例を図２４に示す。
図２４Ａに示す画素７０Ｃは、３つのトランジスタ（ＭＡ１、ＭＡ２、ＭＡ３）、容量素子ＣＡ６および発光素子ＥＤＡ７を有する。ここでは、３つのトランジスタ（ＭＡ１、ＭＡ２、ＭＡ３）をゲート電極に接続されたバックゲートを有するトランジスタとした例を示している。画素７０Ｃにおいて、３つのトランジスタ（ＭＡ１、ＭＡ２、ＭＡ３）の少なくとも１つを、バックゲートを有さないトランジスタとすることができる。
図２４Ｂに示す画素７０Ｄは、２つのトランジスタ（ＭＡ１、ＭＡ２）、容量素子ＣＡ６および発光素子ＥＤＡ７を有する。ここでは、トランジスタ（ＭＡ１、ＭＡ２）がバックゲートを有していないトランジスタである例を示している。画素７０Ｄにおいて、２つのトランジスタ（ＭＡ１、ＭＡ２）の双方、または一方にバックゲートを設けることができる。
＜ＬＣＤの画素の構成例＞
図２５は、ＬＣＤの画素の構成例を示す回路図である。
画素７０Ｅは、トランジスタＭＢ１、液晶素子ＬＣＢ２、および容量素子ＣＢ３を有する。トランジスタＭＢ１のゲートは、配線ＧＬに接続されている。トランジスタＭＢ１は、配線ＳＬと液晶素子ＬＣＢ２との導通状態を制御する機能を有する。液晶素子ＬＣＢ２は、画素電極と、共通電極と、画素電極と共通電極間に形成される電界が作用する液晶材料とを有する素子である。画素電極と共通電極間の電圧（電位差）は、配線ＳＬから入力されるビデオ信号ＤＡＴＡの電位によって決定される。容量素子ＣＢ３は画素電極と共通電極間の電圧を保持するための機能を有する。
トランジスタＭＢ１は、例えば、ＯＳトランジスタで構成することができる。図２５の例では、トランジスタＭＢ１をバックゲートがゲートに接続されたトランジスタとしている。トランジスタＭＢ１として、例えば、トランジスタＴＢ１（図１Ｃ）、トランジスタＴＢ２（図５Ｂ）、トランジスタＴＤ１（図５Ｃ）等を適用することができる。
また、トランジスタＭＢ１を、バックゲートを有していないトランジスタとすることもできる。この場合、トランジスタＭＢ１として、トランジスタＴＢ１（図１Ｃ）や、トランジスタＴＤ１（図５Ｃ）等を適用することができる。
また、画素７０Ａ、７０Ｂ、７０Ｃ、７０Ｄおよび７０Ｅにおいて、トランジスタにバックゲートを設ける場合、バックゲートをゲートに接続してもよいし、そのゲートとは異なる信号や電位を供給できるようにしてもよい。
＜ＯＬＥＤの構成例＞
図２６に、表示装置７００として、ＯＬＥＤの構成の一例を示す。なお、図２６は、ＯＬＥＤの画素部と駆動回路部のデバイス構造を説明するための図であり、ＯＬＥＤの特定の部位の断面図ではない。
ここでは、基板１０上に、トランジスタＴＡ１、トランジスタＴＢ１、容量素子ＣＰ１が形成されている。トランジスタＴＡ１は駆動回路部７２０に含まれるトランジスタである。トランジスタＴＢ１は画素７１１に含まれるトランジスタである。また、画素７１１には容量素子ＣＰ１が形成されている。容量素子ＣＰ１は、一対の電極（ＣＰＥ１、ＣＰＥ２）を有し、誘電体として絶縁層２１を有する。電極ＣＰＥ１は、トランジスタＴＢ１のゲート電極ＧＥ３等と同じ導電膜５１から作製される電極である。電極ＣＰＥ２は、トランジスタＴＢ１のソース電極ＳＥ３等と同じ導電膜５２から作製される電極である。画素７１１の構成によって、電極ＣＰＥ１がゲート電極ＧＥ３が一体的に形成される場合がある。また、電極ＣＰＥ２がソース電極ＳＥ３またはドレイン電極ＤＥ３と一体的に形成される場合がある。また、回路構成によって、ゲート電極ＧＥ１等は、配線として形成されている場合がある。
トランジスタＴＡ１、トランジスタＴＢ１および容量素子を覆って、絶縁層２４、および絶縁層２５が形成されている。絶縁層２５上に発光素子９０が形成されている。発光素子９０は、電極９１、電極９２およびＥＬ層９３を有する。
電極９１は、絶縁層２４上に形成されており、絶縁層２４に形成された開口において電極ＤＥ３と電極９１が接している。電極９１および絶縁層２４を覆って絶縁層２５が形成され、絶縁層２５上に絶縁層２６が形成されている。絶縁層２６を覆って、ＥＬ層９３および電極９２が形成されている。電極９１は、画素７１１毎に分割された導電膜であり、電極９２は画素部７１０で共通の１つの導電膜である。
電極９１としては、例えば、可視光において反射性の高い金属膜が好ましい。該金属膜としては、例えば、アルミニウム、銀、またはこれらの合金等を用いることができる。
電極９２としては、例えば、可視光において透光性のある導電膜を用いると好ましい。該導電膜としては、例えば、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、錫（Ｓｎ）の中から選ばれた一種を含む材料を用いるとよい。また、電極９２としては、例えば、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。とくに、電極９２に酸化シリコンを添加したインジウム錫酸化物を用いると、表示装置を折り曲げる際に、電極９２にクラック等が発生しにくいため好適である。
ＥＬ層９３としては、電極９１と電極９２から注入される正孔と電子とが再結合し発光できる発光材料を用いればよい。また、該発光材料の他に、正孔注入層、正孔輸送層、電子輸送層、電子注入層などの機能層を必要に応じて形成してもよい。
絶縁層２４、および絶縁層２５は平坦化膜として機能させることが好ましい。また絶縁層２６は基板１０と基板１１間のギャップを維持するためのするスペーサとして機能させることができる。絶縁層２４−２６としては、フォトポリマー、感光性アクリル、感光性ポリイミド等の感光性樹脂材料で形成することが好ましい。また、絶縁層２４−２６としては、ＣＶＤ法やスパッタ法などにより形成することのできる酸化シリコン膜等の無機絶縁材料で形成してもよい。
シール部材（図示せず）により、基板１０と対向するように基板１１が固定されている。シール部材は基板１０と基板１１の周囲に設けられている。基板１１には、基板１０と同様な基板を用いることができる。基板１１には、カラーフィルタ層８１、遮光層８２およびオーバーコート層８３が形成されている。カラーフィルタ層８１は、ＥＬ層９３で発した光（例えば、白色光）を、異なる色の光に変換するための光学フィルター層である。基板１０にカラーフィルタ層８１を形成してもよい。
また、ＥＬ層９３の形成を、画素７１１の表示色（たとえば、赤色、緑色、および青色）毎に異なる層とする、いわゆる塗り分け方式で形成する場合は、カラーフィルタ層８１を設けてもよいし、設けなくてもよい。
遮光層８２は、基板１１を通過してＯＬＥＤ内部に侵入する光を遮光する機能を有する。遮光層８２は、単層構造であっても、２層以上の積層構造であってもよい。遮光層８２を構成する膜としては、例えば、クロム、チタン、ニッケル、カーボンブラックを分散した高分子等でなる膜があげられる。遮光層８２は、駆動回路部７２０および画素７１１の表示に寄与しない領域を覆うように形成される。
オーバーコート層８３は、基板１１の表面の平坦化と不純物（代表的には水および／または酸素）の拡散を防ぐ機能を有する。オーバーコート層８３は、例えば、ポリイミド樹脂、エポキシ樹脂、アクリル樹脂等で形成することができる。
また、基板１１に、発光素子９０の劣化を防止するため乾燥剤を取り付けてもよい。また、同様の理由で、基板１０と基板１１の間の空間１３には、窒素ガスやアルゴンガスなどの不活性気体を充填する、また樹脂材料などの固体物質を充填するとよい。また、空間１３に屈折率の高い物質（樹脂等）を充填することで、発光素子９０の光の取り出し効率を向上させることができる。
＜ＬＣＤの構成例＞
図２７に、表示装置７００として、ＬＣＤの構成の一例を示す。なお、図２６と同様に図２７も、ＬＣＤの画素部と駆動回路部のデバイス構造の積層構造を説明するための図であり、ＬＣＤの特定の部位の断面図ではない。
ここでは、基板１０上に、トランジスタＴＣ１、トランジスタＴＤ１、容量素子ＣＰ２が形成されている。トランジスタＴＣ１は駆動回路部７２０に含まれるトランジスタである。トランジスタＴＤ１は画素７１１に含まれるトランジスタである。また、画素７１１には容量素子ＣＰ２が形成されている。容量素子ＣＰ２は、一対の電極（ＰＸＥ１、ＯＣＥ１）を有し、絶縁層２１を誘電体とするデバイスである。
電極ＰＸＥ１は、トランジスタＴＤ１に接続されている。ここではトランジスタＴＣ１のバックゲート電極ＢＧＥ６は、電極ＰＸＥ１と同じ導電膜から、同じ工程で作製される。電極ＯＣＥ１は、酸化物半導体膜３３から形成される導電膜である。絶縁層２３として窒化物絶縁膜を形成する場合、酸化物半導体膜３３が絶縁層２３に接した状態で加熱することで、その抵抗値がさがり、電極ＯＣＥ１が形成される。電極ＯＣＥ１を作製する場合は、絶縁層２３を形成する前に、絶縁層２２の容量素子ＣＰ２が形成される領域に開口を形成する。
絶縁層２３上に絶縁層２７が形成される。絶縁層２７は、絶縁層２４−２６と同様に有機樹脂膜で形成することが好ましい。絶縁層２７は、画素７１１に形成されるトランジスタＴＤ１を覆うように形成される。絶縁層２７としては、例えば、ポリイミド、アクリル、ポリアミド、エポキシ等を用いることができる。その厚さが５００ｎｍ以上１０μｍ以下であることが好ましい。
絶縁層２７として、５００ｎｍ以上の厚い有機樹脂膜を形成することで、ゲート電極ＧＥ８に負の電圧が印加されることによって発生する電場が絶縁層２７の表面にまで影響せず、絶縁層２７の表面に正の電荷が帯電しにくくなる。また、空気中に含まれる正の荷電粒子が、絶縁層２７の表面に吸着しても、絶縁層２７は、５００ｎｍ以上と厚さが厚いため、酸化物半導体層ＯＳ８と絶縁層２１の界面は、絶縁層２７の表面に吸着した正の荷電粒子の電場の影響を受けにくい。このような構造のため、層ＯＳ８と絶縁層２１の界面は実質的に正のバイアスが印加された状態とならないため、トランジスタＴＤ１のしきい値電圧の変動をおさえることができる。そのため、信頼性の高いＬＣＤを提供することが可能になる。
基板１１には、カラーフィルタ層８１、遮光層８２およびオーバーコート層８３を覆って対向電極ＣＯＭＥ１が形成されており、電極ＣＯＭＥ１を覆って配向層８７が形成されている。また、基板１０にも配向層８６が形成される。配向層８６、８７は必要に応じて設ければよい。
シール部材（図示せず）により、基板１０と対向するように基板１１が固定されている。シール部材は基板１０と基板１１の周囲に設けられている。そのため、駆動回路部７２０の全てまたは一部がシール部材で覆われる場合もある。基板１０と基板１１の隙間には液晶材料１５が封止されている。液晶材料１５、電極ＰＸＥ１および電極ＣＯＭＥ１により液晶素子ＬＣＥ２が構成される。基板１０と基板１１の間隔を維持するためのスペーサとして機能する絶縁層が基板１０または基板１１に設けられている。
ここでは、表示素子として発光素子、液晶素子を有するＯＬＥＤ、ＬＣＤについて説明したが、本発明の一形態はこれに限定されない。例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、又は様々な素子を有することが出来る。表示素子、表示装置、発光素子又は発光装置は、例えば、ＥＬ素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子などの少なくとも一つを有している。これらの他にも、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していても良い。
ＥＬ素子を用いた表示装置の一例としては、ＥＬ表示装置などがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶表示装置（透過型液晶表示装置、半透過型液晶表示装置、反射型液晶表示装置、直視型液晶表示装置、投射型液晶表示装置）などがある。電子インク又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶表示装置や反射型液晶表示装置を実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
（実施の形態３）
実施の形態１で述べたように、半導体装置を一部あるいは全部完成させた後、半導体装置の作製に使用した基板を分離して、他の基板に転載することが可能である。このような作製方法を用いることで、トランジスタを耐熱性の劣る基板や可撓性の基板にも転載できる。
トランジスタが転載される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。
以下、図面を参照して、このような半導体装置の作製方法について説明する。ここでは、半導体装置として表示装置７００を作製する例について説明する。
＜作製方法例１＞
本発明の一形態にかかる表示装置７００の作製方法について、図２８及び図２９を用いて説明する。
基板４６２上に絶縁膜４２０を形成し、絶縁膜４２０上に素子層４１０を形成する（図２８Ａ）。素子層４１０には、トランジスタ等の半導体素子が形成されている。或いは、素子層４１０には、半導体素子に加え、表示素子、または画素電極などの表示素子の一部が形成されていても良い。
基板４６２としては、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板等を、基板４６２として用いてもよい。
基板４６２にガラス基板を用いる場合、基板４６２と絶縁膜４２０との間に、酸化シリコン膜、酸化窒化珪素膜、窒化珪素膜、窒化酸化シリコン膜等の絶縁膜を形成すると、ガラス基板からの汚染を防止でき、好ましい。
絶縁膜４２０には、例えば、エポキシ樹脂、アラミド樹脂、アクリル樹脂、ポリイミド樹脂、ポリアミド樹脂、ポリアミドイミド樹脂等の有機樹脂膜を用いることができる。中でもポリイミド樹脂を用いると耐熱性が高いため好ましい。絶縁膜４２０として、例えば、ポリイミド樹脂を用いる場合、該ポリイミド樹脂の膜厚は、３ｎｍ以上２０μｍ以下、好ましくは５００ｎｍ以上２μｍ以下である。絶縁膜４２０として、ポリイミド樹脂を用いる場合、スピンコート法、ディップコート法、ドクターブレード法等により形成することができる。例えば、絶縁膜４２０としてポリイミド樹脂を用いる場合、ドクターブレード法により、当該ポリイミド樹脂を用いた膜の一部を除去することで、所望の厚さを有する絶縁膜４２０を得ることができる。
なお、素子層４１０は、その作製工程における温度が室温以上３００℃以下であると好ましい。例えば、素子層４１０に含まれる、無機材料を用いた絶縁膜または導電膜は、成膜温度が１５０℃以上３００℃以下、さらには２００℃以上２７０℃以下で形成されることが好ましい。また、素子層４１０に含まれる、有機樹脂材料を用いた絶縁膜等は、成膜温度が室温以上１００℃以下で形成されると好ましい。
また、素子層４１０に含まれるトランジスタの酸化物半導体膜には、後述するＣＡＡＣ−ＯＳ膜を用いることが好ましい。当該トランジスタの酸化物半導体膜にＣＡＡＣ−ＯＳ膜を用いると、例えば、表示装置７００を折り曲げる際に、チャネル形成領域にクラック等が入りづらく、曲げに対する耐性を高めることが可能となる。
また、素子層４１０に含まれる導電膜として、酸化シリコンを添加したインジウム錫酸化物を用いると、表示装置７００を折り曲げる際に、当該導電膜にクラック等が入りづらくなるため、好ましい。
次に、素子層４１０と、仮支持基板４６６とを、剥離用接着剤４６４を用いて接着し、基板４６２から絶縁膜４２０と素子層４１０を剥離する。これにより、絶縁膜４２０と素子層４１０は、仮支持基板４６６側に設けられる（図２８Ｂ）。
仮支持基板４６６としては、ガラス基板、石英基板、サファイア基板、セラミック基板、金属基板などを用いることができる。また、本実施の形態の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよいし、フィルムのような可撓性基板を用いてもよい。
剥離用接着剤４６４としては、水や溶媒に可溶なものや、紫外線などの照射により可塑化させることが可能であるもののように、必要時に仮支持基板４６６と素子層４１０とを化学的もしくは物理的に分離することが可能な接着剤を用いる。
なお、仮支持基板４６６への転置工程は、様々な方法を適宜用いることができる。例えば、基板４６２の絶縁膜４２０が形成されていない側、すなわち図２８Ｂに示す下方側より絶縁膜４２０にレーザ光４６８を照射することで、絶縁膜４２０を脆弱化させることで基板４６２と絶縁膜４２０を剥離することができる。また、上記レーザ光４６８の照射エネルギー密度を調整することで、基板４６２と絶縁膜４２０の密着性が高い領域と、基板４６２と絶縁膜４２０の密着性が低い領域を作り分けてから剥離してもよい。
なお、本実施の形態においては、基板４６２と絶縁膜４２０の界面で剥離する方法について例示したが、これに限定されない。例えば、絶縁膜４２０と素子層４１０との界面で剥離してもよい。
また、基板４６２と絶縁膜４２０との界面に液体を浸透させて基板４６２から絶縁膜４２０を剥離してもよい。または、絶縁膜４２０と素子層４１０との界面に液体を浸透させて絶縁膜４２０から素子層４１０を剥離してもよい。上記液体としては、例えば、水、極性溶媒等を用いることができる。絶縁膜４２０を剥離する界面、具体的には基板４６２と絶縁膜４２０との界面または絶縁膜４２０と素子層４１０との界面に液体を浸透させることによって、素子層４１０に与えられる剥離に伴い発生する静電気等の影響を抑制することができる。
次に、接着層４１８を用いて、絶縁膜４２０に基板４０１を接着させる（図２８Ｃ）。
次に、剥離用接着剤４６４を溶解または可塑化させて、素子層４１０から剥離用接着剤４６４及び仮支持基板４６６を取り外す（図２８Ｄ）。
なお、素子層４１０の表面が露出するように剥離用接着剤４６４を水や溶媒などで除去すると好ましい。
以上により、基板４０１上に素子層４１０を作製することができる。
次に、図２８に示す工程と同様の工程により、基板４０５上に、接着層４１２と、接着層４１２上の絶縁膜４４０と、素子層４１１とを形成する（図２９Ａ）。素子層４１１が有する絶縁膜４４０としては、絶縁膜４２０と同様の材料、ここでは有機樹脂を用いて形成することができる。
次に、素子層４１０と素子層４１１の間に、封止層４３２を充填し、素子層４１０と素子層４１１と、を貼り合わせる（図２９Ｂ）。
封止層４３２により、例えば、固体封止させることができる。ただし、封止層４３２としては、可撓性を有する構成が好ましい。封止層４３２としては、例えば、ガラスフリットなどのガラス材料や、二液混合型の樹脂などの常温で硬化する硬化樹脂、光硬化性の樹脂、熱硬化性の樹脂などの樹脂材料を用いることができる。
以上により、表示装置７００を作製することができる。
＜作製方法例２＞
次いで、本発明の一形態にかかる表示装置７００の別の作製方法について、図３０を用いて説明する。なお、図３０では、絶縁膜４２０及び絶縁膜４４０として無機絶縁膜を用いる構成について説明する。
まず、基板４６２上に剥離層４６３を形成する。次に、剥離層４６３上に絶縁膜４２０を形成し、絶縁膜４２０上に素子層４１０を形成する（図３０Ａ）。
剥離層４６３としては、例えば、タングステン、モリブデン、チタン、タンタル、ニオブ、ニッケル、コバルト、ジルコニウム、亜鉛、ルテニウム、ロジウム、パラジウム、オスミウム、イリジウム、シリコンから選択された元素、該元素を含む合金材料、または該元素を含む化合物材料を含み、単層または積層された構造を用いることができる。また、シリコンを含む層の場合、該シリコンを含む層の結晶構造としては、非晶質、微結晶、多結晶、単結晶のいずれでもよい。
剥離層４６３としては、スパッタリング法、ＰＥＣＶＤ法、塗布法、印刷法等により形成できる。なお、塗布法は、スピンコーティング法、液滴吐出法、ディスペンス法を含む。
剥離層４６３が単層構造の場合、タングステン、モリブデン、またはタングステンとモリブデンの混合物を含む層を形成することが好ましい。また、タングステンの酸化物もしくは酸化窒化物を含む層、モリブデンの酸化物もしくは酸化窒化物を含む層、またはタングステンとモリブデンの混合物の酸化物もしくは酸化窒化物を含む層を形成してもよい。なお、タングステンとモリブデンの混合物とは、例えば、タングステンとモリブデンの合金に相当する。
また、剥離層４６３として、タングステンを含む層とタングステンの酸化物を含む層の積層構造を形成する場合、タングステンを含む層を形成し、その上層に酸化物で形成される絶縁層を形成することで、タングステン層と絶縁層との界面に、タングステンの酸化物を含む層が形成されることを活用してもよい。また、タングステンを含む層の表面を、熱酸化処理、酸素プラズマ処理、亜酸化窒素（Ｎ２Ｏ）プラズマ処理、オゾン水等の酸化力の強い溶液での処理等を行ってタングステンの酸化物を含む層を形成してもよい。またプラズマ処理や加熱処理は、酸素、窒素、亜酸化窒素単独、あるいは該ガスとその他のガスとの混合気体雰囲気下で行ってもよい。上記プラズマ処理や加熱処理により、剥離層４６３の表面状態を変えることにより、剥離層４６３と後に形成される絶縁膜４２０との密着性を制御することが可能である。
絶縁膜４２０には、例えば、酸化シリコン膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化シリコン膜、酸化アルミニウム膜などの透湿性の低い無機絶縁膜を用いることができる。上記無機絶縁膜は、例えば、スパッタリング法、ＰＥＣＶＤ法等を用いて形成することができる。
次に、素子層４１０と、仮支持基板４６６とを、剥離用接着剤４６４を用いて接着し、剥離層４６３から絶縁膜４２０と素子層４１０を剥離する。これにより、絶縁膜４２０と素子層４１０は、仮支持基板４６６側に設けられる（図３０Ｂ）。
なお、仮支持基板４６６への転置工程は、様々な方法を適宜用いることができる。例えば、剥離層４６３と絶縁膜４２０との界面に金属酸化膜を含む層を形成した場合は、該金属酸化膜を結晶化により脆弱化して、剥離層４６３から絶縁膜４２０を剥離することができる。また、剥離層４６３をタングステン膜で形成した場合は、アンモニア水と過酸化水素水の混合溶液によりタングステン膜をエッチングしながら剥離を行ってもよい。
また、剥離層４６３と絶縁膜４２０との界面に液体を浸透させて剥離層４６３から絶縁膜４２０を剥離してもよい。上記液体としては、例えば、水、極性溶媒等を用いることができる。絶縁膜４２０を剥離する界面、具体的には剥離層４６３と絶縁膜４２０との界面に液体を浸透させることによって、素子層４１０に与えられる剥離に伴い発生する静電気等の影響を抑制することができる。
次に、絶縁膜４２０に接着層４１８を用いて基板４０１を接着する（図３０Ｃ）。次に、剥離用接着剤４６４を溶解または可塑化させて、素子層４１０から剥離用接着剤４６４と仮支持基板４６６を取り除く（図３０Ｄ）。なお、素子層４１０の表面が露出するように剥離用接着剤４６４を水や溶媒などで除去すると好ましい。以上により、基板４０１上に素子層４１０を作製することができる。
次に、図３０に示す工程と同様の形成方法により、基板４０５と、基板４０５上の接着層４１２と、接着層４１２上の絶縁膜４４０と、素子層４１１と、を形成する。その後、素子層４１０と素子層４１１の間に、封止層４３２を充填し、素子層４１０と素子層４１１と、を貼り合わせる。
最後に、素子層４１０に形成されている接続端子に異方性導電膜によってＦＰＣを電気的に接続する。このＦＰＣにＩＣチップを実装してもよい。
以上により、表示装置７００を作製することができる。
（実施の形態４）
本実施の形態では、半導体装置の一例として、表示装置および表示装置を備えた電子機器などについて説明する。
＜表示装置の外観＞
図３１Ａは、表示装置の外観の一例を示す、斜視図である。図３１Ａに示すように、表示装置１６１０は、パネル１６０１と、コントローラ、電源回路、画像処理回路、画像メモリ、ＣＰＵなどが設けられた回路基板１６０２と、接続部１６０３とを有している。パネル１６０１は、画素が複数設けられた画素部１６０４と、複数の画素を行ごとに選択する駆動回路１６０５と、選択された行内の画素への画像信号Ｓｉｇの入力を制御する駆動回路１６０６とを有する。
回路基板１６０２から、接続部１６０３を介して、各種信号と、電源の電位とが、パネル１６０１に入力される。接続部１６０３には、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）などを用いることができる。ＦＰＣにチップを実装したものをＣＯＦテープと呼び、ＣＯＦテープを用いると、より小さい面積でより高密度の実装を行うことができる。また、接続部１６０３にＣＯＦテープを用いる場合、回路基板１６０２内の一部の回路、或いはパネル１６０１が有する駆動回路１６０５や駆動回路１６０６の一部などを別途用意したチップに形成しておき、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）法を用いて当該チップをＣＯＦテープに接続しておいても良い。
また、ＣＯＦテープ１６０７を用いた表示装置の外観の一例を示す斜視図を図３１Ｂに示す。図３１Ｂに示すように、表示装置１６１１において、チップ１６０８は、バンプなどの端子を表面に有する半導体ベアチップ（ＩＣ、ＬＳＩなど）である。さらに、ＣＯＦテープ１６０７に、ＣＲ部品も実装でき、回路基板１６０２の面積縮小も図れる。フレキシブル基板の配線パターンは、実装するチップの端子に対応して複数形成される。チップ１６０８は、ボンダー装置などにより、配線パターンを有するフレキシブル基板上に位置決めして配置し、熱圧着することによって実装される。
図３１Ｂには、一つのチップ１６０８を実装した一つのＣＯＦテープ１６０７の例を示したが特に限定されない。１つのＣＯＦテープ１６０７の片面または両面に複数列のチップを実装することができるが、コスト削減のためには、実装するチップ数を少なくするため一列とすることが好ましく、さらに好ましくは１個とすることが望ましい。
＜回路基板の構成例＞
図３２に、回路基板２００３の外観図を示す。回路基板２００３は、スリット２２１１を有するＦＰＣ２２０１上に、Ｂｌｕｅｔｏｏｔｈ（登録商標。ＩＥＥＥ８０２．１５．１に同じ。）規格の通信装置２１０１、マイコン２１０２、記憶装置２１０３、ＦＰＧＡ２１０４、ＤＡコンバータ２１０５、充電制御ＩＣ２１０６、レベルシフタ２１０７を設けた構成を有する。また、回路基板２００３は、入出力コネクタ２１０８を介して、本発明の一形態に係る表示装置と電気的に接続する。また、ＦＰＣ２２０１にスリット２２１１を設けることにより、ＦＰＣ２２０１を用いた回路基板２００３の可撓性を高めている。
表示装置に可撓性を有する基板を用いることで、回路基板２００３と共に表示装置も湾曲させることができる。よって、可撓性を有する基板を用いた表示装置と、回路基板２００３とは、装着部位の形状に合わせて繰り返し変形することができるので、腕や足などの身体に装着可能な電子機器に利用するのに適している。
＜情報処理装置の構成例＞
図３３Ａは情報処理装置１０００の外観を説明する模式図であり、図３３Ｂは、図３３ＡのＸ１−Ｘ２線による断面の構造を説明する模式図である。また、図３３Ｃおよび図３３Ｄは、情報処理装置１０００の外観を説明する模式図であり、図３３Ｅは、図３３Ｃおよび図３３ＤのＸ３−Ｘ４線による断面の構造を説明する模式図である。図３３Ｃは情報処理装置１０００の正面を説明する模式図であり。図３３Ｄは情報処理装置１０００の背面を説明する模式図である。
図３３Ｃ、図３３Ｄに示すように、位置入力部１００１または表示部１００２は、情報処理装置１０００の正面だけでなく、側面や背面にも設けられていてもよい。また、位置入力部１００１または表示部１００２は、情報処理装置１０００の上面に設けられていてもよい。また、位置入力部１００１または表示部１００２は、情報処理装置１０００の底面に設けられていてもよい。
なお、筐体１００３の表面には位置入力部１００１のほか、ハードウェアボタンや外部接続端子等を有していてもよい。
このような構成とすることで、従来の情報処理装置のように筐体１００３の正面に平行な面にのみ表示するのではなく、筐体１００３の側面にも表示を行うことが可能となる。特に、筐体１００３の２以上の側面に沿って表示領域を設けると、表示の多様性がより高まるため好ましい。
情報処理装置の正面に沿って配置される表示領域と、側面に沿って配置された各表示領域は、それぞれ独立な表示領域として用いて異なる画像等を表示してもよいし、いずれか２つ以上の表示領域にわたって一つの画像等を表示してもよい。例えば、情報処理装置の正面に沿って配置された表示領域に表示する画像を、情報処理装置の側面に沿って設けられる表示領域などに連続して表示してもよい。
また、演算装置１００５は、筐体１００３の内部に設けられている。図３３Ｂでは、演算装置１００５が表示部１００２と離隔した位置に設けられている。図３３Ｅでは、演算装置１００５が表示部１００２と重なる位置に設けられている。
位置入力部１００１は、一例としては、第１の領域１００１（１）と、第１の領域１００１（１）に対向する第２の領域１００１（２）と、第１の領域１００１（１）および第２の領域１００１（２）の間に第３の領域１００１（３）と、が形成されるように折り曲げることができる可撓性を有する（図３３Ｂ参照）。また、他の一例として、第１の領域１００１（１）と、第３の領域１００１（３）と、第３の領域１００１（３）に対向する第４の領域１００１（４）と、が形成されるように折り曲げることができる可撓性を有する（図３３Ｅ参照）。
また、他の一例として、第３の領域１００１（３）と、第５の領域１００１（５）と、第３の領域１００１（３）に対向する第４の領域１００１（４）と、が形成されるように折り曲げることができる可撓性を有していても良い。
なお、第１の領域１００１（１）に対向する第２の領域１００１（２）の配置は、第１の領域１００１（１）に正対する配置に限られず、第１の領域１００１（１）に傾きを持って向き合う配置も含むものとする。また、第３の領域１００１（３）に対向する第４の領域１００１（４）の配置は、第３の領域１００１（３）に正対する配置に限られず、第３の領域１００１（３）に傾きを持って向き合う配置も含むものとする。
表示部１００２は、少なくとも第１の領域１００１（１）、第２の領域１００１（２）、第３の領域１００１（３）、または第４の領域１００１（４）の一部と重なるように配置される。
情報処理装置１０００は、近接または接触するものを検知する可撓性の位置入力部１００１を含んで構成される。そして、位置入力部１００１は、例えば、第１の領域１００１（１）と、第１の領域に対向する第２の領域１００１（２）と、第１の領域１００１（１）および第２の領域１００１（２）の間に表示部１００２と重なる第３の領域１００１（３）と、が形成されるように折り曲げることができる。これにより、例えば掌もしくは手の指の何れかが、第１の領域１００１（１）または第２の領域１００１（２）などの何れかに近接したのかを知ることができる。その結果、操作性に優れたヒューマンインターフェイスを提供できる。または、操作性に優れた新規な情報処理装置を提供できる。
表示部１００２に用いられる基板としては、可撓性を有する程度の厚さの樹脂が適用できる。樹脂としては、例えばポリエステル、ポリオレフィン、ポリアミド、ポリイミド、アラミド、エポキシ、ポリカーボネート若しくはアクリル樹脂等を挙げることができる。また、可撓性を有さないような通常の基板としては、ガラス基板、石英基板、半導体基板などを用いることが出来る。
＜電子機器の構成例＞
本発明の一態様に係る半導体装置は、表示装置、ノート型パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型ゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図３４に示す。
図３４Ａは表示装置であり、筐体５００１、表示部５００２、支持台５００３等を有する。本発明の一態様に係る半導体装置は、表示部５００２に用いることができる。なお、表示装置には、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
図３４Ｂは携帯情報端末であり、筐体５１０１、表示部５１０２、操作キー５１０３等を有する。本発明の一態様に係る半導体装置は、表示部５１０２に用いることができる。
図３４Ｃは表示装置であり、曲面を有する筐体５７０１、表示部５７０２等を有する。本発明の一態様に係る半導体装置に可撓性を有する基板を用いることで、曲面を有する筐体５７０１に支持された表示部５７０２に、当該半導体装置を用いることができ、フレキシブルかつ軽くて使い勝手の良い表示装置を提供することができる。
図３４Ｄは携帯型ゲーム機であり、筐体５３０１、筐体５３０２、表示部５３０３、表示部５３０４、マイクロホン５３０５、スピーカー５３０６、操作キー５３０７、スタイラス５３０８等を有する。本発明の一態様に係る半導体装置は、表示部５３０３または表示部５３０４に用いることができる。表示部５３０３または表示部５３０４に本発明の一態様に係る半導体装置を用いることで、ユーザーの使用感に優れ、品質の低下が起こりにくい携帯型ゲーム機を提供することができる。なお、図３４Ｄに示した携帯型ゲーム機は、２つの表示部５３０３と表示部５３０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図３４Ｅは電子書籍であり、筐体５６０１、表示部５６０２等を有する。本発明の一態様に係る半導体装置は、表示部５６０２に用いることができる。そして、可撓性を有する基板を用いることで、半導体装置に可撓性を持たせることができるので、フレキシブルかつ軽くて使い勝手の良い電子書籍を提供することができる。
図３４Ｆは携帯電話であり、筐体５９０１に、表示部５９０２、マイク５９０７、スピーカー５９０４、カメラ５９０３、外部接続部５９０６、操作用のボタン５９０５が設けられている。表示部５９０２に、本発明の一態様に係る半導体装置を用いることできる。また、本発明の一態様に係る半導体装置を、可撓性を有する基板に形成した場合、図３４Ｆに示すような曲面を有する表示部５９０２に当該半導体装置を適用することが可能である。
（実施の形態５）
本実施の形態では、ＯＳトランジスタに用いられる酸化物半導体膜について説明する。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
酸化物半導体膜は、単結晶構造の酸化物半導体（以下、単結晶酸化物半導体という。）、多結晶構造の酸化物半導体（以下、多結晶酸化物半導体という。）、微結晶構造の酸化物半導体（以下、微結晶酸化物半導体という。）、及び非晶質構造の酸化物半導体（以下、非晶質酸化物半導体という。）の一以上で構成されてもよい。また、酸化物半導体膜は、ＣＡＡＣ−ＯＳ膜で構成されていてもよい。また、酸化物半導体膜は、非晶質酸化物半導体及び結晶粒を有する酸化物半導体で構成されていてもよい。以下に、ＣＡＡＣ−ＯＳ膜及び微結晶酸化物半導体膜について説明する。
＜ＣＡＡＣ−ＯＳ＞
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部を有する酸化物半導体の一つである。ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によってＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数の結晶部を確認することができる。一方、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と概略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像では、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層の配列は、ＣＡＡＣ−ＯＳ膜が形成されている面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
一方、試料面と概略垂直な方向から観察したＣＡＡＣ−ＯＳの高分解能ＴＥＭ像では、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
図３５Ａは、試料面と概略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像である。また、図３５Ｂは、図３５Ａをさらに拡大した高分解能ＴＥＭ像であり、理解を容易にするために原子配列を強調表示している。
図３５Ｃは、図３５ＡのＡ−Ｏ−Ａ’間において、丸で囲んだ領域（直径約４ｎｍ）の局所的なフーリエ変換像である。図３５Ｃより、各領域においてｃ軸配向性が確認できる。また、Ａ−Ｏ間とＯ−Ａ’間とでは、ｃ軸の向きが異なるため、異なるグレインであることが示唆される。また、Ａ−Ｏ間では、ｃ軸の角度が１４．３°、１６．６°、２６．４°のように少しずつ連続的に変化していることがわかる。同様に、Ｏ−Ａ’間では、ｃ軸の角度が−１８．３°、−１７．６°、−１５．９°と少しずつ連続的に変化していることがわかる。
なお、ＣＡＡＣ−ＯＳ膜に対し、電子回折を行うと、配向性を示すスポット（輝点）が観測される。例えば、ＣＡＡＣ−ＯＳ膜の上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電子線を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測される（図３６Ａ参照。）。
高分解能ＴＥＭ像から、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
なお、ＣＡＡＣ−ＯＳに含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳに含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳに含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、試料面と概略垂直な方向から観察したＣＡＡＣ−ＯＳの高分解能ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
ＣＡＡＣ−ＯＳに対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、断面の高分解能ＴＥＭ像で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳ膜は、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。
なお、ＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。より好ましいＣＡＡＣ−ＯＳは、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性とよぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
＜微結晶酸化物半導体膜＞
微結晶酸化物半導体は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確に結晶部を確認することができない領域とを有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とよぶ。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測される場合がある（図３６Ｂ参照。）。
このように、結晶部では結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
酸化物半導体膜が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析が可能となる場合がある。
図３６Ｃに、電子銃室３１０と、電子銃室３１０の下の光学系３１２と、光学系３１２の下の試料室３１４と、試料室３１４の下の光学系３１６と、光学系３１６の下の観察室３２０と、観察室３２０に設置されたカメラ３１８と、観察室３２０の下のフィルム室３２２と、を有する透過電子回折測定装置を示す。カメラ３１８は、観察室３２０内部に向けて設置される。なお、フィルム室３２２を有さなくても構わない。
また、図３６Ｄに、図３６Ｃで示した透過電子回折測定装置内部の構造を示す。透過電子回折測定装置内部では、電子銃室３１０に設置された電子銃から放出された電子が、光学系３１２を介して試料室３１４に配置された物質３２８に照射される。物質３２８を通過した電子は、光学系３１６を介して観察室３２０内部に設置された蛍光板３３２に入射する。蛍光板３３２では、入射した電子の強度に応じたパターンが現れることで透過電子回折パターンを測定することができる。
カメラ３１８は、蛍光板３３２を向いて設置されており、蛍光板３３２に現れたパターンを撮影することが可能である。カメラ３１８のレンズの中央、および蛍光板３３２の中央を通る直線と、蛍光板３３２の上面との為す角度は、例えば、１５°以上８０°以下、３０°以上７５°以下、または４５°以上７０°以下とする。該角度が小さいほど、カメラ３１８で撮影される透過電子回折パターンは歪みが大きくなる。ただし、あらかじめ該角度がわかっていれば、得られた透過電子回折パターンの歪みを補正することも可能である。なお、カメラ３１８をフィルム室３２２に設置しても構わない場合がある。例えば、カメラ３１８をフィルム室３２２に、電子３２４の入射方向と対向するように設置してもよい。この場合、蛍光板３３２の裏面から歪みの少ない透過電子回折パターンを撮影することができる。
試料室３１４には、試料である物質３２８を固定するためのホルダが設置されている。ホルダは、物質３２８を通過する電子を透過するような構造をしている。ホルダは、例えば、物質３２８をＸ軸、Ｙ軸、Ｚ軸などに移動させる機能を有していてもよい。ホルダの移動機能は、例えば、１ｎｍ以上１０ｎｍ以下、５ｎｍ以上５０ｎｍ以下、１０ｎｍ以上１００ｎｍ以下、５０ｎｍ以上５００ｎｍ以下、１００ｎｍ以上１μｍ以下などの範囲で移動させる精度を有すればよい。これらの範囲は、物質３２８の構造によって最適な範囲を設定すればよい。
次に、上述した透過電子回折測定装置を用いて、物質の透過電子回折パターンを測定する方法について説明する。
例えば、図３６Ｄに示すように物質におけるナノビームである電子３２４の照射位置を変化させる（スキャンする）ことで、物質の構造が変化していく様子を確認することができる。このとき、物質３２８がＣＡＡＣ−ＯＳ膜であれば、図３６Ａに示したような回折パターンが観測される。または、物質３２８がｎｃ−ＯＳ膜であれば、図３６Ｂに示したような回折パターンが観測される。
ところで、物質３２８がＣＡＡＣ−ＯＳ膜であったとしても、部分的にｎｃ−ＯＳ膜などと同様の回折パターンが観測される場合がある。したがって、ＣＡＡＣ−ＯＳ膜の良否は、一定の範囲におけるＣＡＡＣ−ＯＳ膜の回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう。）で表すことができる場合がある。例えば、良質なＣＡＡＣ−ＯＳ膜であれば、ＣＡＡＣ化率は、５０％以上、好ましくは８０％以上、さらに好ましくは９０％以上、より好ましくは９５％以上となる。なお、ＣＡＡＣ−ＯＳ膜と異なる回折パターンが観測される領域の割合を非ＣＡＡＣ化率と表記する。
一例として、成膜直後（ａｓ−ｓｐｕｔｔｅｒｅｄと表記。）、または酸素を含む雰囲気における４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜を有する各試料の上面に対し、スキャンしながら透過電子回折パターンを取得した。ここでは、５ｎｍ／秒の速度で６０秒間スキャンしながら回折パターンを観測し、観測された回折パターンを０．５秒ごとに静止画に変換することで、ＣＡＡＣ化率を導出した。なお、電子線としては、プローブ径が１ｎｍのナノビーム電子線を用いた。なお、同様の測定は６試料に対して行った。そしてＣＡＡＣ化率の算出には、６試料における平均値を用いた。
各試料におけるＣＡＡＣ化率を図３７Ａに示す。成膜直後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は７５．７％（非ＣＡＡＣ化率は２４．３％）であった。また、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は８５．３％（非ＣＡＡＣ化率は１４．７％）であった。成膜直後と比べて、４５０℃加熱処理後のＣＡＡＣ化率が高いことがわかる。即ち、高い温度（例えば４００℃以上）における加熱処理によって、非ＣＡＡＣ化率が低くなる（ＣＡＡＣ化率が高くなる）ことがわかる。また、５００℃未満の加熱処理においても高いＣＡＡＣ化率を有するＣＡＡＣ−ＯＳ膜が得られることがわかる。
ここで、ＣＡＡＣ−ＯＳ膜と異なる回折パターンのほとんどはｎｃ−ＯＳ膜と同様の回折パターンであった。また、測定領域において非晶質酸化物半導体膜は、確認することができなかった。したがって、加熱処理によって、ｎｃ−ＯＳ膜と同様の構造を有する領域が、隣接する領域の構造の影響を受けて再配列し、ＣＡＡＣ化していることが示唆される。
図３７Ｂおよび図３７Ｃは、成膜直後および４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜の平面ＴＥＭ像である。図３７Ｂと図３７Ｃとを比較することにより、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜は、膜質がより均質であることがわかる。即ち、高い温度における加熱処理によって、ＣＡＡＣ−ＯＳ膜の膜質が向上することがわかる。
このような測定方法を用いれば、複数の構造を有する酸化物半導体膜の構造解析が可能となる場合がある。
１０ 基板
２１−２２ 絶縁層
３１−３３ 酸化物半導体膜
５１−５３ 導電層

Claims (5)

  1. 基板上に、第１および第２のトランジスタを含む第１の回路、および第３のトランジスタを含む第２の回路を有し、
    前記第１のトランジスタは、第１の酸化物半導体膜、および第２の酸化物半導体膜の順に積層された第１の半導体層を有し、
    前記第２のトランジスタは、前記第２の酸化物半導体膜を含む第２の半導体層を有し、
    前記第３のトランジスタは、前記第２の酸化物半導体膜を含む第３の半導体層を有し、
    前記第１のトランジスタは、ゲートに接続されたバックゲートを有することを特徴とする半導体装置。
  2. 基板上に、第１および第２のトランジスタを含む第１の回路、および第３のトランジスタを含む第２の回路を有し、
    前記第１のトランジスタは、第１の酸化物半導体膜、第２の酸化物半導体膜および第３の酸化物半導体膜の順に積層された第１の半導体層を有し、
    前記第２のトランジスタは、前記第３の酸化物半導体膜を含む第２の半導体層を有し、
    前記第３のトランジスタは、前記第３の酸化物半導体膜を含む第３の半導体層を有し、
    前記第１のトランジスタは、ゲートに接続されたバックゲートを有することを特徴とする半導体装置。
  3. 請求項１または２において、
    前記第１のトランジスタのチャネル長は、２．５μｍ未満であることを特徴とする半導体装置。
  4. 請求項１乃至３のいずれか１項において、
    前記第２のトランジスタは、ゲートに接続されたバックゲートを有することを特徴とする半導体装置。
  5. 請求項１乃至４のいずれか１項において、
    前記第２の回路を含む画素部と、
    前記第１の回路を含み、前記画素部に信号を供給する機能を有する駆動回路と、
    を有することを特徴とする半導体装置。
JP2014250466A 2013-12-12 2014-12-11 半導体装置 Active JP6486091B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014250466A JP6486091B2 (ja) 2013-12-12 2014-12-11 半導体装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2013257517 2013-12-12
JP2013257517 2013-12-12
JP2014250466A JP6486091B2 (ja) 2013-12-12 2014-12-11 半導体装置

Related Child Applications (2)

Application Number Title Priority Date Filing Date
JP2016132539A Division JP6130563B2 (ja) 2013-12-12 2016-07-04 半導体装置
JP2019027127A Division JP2019087760A (ja) 2013-12-12 2019-02-19 半導体装置

Publications (3)

Publication Number Publication Date
JP2015133482A true JP2015133482A (ja) 2015-07-23
JP2015133482A5 JP2015133482A5 (ja) 2018-01-25
JP6486091B2 JP6486091B2 (ja) 2019-03-20

Family

ID=53369477

Family Applications (4)

Application Number Title Priority Date Filing Date
JP2014250466A Active JP6486091B2 (ja) 2013-12-12 2014-12-11 半導体装置
JP2016132539A Active JP6130563B2 (ja) 2013-12-12 2016-07-04 半導体装置
JP2019027127A Withdrawn JP2019087760A (ja) 2013-12-12 2019-02-19 半導体装置
JP2020053631A Active JP6977087B2 (ja) 2013-12-12 2020-03-25 表示装置

Family Applications After (3)

Application Number Title Priority Date Filing Date
JP2016132539A Active JP6130563B2 (ja) 2013-12-12 2016-07-04 半導体装置
JP2019027127A Withdrawn JP2019087760A (ja) 2013-12-12 2019-02-19 半導体装置
JP2020053631A Active JP6977087B2 (ja) 2013-12-12 2020-03-25 表示装置

Country Status (2)

Country Link
US (3) US9349751B2 (ja)
JP (4) JP6486091B2 (ja)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017028288A (ja) * 2015-07-24 2017-02-02 株式会社半導体エネルギー研究所 半導体装置、該半導体装置を有する表示装置
WO2017085595A1 (ja) * 2015-11-20 2017-05-26 株式会社半導体エネルギー研究所 半導体装置、該半導体装置の作製方法、または該半導体装置を有する表示装置
JP2017108397A (ja) * 2015-11-30 2017-06-15 株式会社半導体エネルギー研究所 信号処理回路、及び該信号処理回路を有する半導体装置
WO2017122110A1 (ja) * 2016-01-15 2017-07-20 株式会社半導体エネルギー研究所 表示装置、表示モジュール、および電子機器
WO2017131078A1 (ja) * 2016-01-28 2017-08-03 シャープ株式会社 アクティブマトリクス基板およびその製造方法
JP2017147445A (ja) * 2016-02-17 2017-08-24 株式会社半導体エネルギー研究所 半導体装置、電子機器
JP2017175129A (ja) * 2016-03-18 2017-09-28 株式会社半導体エネルギー研究所 半導体装置、半導体ウエハ、モジュールおよび電子機器とその作製方法
JP2018181890A (ja) * 2017-04-03 2018-11-15 株式会社半導体エネルギー研究所 半導体装置
JP2019140255A (ja) * 2018-02-09 2019-08-22 パナソニックＩｐマネジメント株式会社 電解コンデンサおよびその製造方法
JP7338003B2 (ja) 2015-08-21 2023-09-04 株式会社半導体エネルギー研究所 半導体装置

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8314765B2 (en) 2008-06-17 2012-11-20 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, display device, and electronic device
DE102013221788B4 (de) * 2013-10-28 2021-05-27 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zum Herstellen eines Kontaktelements und eines optoelektronischen Bauelements
US9882014B2 (en) 2013-11-29 2018-01-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
DE112014005486T5 (de) * 2013-12-02 2016-08-18 Semiconductor Energy Laboratory Co., Ltd. Anzeigevorrichtung
TWI721409B (zh) 2013-12-19 2021-03-11 日商半導體能源研究所股份有限公司 半導體裝置
JP6488124B2 (ja) 2013-12-27 2019-03-20 株式会社半導体エネルギー研究所 半導体装置
JP6722980B2 (ja) * 2014-05-09 2020-07-15 株式会社半導体エネルギー研究所 表示装置および発光装置、並びに電子機器
TWI663726B (zh) 2014-05-30 2019-06-21 Semiconductor Energy Laboratory Co., Ltd. 半導體裝置、模組及電子裝置
KR102329498B1 (ko) 2014-09-04 2021-11-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6857447B2 (ja) * 2015-01-26 2021-04-14 株式会社半導体エネルギー研究所 半導体装置
KR20160114511A (ko) 2015-03-24 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US9806200B2 (en) 2015-03-27 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10297331B2 (en) * 2015-10-30 2019-05-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
CN105226071B (zh) * 2015-10-30 2018-06-05 京东方科技集团股份有限公司 一种显示基板及其制作方法、显示装置
US10714633B2 (en) 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
JP6858549B2 (ja) 2015-12-28 2021-04-14 株式会社半導体エネルギー研究所 半導体装置、記憶装置
KR20180124874A (ko) * 2016-03-04 2018-11-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 그 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치
US10014325B2 (en) 2016-03-10 2018-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
KR20180123028A (ko) 2016-03-11 2018-11-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장비, 상기 반도체 장치의 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치
US10141387B2 (en) * 2016-04-08 2018-11-27 Innolux Corporation Display device
CN106252362B (zh) * 2016-08-31 2019-07-12 深圳市华星光电技术有限公司 一种阵列基板及其制备方法
KR20180055701A (ko) 2016-11-17 2018-05-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
CN107123617B (zh) * 2017-06-21 2020-02-11 京东方科技集团股份有限公司 显示面板及其制造方法和控制方法
KR102527817B1 (ko) * 2018-04-02 2023-05-04 삼성디스플레이 주식회사 표시 장치
JP7122872B2 (ja) 2018-06-06 2022-08-22 株式会社ジャパンディスプレイ 半導体装置
KR20200022226A (ko) * 2018-08-22 2020-03-03 경희대학교 산학협력단 산화물 반도체 박막 트랜지스터 및 그 제조 방법
KR102625448B1 (ko) * 2018-10-10 2024-01-17 삼성디스플레이 주식회사 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조 방법

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009176865A (ja) * 2008-01-23 2009-08-06 Canon Inc 薄膜トランジスタ及びその製造方法
US20100012940A1 (en) * 2008-07-18 2010-01-21 Hitachi Displays, Ltd. Image Display Device and Manufacturing Method for the Same
JP2010161327A (ja) * 2009-01-12 2010-07-22 Samsung Mobile Display Co Ltd 有機電界発光表示装置及びその製造方法
JP2011049549A (ja) * 2009-07-31 2011-03-10 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP2011233889A (ja) * 2010-04-28 2011-11-17 Electronics And Telecommunications Research Institute 半導体装置及びその製造方法
JP2012059860A (ja) * 2010-09-08 2012-03-22 Fujifilm Corp 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
JP2013041945A (ja) * 2011-08-12 2013-02-28 Fujifilm Corp 薄膜トランジスタ及びその製造方法、表示装置、イメージセンサー、ｘ線センサー並びにｘ線デジタル撮影装置
JP2013084735A (ja) * 2011-10-07 2013-05-09 Semiconductor Energy Lab Co Ltd 酸化物半導体膜及び半導体装置

Family Cites Families (130)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
CN102867855B (zh) 2004-03-12 2015-07-15 独立行政法人科学技术振兴机构 薄膜晶体管及其制造方法
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
JP5138163B2 (ja) 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
CN102945857B (zh) 2004-11-10 2015-06-03 佳能株式会社 无定形氧化物和场效应晶体管
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI390735B (zh) 2005-01-28 2013-03-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US20090255995A1 (en) 2005-06-24 2009-10-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and wireless communication system
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
WO2007058329A1 (en) 2005-11-15 2007-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
CN101689532B (zh) 2007-06-29 2013-06-12 株式会社半导体能源研究所 半导体器件及其制造方法
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
KR100941850B1 (ko) 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
CN102197490B (zh) 2008-10-24 2013-11-06 株式会社半导体能源研究所 半导体器件和用于制造该半导体器件的方法
TWI654689B (zh) 2008-12-26 2019-03-21 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
WO2010095306A1 (ja) * 2009-02-17 2010-08-26 シャープ株式会社 信号分配装置および表示装置
KR101967480B1 (ko) 2009-07-31 2019-04-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
TWI596741B (zh) 2009-08-07 2017-08-21 半導體能源研究所股份有限公司 半導體裝置和其製造方法
JP5663231B2 (ja) * 2009-08-07 2015-02-04 株式会社半導体エネルギー研究所 発光装置
WO2011055631A1 (en) 2009-11-06 2011-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5497417B2 (ja) 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
DE112011106185B3 (de) 2010-03-02 2023-05-04 Semiconductor Energy Laboratory Co., Ltd. Impulssignal-Ausgangsschaltung und Schieberegister
JP5606787B2 (ja) 2010-05-18 2014-10-15 富士フイルム株式会社 薄膜トランジスタの製造方法、並びに、薄膜トランジスタ、イメージセンサー、ｘ線センサー及びｘ線デジタル撮影装置
US8728860B2 (en) * 2010-09-03 2014-05-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8952377B2 (en) 2011-07-08 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9214474B2 (en) 2011-07-08 2015-12-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8748886B2 (en) 2011-07-08 2014-06-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US9419146B2 (en) 2012-01-26 2016-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI605597B (zh) 2012-01-26 2017-11-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
JP5917212B2 (ja) 2012-03-16 2016-05-11 株式会社半導体エネルギー研究所 半導体装置および半導体装置の作製方法
KR102330543B1 (ko) * 2012-04-13 2021-11-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5795551B2 (ja) 2012-05-14 2015-10-14 富士フイルム株式会社 電界効果型トランジスタの製造方法
US9153699B2 (en) 2012-06-15 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with multiple oxide semiconductor layers
US8901557B2 (en) 2012-06-15 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102161077B1 (ko) 2012-06-29 2020-09-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20150043307A (ko) 2012-08-10 2015-04-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
US9373711B2 (en) * 2013-02-27 2016-06-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009176865A (ja) * 2008-01-23 2009-08-06 Canon Inc 薄膜トランジスタ及びその製造方法
US20100012940A1 (en) * 2008-07-18 2010-01-21 Hitachi Displays, Ltd. Image Display Device and Manufacturing Method for the Same
JP2010027851A (ja) * 2008-07-18 2010-02-04 Hitachi Displays Ltd 画像表示装置およびその製造方法
JP2010161327A (ja) * 2009-01-12 2010-07-22 Samsung Mobile Display Co Ltd 有機電界発光表示装置及びその製造方法
JP2011049549A (ja) * 2009-07-31 2011-03-10 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP2011233889A (ja) * 2010-04-28 2011-11-17 Electronics And Telecommunications Research Institute 半導体装置及びその製造方法
JP2012059860A (ja) * 2010-09-08 2012-03-22 Fujifilm Corp 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
JP2013041945A (ja) * 2011-08-12 2013-02-28 Fujifilm Corp 薄膜トランジスタ及びその製造方法、表示装置、イメージセンサー、ｘ線センサー並びにｘ線デジタル撮影装置
JP2013084735A (ja) * 2011-10-07 2013-05-09 Semiconductor Energy Lab Co Ltd 酸化物半導体膜及び半導体装置

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017028288A (ja) * 2015-07-24 2017-02-02 株式会社半導体エネルギー研究所 半導体装置、該半導体装置を有する表示装置
US11538928B2 (en) 2015-07-24 2022-12-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US11024725B2 (en) 2015-07-24 2021-06-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including metal oxide film
JP7338003B2 (ja) 2015-08-21 2023-09-04 株式会社半導体エネルギー研究所 半導体装置
US10559697B2 (en) 2015-11-20 2020-02-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method of the semiconductor device, or display device including the semiconductor device
WO2017085595A1 (ja) * 2015-11-20 2017-05-26 株式会社半導体エネルギー研究所 半導体装置、該半導体装置の作製方法、または該半導体装置を有する表示装置
US11682733B2 (en) 2015-11-20 2023-06-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method of the semiconductor device, or display device including the semiconductor device
US11038065B2 (en) 2015-11-20 2021-06-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method of the semiconductor device, or display device including the semiconductor device
JP2017108397A (ja) * 2015-11-30 2017-06-15 株式会社半導体エネルギー研究所 信号処理回路、及び該信号処理回路を有する半導体装置
WO2017122110A1 (ja) * 2016-01-15 2017-07-20 株式会社半導体エネルギー研究所 表示装置、表示モジュール、および電子機器
WO2017131078A1 (ja) * 2016-01-28 2017-08-03 シャープ株式会社 アクティブマトリクス基板およびその製造方法
JP2017147445A (ja) * 2016-02-17 2017-08-24 株式会社半導体エネルギー研究所 半導体装置、電子機器
JP2017175129A (ja) * 2016-03-18 2017-09-28 株式会社半導体エネルギー研究所 半導体装置、半導体ウエハ、モジュールおよび電子機器とその作製方法
JP2018181890A (ja) * 2017-04-03 2018-11-15 株式会社半導体エネルギー研究所 半導体装置
JP2019140255A (ja) * 2018-02-09 2019-08-22 パナソニックＩｐマネジメント株式会社 電解コンデンサおよびその製造方法

Also Published As

Publication number Publication date
JP2020129659A (ja) 2020-08-27
JP6977087B2 (ja) 2021-12-08
US20150171115A1 (en) 2015-06-18
JP6130563B2 (ja) 2017-05-17
US9673234B2 (en) 2017-06-06
US9349751B2 (en) 2016-05-24
US20160254291A1 (en) 2016-09-01
US20170263497A1 (en) 2017-09-14
US10115631B2 (en) 2018-10-30
JP2019087760A (ja) 2019-06-06
JP6486091B2 (ja) 2019-03-20
JP2016184764A (ja) 2016-10-20

Similar Documents

Publication Publication Date Title
JP6977087B2 (ja) 表示装置
JP7030919B2 (ja) 表示装置
JP7265658B2 (ja) 表示装置
TWI668894B (zh) 顯示裝置及其製造方法
CN107210227B (zh) 半导体装置及其制造方法
JP2021073514A (ja) 半導体装置
JP2020129133A (ja) 表示パネル
CN111830758B (zh) 显示装置
JP2020178127A (ja) 半導体装置
TW202204994A (zh) 發光裝置
CN116154003A (zh) 半导体装置、包括该半导体装置的显示装置以及包括该半导体装置的电子设备
CN107534057B (zh) 半导体装置及电子设备

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171206

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20171206

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180813

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180821

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181017

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190122

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190219

R150 Certificate of patent or registration of utility model

Ref document number: 6486091

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250