JP2015115358A - 半導体素子の製造方法。 - Google Patents
半導体素子の製造方法。 Download PDFInfo
- Publication number
- JP2015115358A JP2015115358A JP2013254311A JP2013254311A JP2015115358A JP 2015115358 A JP2015115358 A JP 2015115358A JP 2013254311 A JP2013254311 A JP 2013254311A JP 2013254311 A JP2013254311 A JP 2013254311A JP 2015115358 A JP2015115358 A JP 2015115358A
- Authority
- JP
- Japan
- Prior art keywords
- film
- sputtering
- pad electrode
- semiconductor substrate
- chamber
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Physical Vapour Deposition (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
従来、このパッド電極のAl膜は蒸着法を用いて成膜されていた。蒸着法を用いていた理由は、Alパッド電極は5μm程度の厚膜とする必要があるためである。スパッタリング法でこの膜厚のAl膜を成膜するとヒロックと呼ばれる粒状の突起が多数形成されてしまい、平坦なAlパッド電極の形成が難しい。
ヒロックの発生を抑制する手段として、不純物を注入する方法(例えば、特許文献1)や、還元性のガスを添加する方法(例えば、特許文献2)により、Alの一部を別の物質に変化させ、その結晶粒のサイズを変更することが知られている。またAlとAl合金を積層することにより抑制する方法も知られている(例えば、特許文献3及び4)。
(1)スパッタリング法を用いて5μm以上の厚みを有するAlパッド電極を備えた半導体素子を製造する方法であって、Alパッド電極形成前の半導体基体を逆スパッタした後に、(i)真空中で60℃以下の成膜温度で、スパッタリング法を用いてAl膜を成膜する工程と、(ii)成膜を中断してチャンバー内にガスを導入する工程と、を順に複数回繰り返して、5μm以上の厚みを有するAlパッド電極を形成することを特徴とする半導体素子の製造方法。
(2)各々の(i)の工程において、成膜するAl膜の膜厚を2μm以下とすることを特徴とする(1)に記載の半導体素子の製造方法。
(3)(i)の工程において、スパッタリング速度を250〜800Å/minとすることを特徴とする(1)または(2)のいずれかに記載の半導体素子の製造方法。
(4)(ii)の工程において、チャンバー内を大気圧にすることを特徴とする(1)〜(3)のいずれか一項に記載の半導体素子の製造方法。
(5)各々の(ii)の工程の時間を5分以上60分以下とすることを特徴とする(1)〜(4)のいずれか一項に記載の半導体素子の製造方法。
(6)2回目以降の(i)の工程前に、最初の(i)の工程でAl膜が形成された半導体基体を逆スパッタすることを特徴とする(1)〜(5)のいずれか一項に記載の半導体素子の製造方法。
(7)Alパッド電極形成前の前記半導体基体上に金属層が形成されていることを特徴とする(1)〜(6)のいずれか一項に記載の半導体素子の製造方法。
図1に示すスパッタリング装置10は、チャンバー5内にターゲット1と、ターゲットシャッター4と、半導体基体2を保持するための保持部3及び押さえ板6とを有し、さらにチャンバー5を冷却する冷却部7と、保持部3を公転させるための回転軸8とを有する。
本発明の一実施形態の半導体素子の製造方法では、Alパッド電極形成前の半導体基体を逆スパッタした後に、(i)真空中で60℃以下の成膜温度で、スパッタリング法を用いてAl膜を成膜する工程(Al膜成膜工程)と、(ii)成膜を中断してチャンバー内にガスを導入する工程(成膜中断工程、ガス導入工程)と、を順に複数回繰り返して、5μm以上の厚みを有するAlパッド電極を形成する。
この方法の一例を図1に示すスパッタリング装置を用いて説明すると、半導体基体2をスパッタリング装置10内に配置し、Alパッド電極形成前の半導体基体を逆スパッタした後に、スパッタリング装置10のチャンバー5を真空引きする工程と、半導体基体2上にスパッタリング法を用いてAl膜を成膜する工程と、チャンバー5内にガスを導入し成膜を中断する工程と、を順に複数回繰り返す。このように、成膜を中断すると共にチャンバー内にガスを導入して工程を挟んで、パッド電極のAl膜の成膜を複数回に分けて行うことで、成膜されるAl膜の温度が60℃以下となるようにし、ヒロックの発生を抑制した5μm以上の厚みのAlパッド電極を形成する。
なお、半導体基体2は、基板上に所定の素子機能を有する積層膜が形成された、Alパッド電極を形成する前のものであり、積層膜中の半導体膜はn型でもp型でもよい。さらに、ショットキーバリアダイオード等の半導体素子の場合、半導体基体の上に金属等が成膜されていてもよい。
まず、スパッタリング装置10のチャンバー5を真空引きする。真空引きは、回転ポンプ、ターボ分子ポンプ、イオンゲッターポンプ等を適宜組み合わせて真空引きすることができる。真空度は、一般にスパッタリングを行う程度の真空度であればよく、1×10−4Pa以下であることが好ましい。
チャンバー5を十分真空引きさせた後、半導体基体2の表面を清浄化することが好ましい。清浄化する方法としては、逆スパッタ等が挙げられる。
逆スパッタは、以下のように行うことができる。チャンバー5内にArガスを導入後、通常のスパッタリングと正負逆の電圧を半導体基体2とターゲット1に印加する。この印加電圧により、グロー放電が発生し、グロー放電により発生したプラズマ中のArイオンが電界に沿って、半導体基体2に衝突する。そのエネルギーにより、半導体基体2表面上の自然酸化膜、水分、カーボン等の汚れを除去することができる。
このような方法で半導体基体2表面を清浄化すると、後の工程で成膜されるAl膜の密着が向上する。Al膜の密着が向上することは、半導体素子においてAlパッド電極が剥がれにくくなることを意味し、生産歩留りを向上させることができる。
なお、逆スパッタによる表面の清浄化は、2回目以降のAl膜成膜工程の前に行ってもよい。
次に、半導体基体2上にAl膜を成膜する。図2はスパッタリング装置10の半導体基体2周辺を拡大した断面模式図である。図2で示すように、半導体基体2のすぐ近傍の保持部3に熱電対9を配置し、半導体基体2の温度を測定する。成膜時の成膜されるAl膜の温度は60℃以下とする。
図3で示すように、Al膜の温度が上昇すると、Al膜のヒロック発生密度が増加する。図3から、Al膜の成膜温度を60℃以下とすることにより、ヒロックの発生密度を十分に低いものとすることできる。本発明のAl膜を成膜する工程においては、熱処理は行わないが、Al膜を5μm以上の厚膜を成膜するためには、長時間のスパッタリングを行う必要がある。長時間のスパッタリングを行うと、金属粒子が半導体基体2に衝突するエネルギーにより、半導体基体2の温度が高温になる。そのため、成膜されるAl膜の温度が60℃を超え、ヒロックの発生密度が高くなってしまう。
次に、チャンバー5内にガスを導入し、一度成膜を中断する。ガスを導入することにより、チャンバー5内部の断熱状態が解消され、成膜されたAl膜の温度を下げることができる。また、ガスを導入することにより、成膜されたAl膜の表面に気流ができ、成膜されたAl膜の表面をクリーニングすることもできる。
ヒロックは、温度上昇により発生するものが主要因と考えられるが、その他にも被成膜面上に異物が存在する場合、その異物を核としてヒロックが成長することも考えられる。そのため成膜を中断する工程においてガスを導入することにより、成膜されたAl膜の冷却効果に加えて、被成膜面をクリーニングすることによるヒロックの発生を抑制効果も生じる。
導入するガスは、N2やArなどの希ガスが好ましい。希ガスは、Alと反応しない為、成膜されたAlが酸化等の変性することを避あけることができる。
まず、半導体基体2として、ショットキーバリアダイオードを準備した。ショットキーバリアダイオードは、SiC半導体素子の一つの表面にn型領域とp型領域とを並列に配置し、大電流導通時にp型領域から少数キャリアである正孔の注入が起こるようにしたMPS(Merged p−i−n Schottly)構造を用いた。n型半導体領域にショットキー接合する接合層として、Moを用い、p型半導体領域にオーミック接合する接合層として、TiAl合金を用いた。すなわち、半導体基体は、半導体上の一部にTiAl合金が積層され、露出した半導体上とTiAl合金上にMoが順に積層されている。
まず、半導体基体2を保持部3に配置後、チャンバー5を1時間真空引きし、チャンバー内の真空度を1×10−4Paとした。
次に、Arガスをチャンバー5内に60sccmの流量で導入し、200WのDCパワーで逆スパッタを5分間実施した。その後、Alを2000WのDCパワーで、スパッタリングを行った。スパッタリングは37分行い、2μmのAlを成膜した。1回目のAl成膜後、N2パージし、チャンバー5内を大気圧まで3分かけて戻した。そして、再び既定の真空度1×10−4Paまで真空引きを10分かけて行った。すなわち、1回目の成膜から13分間成膜を中断した。この工程を3回繰り返し(但し、逆スパッタは1回目の成膜前のみ)、合計で6μmのAl膜を形成した。
尚、この図4(a)の写真は、ショットキーバリアダイオードのMPS構造部分に隣接して配置されたアライメントマーク部分の写真である。この部分は、Alパッド電極と同じAl膜が形成されていて、ヒロック等の表面状態はAlパッド電極部分と同じである。また、以下の図4(b)、図4(c)、図7(a)および図7(b)においても同様であり、それぞれは図4(a)と同じサイズのものである。
実施例2では、一回の成膜で2.5μmのAl膜を成膜し、それを2回繰り返し、合計5μmのAl膜を形成した。その他の条件は実施例1と同様の条件を用いた。なお、実施例2では、Al膜を2.5μm成膜するため、スパッタリングの時間は46分とした。
比較例1では、5μmのAl膜を連続して成膜した。その他の条件は実施例1と同様の条件を用いた。なお、実施例2では、Al膜を5μm成膜するため、スパッタリングの時間は92分とした。
炉内圧力は、3回の成膜工程全てほぼ同じ推移をしている。スパッタリングにより徐々に炉内圧力は高くなっている。
温度は、徐々に温度が上昇しているものの、成膜中断してガス導入工程を挟んで成膜工程を3回に分割したことにより、各工程における半導体基体2の温度が60℃以下にできたことがわかる。
図6は、DCパワー出力毎の成膜速度を示したグラフである。縦軸は成膜されたAl膜の膜厚を示し、横軸はスパッタリングの経過時間を示す。1000Wの場合は、スパッタリングの速度が235Å/minであり、2000Wの場合は、スパッタリングの速度が500Å/minであった。
2 半導体基体
3 保持部
4 ターゲットシャッター
5 チャンバー
6 押さえ板
7 冷却部
8 回転軸
9 熱電対
10 スパッタリング装置
Claims (7)
- スパッタリング法を用いて5μm以上の厚みを有するAlパッド電極を備えた半導体素子を製造する方法であって、
Alパッド電極形成前の半導体基体を逆スパッタした後に、
(i)真空中で60℃以下の成膜温度で、スパッタリング法を用いてAl膜を成膜する工程と、
(ii)成膜を中断してチャンバー内にガスを導入する工程と、
を順に複数回繰り返して、5μm以上の厚みを有するAlパッド電極を形成することを特徴とする半導体素子の製造方法。 - 各々の(i)の工程において、成膜するAl膜の膜厚を2μm以下とすることを特徴とする請求項1に記載の半導体素子の製造方法。
- (i)の工程において、スパッタリング速度を250〜800Å/minとすることを特徴とする請求項1または2のいずれかに記載の半導体素子の製造方法。
- (ii)の工程において、チャンバー内を大気圧にすることを特徴とする請求項1〜3のいずれか一項に記載の半導体素子の製造方法。
- 各々の(ii)の工程の時間を5分以上60分以下とすることを特徴とする請求項1〜4のいずれか一項に記載の半導体素子の製造方法。
- 2回目以降の(i)の工程前に、最初の(i)の工程でAl膜が形成された半導体基体を逆スパッタすることを特徴とする請求項1〜5のいずれか一項に記載の半導体素子の製造方法。
- Alパッド電極形成前の前記半導体基体上に金属層が形成されていることを特徴とする請求項1〜6のいずれか一項に記載の半導体素子の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013254311A JP6188217B2 (ja) | 2013-12-09 | 2013-12-09 | 半導体素子の製造方法。 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013254311A JP6188217B2 (ja) | 2013-12-09 | 2013-12-09 | 半導体素子の製造方法。 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015115358A true JP2015115358A (ja) | 2015-06-22 |
JP6188217B2 JP6188217B2 (ja) | 2017-08-30 |
Family
ID=53528927
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013254311A Expired - Fee Related JP6188217B2 (ja) | 2013-12-09 | 2013-12-09 | 半導体素子の製造方法。 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6188217B2 (ja) |
Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01191442A (ja) * | 1988-01-27 | 1989-08-01 | Nec Corp | 半導体集積回路装置の製造方法 |
JPH04234124A (ja) * | 1990-12-28 | 1992-08-21 | Sony Corp | 半導体装置 |
JPH05102147A (ja) * | 1991-10-07 | 1993-04-23 | Sony Corp | アモルフアス金属の形成方法及びアモルフアス金属膜を有する半導体装置 |
JPH05186868A (ja) * | 1991-03-28 | 1993-07-27 | Sony Corp | アモルファス金属の形成方法、アモルファス金属膜を有す る半導体装置及びアモルファス金属の形成装置 |
JPH08148489A (ja) * | 1994-11-22 | 1996-06-07 | Kawasaki Steel Corp | 半導体装置の製造方法および多層配線方法 |
JPH11354469A (ja) * | 1998-06-11 | 1999-12-24 | Ulvac Corp | 薄膜形成方法 |
JP2000174127A (ja) * | 1998-12-10 | 2000-06-23 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
JP2005072342A (ja) * | 2003-08-26 | 2005-03-17 | Toshiba Corp | 半導体製造方法 |
JP2009141230A (ja) * | 2007-12-10 | 2009-06-25 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法および半導体装置製造用スパッタ装置 |
JP2011060939A (ja) * | 2009-09-09 | 2011-03-24 | Toshiba Corp | 半導体装置の製造方法 |
JP2011192679A (ja) * | 2010-03-11 | 2011-09-29 | Hitachi Displays Ltd | 表示装置及びその製造方法 |
JP2012243876A (ja) * | 2011-05-17 | 2012-12-10 | Kobe Steel Ltd | 半導体装置用Al合金膜 |
-
2013
- 2013-12-09 JP JP2013254311A patent/JP6188217B2/ja not_active Expired - Fee Related
Patent Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01191442A (ja) * | 1988-01-27 | 1989-08-01 | Nec Corp | 半導体集積回路装置の製造方法 |
JPH04234124A (ja) * | 1990-12-28 | 1992-08-21 | Sony Corp | 半導体装置 |
JPH05186868A (ja) * | 1991-03-28 | 1993-07-27 | Sony Corp | アモルファス金属の形成方法、アモルファス金属膜を有す る半導体装置及びアモルファス金属の形成装置 |
JPH05102147A (ja) * | 1991-10-07 | 1993-04-23 | Sony Corp | アモルフアス金属の形成方法及びアモルフアス金属膜を有する半導体装置 |
JPH08148489A (ja) * | 1994-11-22 | 1996-06-07 | Kawasaki Steel Corp | 半導体装置の製造方法および多層配線方法 |
JPH11354469A (ja) * | 1998-06-11 | 1999-12-24 | Ulvac Corp | 薄膜形成方法 |
JP2000174127A (ja) * | 1998-12-10 | 2000-06-23 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
JP2005072342A (ja) * | 2003-08-26 | 2005-03-17 | Toshiba Corp | 半導体製造方法 |
JP2009141230A (ja) * | 2007-12-10 | 2009-06-25 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法および半導体装置製造用スパッタ装置 |
JP2011060939A (ja) * | 2009-09-09 | 2011-03-24 | Toshiba Corp | 半導体装置の製造方法 |
JP2011192679A (ja) * | 2010-03-11 | 2011-09-29 | Hitachi Displays Ltd | 表示装置及びその製造方法 |
JP2012243876A (ja) * | 2011-05-17 | 2012-12-10 | Kobe Steel Ltd | 半導体装置用Al合金膜 |
Also Published As
Publication number | Publication date |
---|---|
JP6188217B2 (ja) | 2017-08-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6222771B2 (ja) | 炭化珪素半導体装置の製造方法 | |
JP4858325B2 (ja) | SiCエピタキシャル成膜装置およびこのエピタキシャル成膜装置を用いるSiC半導体装置の製造方法 | |
JP2006324585A (ja) | 炭化珪素半導体装置及びその製造方法 | |
JP6108588B2 (ja) | 炭化珪素半導体素子の製造方法 | |
WO2013150889A1 (ja) | 炭化珪素半導体装置の製造方法 | |
CN104126219A (zh) | SiC半导体器件及其制造方法 | |
JP2011035257A (ja) | 炭化珪素半導体装置の製造方法 | |
JP2010192872A (ja) | 半導体基板の製造方法、半導体デバイスの製造方法、半導体基板および半導体デバイス | |
JP6060476B2 (ja) | 電極形成方法 | |
JP6160541B2 (ja) | 炭化珪素半導体装置の製造方法 | |
JP2009231341A (ja) | アニール装置、SiC半導体基板の熱処理方法 | |
JP2007141950A (ja) | 炭化珪素半導体装置及び炭化珪素半導体装置の製造方法 | |
JP6648574B2 (ja) | 炭化珪素半導体装置の製造方法 | |
JP6188217B2 (ja) | 半導体素子の製造方法。 | |
JP6395299B2 (ja) | 炭化珪素半導体素子及び炭化珪素半導体素子の製造方法 | |
JP4910124B2 (ja) | 半導体薄膜製造装置および方法 | |
JP2010226136A (ja) | 半導体薄膜製造方法 | |
JP6048667B2 (ja) | スパッタ装置 | |
JP3273827B2 (ja) | 半導体装置およびその製造方法 | |
JP6472016B2 (ja) | 炭化珪素半導体装置の製造方法 | |
JP2012160544A (ja) | 炭化珪素半導体装置の製造方法 | |
JP6808952B2 (ja) | 炭化珪素半導体装置の製造方法 | |
JP5885521B2 (ja) | 炭化珪素半導体装置の製造方法 | |
JP2008072146A (ja) | SiCショットキーダイオードの製造方法 | |
TWI246204B (en) | Electrode for p-type SiC |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160913 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20170525 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170530 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170626 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170704 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170731 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6188217 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |