JPH04234124A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04234124A JPH04234124A JP41711790A JP41711790A JPH04234124A JP H04234124 A JPH04234124 A JP H04234124A JP 41711790 A JP41711790 A JP 41711790A JP 41711790 A JP41711790 A JP 41711790A JP H04234124 A JPH04234124 A JP H04234124A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、金属配線が形成される
半導体装置に係わる。
半導体装置に係わる。
【０００２】
【従来の技術】半導体装置特に半導体集積回路において
は、各種半導体素子が形成され、表面がＳｉＯ２ 等の
絶縁層で覆われた半導体基板上に、その半導体素子の電
極あるいは配線が表面絶縁層に跨がって形成された所要
のパターンを有する下層のＡｌ等の金属配線が形成され
、これの上に層間絶縁膜を介して他の上層の配線層が積
層された多層配線構造が採られる。この場合、層間絶縁
膜がＣＶＤ（化学的気相成長）法等によって形成される
際にヒロックが発生して上層の配線層と不要部分で短絡
を生じる恐れがある。
は、各種半導体素子が形成され、表面がＳｉＯ２ 等の
絶縁層で覆われた半導体基板上に、その半導体素子の電
極あるいは配線が表面絶縁層に跨がって形成された所要
のパターンを有する下層のＡｌ等の金属配線が形成され
、これの上に層間絶縁膜を介して他の上層の配線層が積
層された多層配線構造が採られる。この場合、層間絶縁
膜がＣＶＤ（化学的気相成長）法等によって形成される
際にヒロックが発生して上層の配線層と不要部分で短絡
を生じる恐れがある。
【０００３】また多層配線構造とする場合に限らず、単
層配線層とした場合においても、その配線層にヒロック
が発生すると、その上の表面保護膜がヒロックの存在に
よって密着性が低下するとか、その被覆が不完全となっ
て腐食、変質等を来す恐れがある。
層配線層とした場合においても、その配線層にヒロック
が発生すると、その上の表面保護膜がヒロックの存在に
よって密着性が低下するとか、その被覆が不完全となっ
て腐食、変質等を来す恐れがある。
【０００４】このように単層あるいは多層配線構造を問
わず、その配線層にヒロックが発生することは信頼性を
低下させるものであって、このヒロックの発生をできる
だけ回避するか、ヒロックを微小化することが望まれて
いる。特に、近年の半導体装置の高密度化に伴って比較
的小さいヒロックが発生しても上述したような短絡が発
生する恐れがあり、不良品発生確率が大となり、歩留り
の低下を来す原因となっている。
わず、その配線層にヒロックが発生することは信頼性を
低下させるものであって、このヒロックの発生をできる
だけ回避するか、ヒロックを微小化することが望まれて
いる。特に、近年の半導体装置の高密度化に伴って比較
的小さいヒロックが発生しても上述したような短絡が発
生する恐れがあり、不良品発生確率が大となり、歩留り
の低下を来す原因となっている。
【０００５】
【発明が解決しようとする課題】本発明は、上述したよ
うな金属配線の熱処理時におけるヒロックの発生を抑制
し、半導体装置の信頼性の向上、歩留りの向上をはかる
。
うな金属配線の熱処理時におけるヒロックの発生を抑制
し、半導体装置の信頼性の向上、歩留りの向上をはかる
。
【０００６】
【課題を解決するための手段】本発明半導体装置の一例
の要部の略線的拡大断面図を図１に示す。本発明は、基
板１上に金属配線３を有して成る半導体装置において、
この金属配線３の表面層８の粒径Ｒを１μｍ以下に形成
する。
の要部の略線的拡大断面図を図１に示す。本発明は、基
板１上に金属配線３を有して成る半導体装置において、
この金属配線３の表面層８の粒径Ｒを１μｍ以下に形成
する。
【０００７】
【作用】上述したように、本発明半導体装置では、その
金属配線３の表面層８の粒径Ｒを１μｍ以下とするもの
であるが、本発明者等が鋭意考察研究を行った結果、こ
のように表面層８の粒径をその下層部における粒径に比
して小とすることによって、金属配線３上のヒロックの
数及びその大きさが共に格段に小となり、ヒロックの発
生を大幅に抑制することができることを究明した。
金属配線３の表面層８の粒径Ｒを１μｍ以下とするもの
であるが、本発明者等が鋭意考察研究を行った結果、こ
のように表面層８の粒径をその下層部における粒径に比
して小とすることによって、金属配線３上のヒロックの
数及びその大きさが共に格段に小となり、ヒロックの発
生を大幅に抑制することができることを究明した。
【０００８】これは、図２にその略線的拡大断面図を示
すように、従来の半導体装置の金属配線３では金属配線
３中の結晶粒いわゆるグレイン１０の粒径が大であり、
ヒロックが発生し易い構造とされていたことに対し、本
発明による場合は図１に示すように、表面層８のグレイ
ン１０の粒径が充分小であるため、ヒロックが発生しに
くい構造となったものと思われる。
すように、従来の半導体装置の金属配線３では金属配線
３中の結晶粒いわゆるグレイン１０の粒径が大であり、
ヒロックが発生し易い構造とされていたことに対し、本
発明による場合は図１に示すように、表面層８のグレイ
ン１０の粒径が充分小であるため、ヒロックが発生しに
くい構造となったものと思われる。
【０００９】
【実施例】以下、図１〜図５を参照して、本発明による
半導体装置の各例を、その理解を容易にするために、製
法と共に詳細に説明する。各例共に、半導体装置例えば
半導体集積回路において、各種半導体素子が形成され、
表面がＳｉＯ２ 等の絶縁層で覆われたＳｉ等の半導体
より成る基板１上に、その半導体素子の電極或いは配線
が、表面絶縁層２に跨がって形成された所要のパターン
を有する下層の金属配線３が形成され、これの上に層間
絶縁膜を介して他の上層の配線層が積層された多層配線
構造を採る場合で、この金属配線３は、図１に示すよう
に例えばＴｉより成る下地層１２と、ＴｉＮ等より成る
中間層（バリア層）１３を介して、Ａｌ−Ｓｉ合金等が
被着されて成る。
半導体装置の各例を、その理解を容易にするために、製
法と共に詳細に説明する。各例共に、半導体装置例えば
半導体集積回路において、各種半導体素子が形成され、
表面がＳｉＯ２ 等の絶縁層で覆われたＳｉ等の半導体
より成る基板１上に、その半導体素子の電極或いは配線
が、表面絶縁層２に跨がって形成された所要のパターン
を有する下層の金属配線３が形成され、これの上に層間
絶縁膜を介して他の上層の配線層が積層された多層配線
構造を採る場合で、この金属配線３は、図１に示すよう
に例えばＴｉより成る下地層１２と、ＴｉＮ等より成る
中間層（バリア層）１３を介して、Ａｌ−Ｓｉ合金等が
被着されて成る。
【００１０】この金属配線３の形成方法は、例えば図３
Ａに示すように、基板１上に例えば熱酸化等によって絶
縁層２を形成した後、この基板１を１５０℃程度に加熱
した状態で、この絶縁層２上に例えば厚さ３００Åの下
地層１２、例えば厚さ７００Åの中間層１３をスパッタ
リング等により被着し、更に、これら下地層１２、中間
層１３及び金属配線３の下層部７を積層した厚さＴが、
必要とする金属配線３の全体の厚さに対して約９／１０
程度となるように、例えば下層部７を８０００Åの厚さ
として通常の連続スパッタリングによって被着する。こ
のとき、下層部７中のグレインは大きく、平均粒径は１
μｍ以上である。
Ａに示すように、基板１上に例えば熱酸化等によって絶
縁層２を形成した後、この基板１を１５０℃程度に加熱
した状態で、この絶縁層２上に例えば厚さ３００Åの下
地層１２、例えば厚さ７００Åの中間層１３をスパッタ
リング等により被着し、更に、これら下地層１２、中間
層１３及び金属配線３の下層部７を積層した厚さＴが、
必要とする金属配線３の全体の厚さに対して約９／１０
程度となるように、例えば下層部７を８０００Åの厚さ
として通常の連続スパッタリングによって被着する。こ
のとき、下層部７中のグレインは大きく、平均粒径は１
μｍ以上である。
【００１１】そしてこの後、次に示す各処理を施してＡ
ｌ−Ｓｉ等より成る表面層８を、それぞれその厚さｔを
下層部７の厚さＴに比して１／１０程度に選定して被着
した。
ｌ−Ｓｉ等より成る表面層８を、それぞれその厚さｔを
下層部７の厚さＴに比して１／１０程度に選定して被着
した。
【００１２】実施例１ 基板１をガス冷却によって常
温即ち２０℃程度にまで冷却した後、表面層８をスパッ
タリング等により被着形成した。
温即ち２０℃程度にまで冷却した後、表面層８をスパッ
タリング等により被着形成した。
【００１３】実施例２ 基板１をスパッタリング装置
から取出し、大気中において冷却した後、同様に表面層
８をスパッタリング等により被着形成した。
から取出し、大気中において冷却した後、同様に表面層
８をスパッタリング等により被着形成した。
【００１４】実施例３ 基板１に対して高周波（ＲＦ
）バイアス電圧か、或いは直流バイアス電圧を印加しな
がら表面層８を、スパッタリング等により被着形成した
。
）バイアス電圧か、或いは直流バイアス電圧を印加しな
がら表面層８を、スパッタリング等により被着形成した
。
【００１５】実施例４ 基板１を例えばスパッタリン
グ装置内で真空中放置冷却した後、続いてスパッタリン
グ等により表面層８を被着形成した。
グ装置内で真空中放置冷却した後、続いてスパッタリン
グ等により表面層８を被着形成した。
【００１６】このようにして形成された表面層８のグレ
インは、その粒径Ｒがほぼ１μｍ以下となることが確認
された。従って、この表面層８と下層部７、中間層１３
及び下地層１２とによって金属配線３を構成して、この
後図示しないが例えば所要の層間絶縁層、第２の金属配
線及び表面保護膜等を形成することによって、この金属
配線３と上層配線層（図示せず）との短絡が抑制された
半導体装置を得ることができた。
インは、その粒径Ｒがほぼ１μｍ以下となることが確認
された。従って、この表面層８と下層部７、中間層１３
及び下地層１２とによって金属配線３を構成して、この
後図示しないが例えば所要の層間絶縁層、第２の金属配
線及び表面保護膜等を形成することによって、この金属
配線３と上層配線層（図示せず）との短絡が抑制された
半導体装置を得ることができた。
【００１７】本発明による半導体装置の一例として上述
の実施例４による、即ち真空中で１時間放置冷却した後
スパッタリングによって表面層８を形成し、更に４００
℃で６０分間の熱処理を施した場合の、ヒロック数と最
大ヒロックの大きさとを走査型電子顕微鏡（ＳＥＭ）に
より観察した。また従来の半導体装置の一例として、例
えば図３Ａに示す工程において下層部７を９０００Åの
厚さにスパッタリングにより被着して、表面層８を形成
せずに、下層部７と中間層１３及び下地層１２とを金属
配線３として、同様にこの後４００℃で６０分間の熱処
理を施した例を比較例とし、この場合のヒロック数と最
大ヒロックの大きさとを同様にＳＥＭにより観察した。 これらを比較検討した結果を表１に示す。この場合、ヒ
ロックの数は、段差計にて金属配線３を含む半導体素子
上を２０００μｍ走査した結果で、それぞれ高さ０．１
μｍ以上０．３μｍ未満、０．３μｍ以上０．５μｍ未
満、０．５μｍ以上のヒロックの数を観察した結果を示
し、最大ヒロックの大きさは、ＳＥＭによって金属配線
３上の任意の１２０μｍ平方の領域を５つ観察した中で
の最大のヒロックの高さを調べた結果を示す。
の実施例４による、即ち真空中で１時間放置冷却した後
スパッタリングによって表面層８を形成し、更に４００
℃で６０分間の熱処理を施した場合の、ヒロック数と最
大ヒロックの大きさとを走査型電子顕微鏡（ＳＥＭ）に
より観察した。また従来の半導体装置の一例として、例
えば図３Ａに示す工程において下層部７を９０００Åの
厚さにスパッタリングにより被着して、表面層８を形成
せずに、下層部７と中間層１３及び下地層１２とを金属
配線３として、同様にこの後４００℃で６０分間の熱処
理を施した例を比較例とし、この場合のヒロック数と最
大ヒロックの大きさとを同様にＳＥＭにより観察した。 これらを比較検討した結果を表１に示す。この場合、ヒ
ロックの数は、段差計にて金属配線３を含む半導体素子
上を２０００μｍ走査した結果で、それぞれ高さ０．１
μｍ以上０．３μｍ未満、０．３μｍ以上０．５μｍ未
満、０．５μｍ以上のヒロックの数を観察した結果を示
し、最大ヒロックの大きさは、ＳＥＭによって金属配線
３上の任意の１２０μｍ平方の領域を５つ観察した中で
の最大のヒロックの高さを調べた結果を示す。
【００１８】
【表１】
【００１９】表１からわかるように、上述の実施例４に
よる本発明半導体装置の金属配線３にはヒロックが３個
観察されたが、従来の半導体装置における金属配線では
０．１μｍ以上の高さを有するヒロックが２０個観察さ
れ、特に０．３μｍ以上０．５μｍ未満のヒロックが２
個、０．５μｍ以上のヒロックが２個観察されており、
本発明半導体装置ではヒロックの数と、高さ即ち大きさ
とが共に低減化されていることがわかる。また、本発明
半導体装置では最大のヒロックが０．３６μｍの高さで
あり、従来の半導体装置では１．１９μｍの高さである
ため、本発明半導体装置では従来に比して相対的なヒロ
ックの大きさが１／３以下に低減化されたことがわかる
。
よる本発明半導体装置の金属配線３にはヒロックが３個
観察されたが、従来の半導体装置における金属配線では
０．１μｍ以上の高さを有するヒロックが２０個観察さ
れ、特に０．３μｍ以上０．５μｍ未満のヒロックが２
個、０．５μｍ以上のヒロックが２個観察されており、
本発明半導体装置ではヒロックの数と、高さ即ち大きさ
とが共に低減化されていることがわかる。また、本発明
半導体装置では最大のヒロックが０．３６μｍの高さで
あり、従来の半導体装置では１．１９μｍの高さである
ため、本発明半導体装置では従来に比して相対的なヒロ
ックの大きさが１／３以下に低減化されたことがわかる
。
【００２０】参考として、この各例の電子顕微鏡写真に
基づいて描いた最大ヒロックの略線的斜視図を図４及び
図５に示す。図４は本発明半導体装置における金属配線
３上の一部を２００００倍に拡大した図で、同様に２０
０００倍に拡大した図５の従来の半導体装置における金
属配線上のヒロックに比して、その高さＨ及び裾幅Ｗが
格段に小となっていることがわかる。
基づいて描いた最大ヒロックの略線的斜視図を図４及び
図５に示す。図４は本発明半導体装置における金属配線
３上の一部を２００００倍に拡大した図で、同様に２０
０００倍に拡大した図５の従来の半導体装置における金
属配線上のヒロックに比して、その高さＨ及び裾幅Ｗが
格段に小となっていることがわかる。
【００２１】尚、上述の例においては、下地層１２とし
てＴｉ、中間層１３としてＴｉＮを用いたが、これらバ
リア層等の材料はこれに限るものではなく、またこの他
の金属配線３の材料即ち下層部７及び表面層８の材料と
してＡｌ−Ｓｉを用いたが、その他例えばＡｌやＡｌ−
Ｓｉ−ＣｕのＡｌ合金系等の種々の材料または構成の金
属配線に本発明を適用することができる。
てＴｉ、中間層１３としてＴｉＮを用いたが、これらバ
リア層等の材料はこれに限るものではなく、またこの他
の金属配線３の材料即ち下層部７及び表面層８の材料と
してＡｌ−Ｓｉを用いたが、その他例えばＡｌやＡｌ−
Ｓｉ−ＣｕのＡｌ合金系等の種々の材料または構成の金
属配線に本発明を適用することができる。
【００２２】また上述の例は多層配線構造を採った半導
体装置に本発明を適用した場合であるが、単層配線構造
を採る半導体装置においても、金属配線にヒロックの発
生を回避することによって、これの上に形成する層間保
護膜の密着性の低下を回避する場合等に本発明を適用す
ることができる。
体装置に本発明を適用した場合であるが、単層配線構造
を採る半導体装置においても、金属配線にヒロックの発
生を回避することによって、これの上に形成する層間保
護膜の密着性の低下を回避する場合等に本発明を適用す
ることができる。
【００２３】
【発明の効果】上述したように、本発明半導体装置によ
れば、金属配線３の表面層８の粒径を０．１μｍ以下と
したことにより、この金属配線３に熱処理工程において
発生するヒロックの大きさ、数ともに低減化することが
できる。従って、多層配線構造を採る半導体装置におい
て、ヒロックの発生による下層配線層と上層配線層との
短絡による配線不良を回避することができ、また単層配
線構造を採る場合においても、配線層上のヒロックの発
生による表面保護膜の密着性の低下、被覆不良による腐
食や変質を格段に抑制することができて、半導体装置の
信頼性の向上をはかり、また歩留りの向上をはかること
ができる。
れば、金属配線３の表面層８の粒径を０．１μｍ以下と
したことにより、この金属配線３に熱処理工程において
発生するヒロックの大きさ、数ともに低減化することが
できる。従って、多層配線構造を採る半導体装置におい
て、ヒロックの発生による下層配線層と上層配線層との
短絡による配線不良を回避することができ、また単層配
線構造を採る場合においても、配線層上のヒロックの発
生による表面保護膜の密着性の低下、被覆不良による腐
食や変質を格段に抑制することができて、半導体装置の
信頼性の向上をはかり、また歩留りの向上をはかること
ができる。
【図１】半導体装置の一例の要部の略線的拡大断面図で
ある。
ある。
【図２】従来の半導体装置の一例の要部の略線的拡大断
面図である。
面図である。
【図３】本発明半導体装置の一例の製造工程図である。
【図４】本発明半導体装置の一例の要部の略線的拡大斜
視図である。
視図である。
【図５】従来の半導体装置の一例の要部の略線的拡大斜
視図である。
視図である。
１ 基板
２ 絶縁層
３ 金属配線
６ ヒロック
７ 下層部
８ 表面層
１０ グレイン
１２ 下地層
１３ 中間層
Claims (1)
- 【請求項１】 基板上に金属配線を有して成る半導体
装置において、上記金属配線の表面層の粒径が１μｍ以
下に形成されて成ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41711790A JPH04234124A (ja) | 1990-12-28 | 1990-12-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41711790A JPH04234124A (ja) | 1990-12-28 | 1990-12-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04234124A true JPH04234124A (ja) | 1992-08-21 |
Family
ID=18525251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP41711790A Pending JPH04234124A (ja) | 1990-12-28 | 1990-12-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04234124A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009296014A (ja) * | 2009-09-18 | 2009-12-17 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2015115358A (ja) * | 2013-12-09 | 2015-06-22 | 昭和電工株式会社 | 半導体素子の製造方法。 |
-
1990
- 1990-12-28 JP JP41711790A patent/JPH04234124A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009296014A (ja) * | 2009-09-18 | 2009-12-17 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2015115358A (ja) * | 2013-12-09 | 2015-06-22 | 昭和電工株式会社 | 半導体素子の製造方法。 |
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