JP2014500630A5

JP2014500630A5 -

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Publication number: JP2014500630A5
Application number: JP2013546103A
Authority: JP
Filing date: 2011-04-01
Publication date: 2014-05-15
Anticipated expiration: 2031-04-01

Description

本発明は、限定はしないが、超小型電子アセンブリ及び超小型電子アセンブリを製造する方法を含む、広範な産業上の利用可能性を有する。
なお、出願当初の特許請求の範囲は以下の通りである。
（請求項１）
超小型電子アセンブリを形成する方法であって、
主面と、該主面において露出している誘電体層及び少なくとも１つのボンドパッドと、を有する超小型電子素子を準備するステップであって、該超小型電子素子は複数の能動回路素子を含む、ステップと、
熱膨張係数が１０ｐｐｍ／℃未満である第２の素子を準備するステップであって、該第２の素子は、主面と、該主面において露出している誘電体層と、を有する、ステップと、
前記超小型電子素子の前記少なくとも１つのボンドパッド及び前記誘電体層の上に重なる第１の金属層を堆積させるステップと、
前記第２の素子の前記誘電体層の上に重なる第２の金属層を堆積させるステップと、
前記第１の金属層を前記第２の金属層に接合するステップと、
を含む、方法。
（請求項２）
前記堆積させるステップは、それぞれ、銅又はアルミニウムのうちの少なくとも一方を含む第１段を、前記超小型電子素子又は前記第２の素子のうちの少なくとも一方の上に堆積させることを含む、請求項１に記載の方法。
（請求項３）
前記超小型電子素子はチップであり、前記第２の素子は、前記チップの面積と実質的に同じ面積を有する、請求項１に記載の方法。
（請求項４）
前記第１の金属層を堆積させるステップは、前記超小型電子素子の実質的に前記主面全体の上に金属を堆積させることを含み、前記方法は、前記金属が前記超小型電子素子の前記主面の上方の所定の高さまで延在するように、該金属の一部を除去するステップを更に含む、請求項１に記載の方法。
（請求項５）
前記少なくとも１つのボンドパッドと前記誘電体層との間のギャップにおいて、前記超小型電子素子の前記主面の上に直接重なる前記金属を除去するステップを更に含む、請求項４に記載の方法。
（請求項６）
前記ギャップは、前記超小型電子素子上の前記少なくとも１つのボンドパッド及び前記誘電体層の上に重なる第１の金属層の上面の共平面性における全変動と、前記第２の素子の上の前記誘電体層と該第２の素子の前記主面において露出している少なくとも１つのボンドパッドとの上に重なる前記第２の金属層の上面の共平面性における全変動との和を補償するのに十分な逃げ容積を提供するのに十分大きい、請求項５に記載の方法。
（請求項７）
前記接合するステップは、前記第１の金属層及び前記第２の金属層のうちの少なくとも一方を、約５０℃と約３００℃との間の温度まで加熱するステップを含む、請求項１に記載の方法。
（請求項８）
前記第１の金属層及び前記第２の金属層のうちの少なくとも一方は、発熱性でありかつ加熱により熱的に活性化される少なくとも一部分を含み、前記接合するステップは、前記発熱性金属層の前記少なくとも一部分を加熱して当該層を熱的に活性化するステップを含む、請求項１に記載の方法。
（請求項９）
前記第２の素子は、複数の能動回路素子を含む超小型電子素子であり、前記主面において露出している少なくとも１つのボンドパッドを備える、請求項１に記載の方法。
（請求項１０）
前記素子のうちの少なくとも１つは、前記少なくとも１つのボンドパッドと電気的に接続されたシリコン貫通ビアを備え、該シリコン貫通ビアは、当該素子の前記主面から該主面から離れている当該素子の第２の面に向かって延在する、請求項９に記載の方法。
（請求項１１）
シリコン貫通ビアが、前記超小型電子素子及び前記第２の素子を通って延在し、前記超小型電子素子のボンドパッド及び前記第２の素子のボンドパッドに電気的に接続される、請求項１０に記載の方法。
（請求項１２）
前記接合するステップは、前記超小型電子素子の前記少なくとも１つのボンドパッドを、前記第２の素子の前記少なくとも１つのボンドパッドと並置するステップと、前記第１の金属層及び前記第２の金属層を接合温度まで加熱するステップと、を含む、請求項９に記載の方法。
（請求項１３）
前記素子の各々の上の前記少なくとも１つのボンドパッドは、複数の列で位置合せされた複数のボンドパッドを含む、請求項９に記載の方法。
（請求項１４）
前記素子の各々の上の前記少なくとも１つのボンドパッドは、それぞれの主面の周辺部に隣接して位置合せされた複数のボンドパッドを含み、前記誘電体層は、前記主面の中心領域の上に重なる、請求項９に記載の方法。
（請求項１５）
前記素子のうちの少なくとも１つにおける前記誘電体層は、いかなる寸法公差も吸収するように圧縮可能である、請求項１に記載の方法。
（請求項１６）
前記超小型電子素子の前記主面の上方の前記少なくとも１つのボンドパッドの高さは、該超小型電子素子の該主面の上方の前記誘電体層の高さと異なる、請求項１に記載の方法。
（請求項１７）
前記堆積させるステップのうちの少なくとも１つは、リフロー金属を堆積させることを含み、前記接合するステップは、前記リフロー金属を、該リフロー金属を溶融させる温度まで加熱するステップを含む、請求項１に記載の方法。
（請求項１８）
前記リフロー金属は、錫、はんだ、インジウム、金、及びそれらの任意の組合せからなる群から選択される、請求項１７に記載の方法。
（請求項１９）
前記堆積させるステップは、銅を堆積させることを含み、前記接合するステップは、前記超小型電子素子の上に重なる前記銅及び前記第２の素子の上に重なる前記銅が合わせて融解するように、前記素子の間に熱及び圧力を加えるステップを含む、請求項１に記載の方法。
（請求項２０）
前記素子のうちの少なくとも１つの上に重なる前記銅の上に金の層を堆積させるステップを更に含み、前記結合するステップは、前記金を、該金が前記銅内に拡散する温度まで加熱するステップを含む、請求項１９に記載の方法。
（請求項２１）
前記第１の金属層及び前記第２の金属層を堆積させるステップは、卑金属と該卑金属の上に重なる金の層とを堆積させることを含み、前記結合するステップは、前記第１の金属層及び前記第２の金属層が合わせて融解するまで前記素子に熱及び圧力を加えるステップを含む、請求項１に記載の方法。
（請求項２２）
主面と、該主面において露出している誘電体層及び少なくとも１つのボンドパッドと、を有する超小型電子素子であって、複数の能動回路素子を含む超小型電子素子と、
熱膨張係数が１０ｐｐｍ／℃未満である第２の素子であって、主面と、該第２の素子の該主面において露出している誘電体層及び少なくとも１つのボンドパッドと、を有する第２の素子と、
前記超小型電子素子の前記少なくとも１つのボンドパッド及び前記誘電体層の上に重なる第１の金属層であって、該第１の金属層の前記少なくとも１つのボンドパッドと前記誘電体層との間にギャップが形成されている、第１の金属層と、
前記第２の素子の前記少なくとも１つのボンドパッド及び前記誘電体層の上に重なる第２の金属層と、
を具備し、
前記誘電体の上に重なる前記第１の金属層及び前記第２の金属層の第１の部分は合わせて接合され、前記少なくとも１つのボンドパッドの上に重なりかつ前記第１の部分とは分離されている、前記第１の金属層及び前記第２の金属層の第２の部分は、前記超小型電子素子を前記第２の素子と機械的にかつ電気的に接続するように、合わせて接合されている、超小型電子アセンブリ。
（請求項２３）
前記超小型電子素子はチップであり、前記第２の素子は、該チップの面積と実質的に同じ面積を有している、請求項２２に記載のアセンブリ。
（請求項２４）
前記ギャップは、前記超小型電子素子の前記少なくとも１つのボンドパッド及び前記誘電体層の上に重なる前記第１の金属層の上面の共平面性における全変動と、前記第２の素子の上の前記少なくとも１つのボンドパッド及び前記誘電体層の上に重なる前記第２の金属層の上面の共平面性における全変動との和を補償するのに十分な逃げ容積を提供するのに十分大きい、請求項２２に記載のアセンブリ。
（請求項２５）
前記第１の金属層及び前記第２の金属層のうちの少なくとも一方は、発熱性でありかつ加熱により熱的に活性化される少なくとも一部分を含む、請求項２２に記載のアセンブリ。
（請求項２６）
前記第２の素子は、複数の能動回路素子を含む超小型電子素子である、請求項２２に記載のアセンブリ。
（請求項２７）
前記素子のうちの少なくとも１つは、前記少なくとも１つのボンドパッドと電気的に接続されたシリコン貫通ビアを備え、該シリコン貫通ビアは、当該素子の前記主面から該主面から離れている当該素子の第２の面に向かって延在する、請求項２６に記載のアセンブリ。
（請求項２８）
シリコン貫通ビアが、前記超小型電子素子及び前記第２の素子を通って延在し、かつ前記超小型電子素子のボンドパッド及び前記第２の素子のボンドパッドに電気的に接続される、請求項２７に記載のアセンブリ。
（請求項２９）
前記素子の各々の上の前記少なくとも１つのボンドパッドは、複数の列状に配置されたボンドパッドのアレイを含む、請求項２６に記載のアセンブリ。
（請求項３０）
前記素子の各々の上の前記少なくとも１つのボンドパッドは、当該素子の周辺部に隣接して配置された複数のボンドパッドを含み、前記誘電体層は、前記主面の中心領域の上に重なる、請求項２６に記載のアセンブリ。
（請求項３１）
前記第２の金属層の前記少なくとも１つのボンドパッドと前記誘電体層との間にギャップが形成されている、請求項２６に記載のアセンブリ。
（請求項３２）
前記素子のうちの少なくとも１つにおける前記誘電体層は、いかなる寸法公差も吸収するように圧縮可能である、請求項２２に記載のアセンブリ。
（請求項３３）
前記超小型電子素子の前記主面の上方の前記少なくとも１つのボンドパッドの高さは、前記超小型電子素子の前記主面の上方の前記誘電体層の高さと異なる、請求項２２に記載のアセンブリ。
（請求項３４）
前記金属層のうちの少なくとも１つは、錫、はんだ、インジウム、金、及びそれらの任意の組合せからなる群から選択されたリフロー金属を含む、請求項２２に記載のアセンブリ。
（請求項３５）
前記第１の金属層及び前記第２の金属層の各々は、前記リフロー金属によって濡れ性である金属の層を含み、前記リフロー金属は該濡れ性金属層の上に重なる、請求項３４に記載のアセンブリ。
（請求項３６）
前記第１の金属層及び前記第２の金属層は銅を含む、請求項２２に記載のアセンブリ。
（請求項３７）
前記第１の金属層及び前記第２の金属層のうちの少なくとも一方の上に重なる金の層を更に具備する、請求項３６に記載のアセンブリ。
（請求項３８）
前記第１の金属層及び前記第２の金属層は、前記素子のそれぞれの前記主面の上に直接重なっていない、請求項２２に記載のアセンブリ。
（請求項３９）
請求項２２に記載のアセンブリと、該アセンブリに電気的に接続された１つ又は複数の他の電子コンポーネントと、を具備するシステム。
（請求項４０）
ハウジングを更に具備し、前記アセンブリ及び前記他の電子コンポーネントは前記ハウジングに実装されている、請求項３９に記載のシステム。
（請求項４１）
主面と、該主面において露出している誘電体層と、を有する超小型電子素子と、
主面と、該主面において露出している誘電体層と、を有する第２の素子と、
を具備し、
第１のウェハ及び第２のウェハの前記主面は、前記誘電体層の間に配置された複数の金属素子と互いに直面し、該金属素子は、前記超小型電子素子から電気的に絶縁されており、
前記金属素子は前記第１のウェハ及び前記第２のウェハを互いに接合する、超小型電子アセンブリ。
（請求項４２）
前記第２の素子は、熱膨張係数が１０ｐｐｍ／℃未満である、請求項４１に記載のアセンブリ。
（請求項４３）
前記超小型電子素子は、複数の能動回路素子を含む、請求項４１に記載のアセンブリ。
（請求項４４）
前記第２の素子は、複数の能動回路素子を含む超小型電子素子であり、前記主面において露出している少なくとも１つのボンドパッドを含む、請求項４３に記載のアセンブリ。
（請求項４５）
前記超小型電子素子はチップであり、前記第２の素子は、該チップの面積と実質的に同じ面積を有している、請求項４１に記載のアセンブリ。
（請求項４６）
各素子において、前記主面に沿って各金属素子と前記誘電体層の隣接部分との間にギャップが形成されており、該ギャップは、前記超小型電子素子の前記主面の上に重なる前記金属素子及び前記誘電体層の上面の共平面性における全変動と、前記第２の素子の前記主面の上に重なる前記金属素子及び前記誘電体層の上面の共平面性における全変動との和を補償するのに十分な逃げ容積を提供するのに十分大きい、請求項４１に記載のアセンブリ。
（請求項４７）
前記素子のうちの少なくとも１つにおける前記誘電体層は、いかなる寸法公差も吸収するように圧縮可能である、請求項４１に記載のアセンブリ。
（請求項４８）
請求項４１に記載のアセンブリと、該アセンブリに電気的に接続された１つ又は複数の他の電子コンポーネントと、を具備するシステム。
（請求項４９）
ハウジングを更に具備し、前記アセンブリ及び前記他の電子コンポーネントは前記ハウジングに実装されている、請求項４８に記載のシステム。

Claims

主面と、該主面において露出している誘電体層及び少なくとも１つのボンドパッドと、を有する超小型電子素子であって、複数の能動回路素子を含む超小型電子素子と、
熱膨張係数が１０ｐｐｍ／℃未満である第２の素子であって、主面と、該第２の素子の該主面において露出している誘電体層と、を有する第２の素子と、
前記超小型電子素子の前記少なくとも１つのボンドパッド及び前記誘電体層の上に重なる第１の金属層であって、該第１の金属層において、前記少なくとも１つのボンドパッドと前記誘電体層との間にギャップが形成されている、第１の金属層と、
前記第２の素子の前記誘電体層の上に重なる第２の金属層と、
を備え、
前記誘電体層の上に重なる前記第１の金属層及び前記第２の金属層の第１の部分は、前記超小型電子素子を前記第２の素子と機械的にかつ電気的に接続するように、合わせて接合されている、超小型電子アセンブリ。
前記第２の素子は、該第２の素子の前記主面において露出している少なくとも１つのボンドパッドを有し、前記第２の金属層は、前記第２の素子の前記少なくとも１つのボンドパッドに重なり、前記少なくとも１つのボンドパッドに重なり且つ前記第１の部分から分離している前記第１の金属層及び前記第２の金属層の第２の部分は、合わせて接合されている、請求項１に記載の超小型電子アセンブリ。
前記ギャップは、前記超小型電子素子の前記少なくとも１つのボンドパッド及び前記誘電体層の上に重なる前記第１の金属層の上面の共平面性における全変動の和を補償するのに十分な逃げ容積を提供するのに十分大きい、請求項１に記載の超小型電子アセンブリ。
前記第２の素子は、複数の能動回路素子を含む超小型電子素子である、請求項２に記載の超小型電子アセンブリ。
前記素子のうちの少なくとも１つは、前記少なくとも１つのボンドパッドと電気的に接続されたシリコン貫通ビアを備え、該シリコン貫通ビアは、当該素子の前記主面から該主面から離れている当該素子の第２の面に向かって延在する、請求項４に記載の超小型電子アセンブリ。
シリコン貫通ビアが、前記超小型電子素子及び前記第２の素子を通って延在し、かつ前記超小型電子素子のボンドパッド及び前記第２の素子のボンドパッドに電気的に接続される、請求項５に記載の超小型電子アセンブリ。
前記素子の各々の上の前記少なくとも１つのボンドパッドは、複数の列状に配置されたボンドパッドのアレイを含む、請求項４に記載の超小型電子アセンブリ。
前記素子の各々の上の前記少なくとも１つのボンドパッドは、当該素子の周辺部に隣接して配置された複数のボンドパッドを含み、前記誘電体層は、前記主面の中心領域の上に重なる、請求項４に記載の超小型電子アセンブリ。
前記第２の金属層において、前記少なくとも１つのボンドパッドと前記誘電体層との間にギャップが形成されている、請求項４に記載の超小型電子アセンブリ。
前記素子のうちの少なくとも１つにおける前記誘電体層は、いかなる寸法公差も吸収するように圧縮可能である、請求項１に記載の超小型電子アセンブリ。
前記超小型電子素子の前記主面の上方の前記少なくとも１つのボンドパッドの高さは、前記超小型電子素子の前記主面の上方の前記誘電体層の高さと異なる、請求項１に記載の超小型電子アセンブリ。
前記金属層のうちの少なくとも１つは、錫、はんだ、インジウム、金、及びそれらの任意の組合せからなる群から選択されたリフロー金属を含む、請求項１に記載の超小型電子アセンブリ。
前記第１の金属層及び前記第２の金属層は、前記素子のそれぞれの前記主面の上に直接重なっていない、請求項１に記載の超小型電子アセンブリ。
請求項１に記載の超小型電子アセンブリと、該超小型電子アセンブリに電気的に接続された１つ又は複数の他の電子コンポーネントと、を備えるシステム。
ハウジングを更に備え、前記超小型電子アセンブリ及び前記他の電子コンポーネントは、前記ハウジングに実装されている、請求項１４に記載のシステム。