JP2014500625A - 側壁像転写ピッチダブリング及びインライン限界寸法スリミング - Google Patents

側壁像転写ピッチダブリング及びインライン限界寸法スリミング Download PDF

Info

Publication number
JP2014500625A
JP2014500625A JP2013540967A JP2013540967A JP2014500625A JP 2014500625 A JP2014500625 A JP 2014500625A JP 2013540967 A JP2013540967 A JP 2013540967A JP 2013540967 A JP2013540967 A JP 2013540967A JP 2014500625 A JP2014500625 A JP 2014500625A
Authority
JP
Japan
Prior art keywords
pattern
layer
sensitive material
radiation sensitive
freezing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013540967A
Other languages
English (en)
Other versions
JP6045504B2 (ja
Inventor
ダン,シャノン,ダブリュ
ヘッツァー,デイヴ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of JP2014500625A publication Critical patent/JP2014500625A/ja
Application granted granted Critical
Publication of JP6045504B2 publication Critical patent/JP6045504B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0035Multiple processes, e.g. applying a further resist layer on an already in a previously step, processed pattern or textured surface
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26Processing photosensitive materials; Apparatus therefor
    • G03F7/40Treatment after imagewise removal, e.g. baking
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26Processing photosensitive materials; Apparatus therefor
    • G03F7/40Treatment after imagewise removal, e.g. baking
    • G03F7/405Treatment with inorganic or organometallic reagents after imagewise removal
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274Photolithographic processes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/942Masking
    • Y10S438/947Subphotolithographic processing
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/942Masking
    • Y10S438/948Radiation resist
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00Stock material or miscellaneous articles
    • Y10T428/24Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24479Structurally defined web or sheet [e.g., overall dimension, etc.] including variation in thickness
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00Stock material or miscellaneous articles
    • Y10T428/24Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24479Structurally defined web or sheet [e.g., overall dimension, etc.] including variation in thickness
    • Y10T428/24612Composite web or sheet

Landscapes

  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Inorganic Chemistry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Power Engineering (AREA)
  • Organic Chemistry (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Drying Of Semiconductors (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Manufacturing Of Magnetic Record Carriers (AREA)
  • Silver Salt Photography Or Processing Solution Therefor (AREA)

Abstract

基板(110,310)のパターニング方法が記載されている。当該パターニング方法は、パターン(122,142,321)を生成するリソグラフィ処理、及び、前記パターン(122,142,321)内の限界寸法(CD)(124,144,325)を減少CD(126,146,326)へ減少させるCDスリミング処理を実行する工程を含んで良い。その後前記パターンは、側壁像転写法を用いて二重パターンを生成するようにダブリングされる。

Description

本発明は、基板上の薄膜をパターニングする方法に関し、より詳細には、基板上の薄膜の多重パターニング方法に関する。
材料処理方法において、パターンエッチングは、放射線感受性材料層−たとえばフォトレジスト−を基板の上側表面に堆積する工程、フォトリソグラフィを用いて放射線感受性材料層中にパターンを生成する工程、及び、エッチング処理を用いて基板上の下地薄膜へ放射線感受性材料層中に生成されたパターンを転写する工程を有する。放射線感受性材料のパターニングは一般に、たとえばフォトリソグラフィシステムを用いて電磁(EM)放射線のパターンへ放射線感受性材料を曝露する工程、及び、前記曝露する工程に続いて、現像液を用いて、放射線感受性材料の照射領域の除去(ポジ型レジストの場合)又は放射線感受性材料の非照射領域の除去(ネガ型レジストの場合)を行う工程を含む。
近年、ダブルパターニング法が、標準的なリソグラフィ法によって現在可能とされるよりも、小さなピッチで小さな構造のパターニングを可能にするものとして導入された。構造のサイズを減少させる一の方法は、標準的なリソグラフィパターンとエッチング法を同一の基板上に2回用いる(つまりリソ/エッチング/リソ/エッチング(LELE))ことで、互いに近接する複数の大きなパターンを形成することで、1回露光により可能な構造のサイズよりも小さなサイズを実現する。LELEダブルパターニング中、基板は第1パターンに曝露され、前記第1パターンは放射線感受性材料中で現像され、前記放射線感受性材料中に生成された第1パターンは、エッチング処理を用いて下地層に転写され、続いて、この一連の工程が第2パターンについても繰り返される。
構造のサイズを減少させる他の方法は、同一基板上で標準的なリソグラフィパターンを2回用い、その後エッチング法を用いる(つまりリソ/リソ/エッチング(LLE))ことで、互いに近接する複数の大きなパターンを形成することで、1回露光により可能な構造のサイズよりも小さなサイズを実現する。LLEダブルパターニング中、基板は第1パターンに曝露され、前記基板は第2パターンに曝露され、前記第1パターンと第2パターンは放射線感受性材料中で現像され、かつ、前記放射線感受性材料中に生成された第1パターンと第2パターンは、エッチング処理を用いて下地層に転写される。
米国特許出願第61/416496号明細書 米国特許出願公開第2010/0291490A1号明細書 米国特許出願第12/751362号明細書 米国特許出願第13/077833号明細書
LLEダブルパターニングに対する一の方法はリソ/フリージング/リソ/エッチング(LFLE)法を有する。LFLE法は、第1パターニング層中の第1パターン上にフリージング材料を堆積する工程を利用する。それにより前記第1パターニング層は、後続の第2パターンを有する第2パターニング層の処理に耐えることが可能となる。しかし従来のLFLEダブルパターニング法にも依然として、印刷可能な究極の構造サイズに到達する上で限界がある。
本発明は基板上の薄膜をパターニングする方法に関する。本発明はまた、基板上の薄膜をダブルパターニング又は四重パターニングする方法にも関する。本発明はさらに、LFLEダブルパターニング法及び側壁像転写法を用いて基板上の薄膜をパターニングする方法に関する。またさらに当該LFLEダブルパターニング法及び側壁像転写法は、限界寸法(CD)スリミング処理を含む。
一の実施例によると、基板のパターニング方法が記載されている。当該方法は、パターンを生成するリソグラフィ処理及び前記パターン中でのCDを減少CDへ減少させるCDスリミング処理を実行する工程を有する。その後前記パターンは、側壁像転写法を用いてダブルパターンを生成するようにダブルパターニングされる。
他の実施例によると、基板のパターニング方法が記載されている。当該パターニング方法は、第1限界寸法(CD)を第1減少CDへ減少させる第1CDスリミングプロセス及び第2CDを第2減少CD(146,335)へ減少させる第2CDスリミングプロセスを含む、第1ダブルパターンを生成するLFLE法を有して良い。その後前記第1ダブルパターンは、側壁像転写法を用いて第2ダブルパターンを生成するようにダブルパターニングされる。
本発明の他の実施例によると、基板のパターニング方法が記載されている。当該方法は、リソグラフィ処理を用いることによって、前記放射線感受性材料層中にCDにより特徴付けられるパターンを準備する工程、前記パターンを準備する工程に続き、CDスリミング処理を実行して前記CDを減少CDへ減少させる工程、前記減少CDを有するパターン全体にわたって材料層をコンフォーマルに堆積する工程、エッチング処理を用いて前記材料層を部分的に除去することで、前記パターンの上面を露出させ、前記パターンの隣接する構造間の底部領域での前記材料層の一部に穴を開け、かつ、前記パターンの側壁に前記材料層の残りの部分を保持する工程、及び、1回以上のエッチング処理を用いて前記パターンを除去することで、前記パターンの側壁に残された前記材料層の残りの部分を含む最終パターンを残す工程を有する。
本発明の他の実施例によると、基板のパターニング方法が記載されている。当該方法は、放射線感受性材料の第1層を生成する工程、第1リソグラフィ処理を用いることによって、前記放射線感受性材料の第1層中に第1限界寸法(CD)により特徴付けられる第1パターンを準備する工程、前記第1パターンを準備する工程に続き、第1CDスリミング処理を実行して前記第1CDを第1減少CDへ減少させる工程、フリージング処理を用いることによって、前記放射線感受性材料の第1層中の前記第1減少CDを有する第1パターンをフリージングする工程、前記放射線感受性材料の第1層中の前記第1減少CDを有する第1パターン上に放射線感受性材料の第2層を生成する工程、第2リソグラフィ処理を用いることによって、前記放射線感受性材料の第2層中に第2CDにより特徴付けられる第2パターンを準備する工程、及び、前記第2パターンを準備する工程に続き、第2CDスリミング処理を実行して前記第2CDを第2減少CDへ減少させる工程を有する。当該方法はさらに、前記第1減少CDを有する第1パターンと前記第2減少CDを有する第2パターン全体にわたって材料層をコンフォーマルに堆積する工程、エッチング処理を用いて前記材料層を部分的に除去することで、前記第1パターンの上面と前記第2パターンの上面を露出させ、前記第1パターンと第2パターンとの間の底部領域での前記材料層の一部に穴を開け、かつ、前記第1パターンと第2パターンの側壁に前記材料層の残りの部分を保持する工程、及び、1回以上のエッチング処理を用いて前記第1パターンと第2パターンを除去することで、前記第1パターンと第2パターンの側壁に残された前記材料層の残りの部分を含む第3パターンを残す工程を有する。
本発明のさらに他の実施例によると、10nm未満のラインパターンのCDを有する1層以上の放射線感受性材料中に生成されるラインパターンが記載されている。
本発明の実施例による基板のパターニング方法を概略的に表している。 本発明の実施例による基板のパターニング方法を概略的に表している。 本発明の実施例による基板のパターニング方法を概略的に表している。 本発明の実施例による基板のパターニング方法を概略的に表している。 本発明の実施例による基板のパターニング方法を概略的に表している。 本発明の実施例による基板のパターニング方法を概略的に表している。 本発明の実施例による基板のパターニング方法を概略的に表している。 本発明の実施例による基板のパターニング方法を概略的に表している。 本発明の実施例による基板のパターニング方法を概略的に表している。 本発明の実施例による基板のパターニング方法を概略的に表している。 本発明の他の実施例による基板のダブルパターニング方法を表している。 本発明の他の実施例によるCDスリミング処理を実行する方法を概略的に表している。 CDスリミング処理を実行する典型的なデータを表している。 CDスリミング処理を実行する典型的なデータを表している。 基板のダブルパターニング方法の典型的なデータを表している。
基板のパターニング方法が様々な実施例において開示されている。しかし当業者は、様々な実施例が、具体的詳細が与えられなくても実施可能であり、あるいは、他の置換型及び/又は別の方法、材料、若しくは構成要素によっても実施可能であることを理解する。他の場合では、周知の構造、材料、又は操作は、本発明の様々な実施例の態様が曖昧になるのを回避するため、詳細には記載も図示もされていない。
同様に説明目的で、具体的な数値、材料、及び構成は、本発明を完全に理解するために与えられる。しかし本発明は具体的詳細がなくても実施可能である。さらに図中に示された様々な実施例は例示目的であり、必ずしも正しい縮尺で描かれていない。
本明細書において用いられる「基板」は概して、本発明の実施例により処理される対象を指称する。基板は、デバイス−具体的には半導体デバイス又は他の電子デバイス−の任意の材料部分又は構造を含んで良く、かつ、たとえば基礎となる基板構造−たとえば半導体ウエハ−又は基礎となる基板構造の上に存在する層−たとえば薄膜−であって良い。よって基板は、特定の基礎となる構造、下地層又は上に存在する層、パターニングの有無に限定されず、そのような層又は基礎となる構造及びそれらの組み合わせを含むと解される。以降の説明は特定の種類の基板を参照しているが、これは例示であって限定ではない。
ここで図を参照する。全図中、同様の参照番号は同一又は対応する部分を指称する。図1A〜図1Jと図2は、本発明の実施例による基板のダブルパターニング方法を表している。当該方法は、フローチャート200で表され、かつ、第1リソグラフィ処理を用いることによって、放射線感受性材料層中に限界寸法(CD)により特徴付けられるパターンを準備する工程210で始まる。
図1Aに図示されているように、前記パターンを準備する工程は、基板110上に放射線感受性材料の第1層120を生成する工程を有して良い。放射線感受性材料の第1層120はフォトレジストを含んで良い。たとえば放射線感受性材料の第1層120は、248nmレジスト、193nmレジスト、157nmレジスト、EUV(極紫外)レジスト、又は電子ビーム感受性レジストを有して良い。さらにたとえば放射線感受性材料の第1層120は、熱フリージングフォトレジスト(thermal freezing photo-resist)、又は化学フリージングフォトレジスト(chemical freezing photo-resist)を有して良い。
放射線感受性材料の第1層120は、基板110上に材料をスピンコーティングすることによって生成されて良い。放射線感受性材料の第1層120は、トラックシステムを用いて生成されて良い。たとえばトラックシステムは、東京エレクトロン株式会社(TEL)から市販されているClean Track ACT(登録商標)8、ACT(登録商標)12、LITHIUS(登録商標)、LITHIUS(商標)Pro(商標)又はLITHIUS(商標)Pro V(商標)レジストコーティング及び現像システムを有して良い。基板上にフォトレジスト膜を生成する他のシステム及び方法は、当業者には周知である。コーティング処理に続いて、基板110を加熱する1回以上の第1堆積後ベーキング(PAB)と、該第1PAB後に基板110を冷却する1回以上の冷却サイクルが行われて良い。
図1Bに図示されているように、前記パターンを準備する工程は、第1リソグラフィ処理を用いて放射線感受性材料の第1層120中に第1限界寸法(CD)124によって特徴付けられる第1パターン122を準備する工程をさらに有して良い。放射線感受性材料の第1層120を有する基板110が、放射線曝露システム内の第1位置合わせ地点にて位置合わせされ、かつ、前記基板には第1像パターンを有する第1放射線によって像が生成されて良い。放射線曝露システムは乾式又は湿式のフォトリソグラフィシステムを有して良い。第1像パターンは、任意の適切な従来のステッピングリソグラフィシステム又は走査リソグラフィシステムを用いて生成されて良い。たとえばフォトリソグラフィシステムは、ASML又はキャノンUSAの半導体製造装置部から市販されているものであって良い。あるいはその代わりに第1像パターンは、電子ビームリソグラフィシステムを用いて生成されても良い。
第1像パターンに曝露された放射線感受性材料の第1層120には、第1像パターン領域を除去し、かつ、放射線感受性材料の第1層120中に第1パターン122を生成するため、現像処理が施される。第1パターン122は第1限界寸法(CD)124によって特徴付けられて良い。第1パターン122は第1ラインパターンを有して良い。現像処理は、現像システム−たとえばトラックシステム−内で基板を現像液に曝露する工程を有して良い。たとえばトラックシステムは、東京エレクトロン株式会社(TEL)から市販されているClean Track ACT(登録商標)8、ACT(登録商標)12、LITHIUS(登録商標)、LITHIUS(商標)Pro(商標)又はLITHIUS(商標)Pro V(商標)レジストコーティング及び現像システムを有して良い。現像処理の前には、基板110を加熱する1回以上の第1露光後ベーキング(PEB)、及び、該第PEB後に基板110を冷却する1回以上の冷却サイクルが行われて良い。
220では、前記パターンを準備する工程に続いて、前記CDを減少CDへ減少させるCDスリミング処理が実行される。前記CDスリミング処理を実行する工程は、図1Cに図示されているように、第1CD124を第1減少CD126へ減少させる第1CDスリミング処理を実行する工程を有して良い。図3はCDスリミング処理を表している。図4Aと図4Bは、CDスリミング処理の典型的データを表す。
図1Dに図示されているように、放射線感受性材料の第1層120中の第1減少CD126を有する第1パターン122は、フリージング処理を用いてフリージングされることで、フリージングされた放射線感受性材料の第1層120’が生成される。一の実施例では、放射線感受性材料の第1層120は、熱的に硬化可能なフリージングレジストを有して良い。フリージング処理を用いて放射線感受性材料の第1層120中の第1パターン122をフリージングする工程は、放射線感受性材料の第1層120をベーキング(又は加熱)することで、第1減少CD126を有する第1パターン122を熱的に硬化して保持する工程を有する。フリージング処理中、温度とベーキング時間は、パターンCD制御を実現するために調節可能な処理パラメータである。
本明細書における「フリージング」という語句は、放射線感受性材料層が後続のリソグラフィ処理に耐えられるように、前記放射線感受性材料層の条件を変更する準備及び/又は処理(の結果)を表す。たとえば一旦パターンが放射線感受性材料層中でフリージングされると、前記パターンは、追加のリソグラフィ処理後のパターンCDの変化の有無に関わらず実質的に残る。
代替実施例では、放射線感受性材料の第1層120は、電磁(EM)放射線により硬化可能なフリージング材料を有して良い。フリージング処理を用いて放射線感受性材料の第1層120中の第1パターン122をフリージングする工程は、放射線感受性材料の第1層120をEM放射線に曝露することで、第1減少CD126を有する第1パターン122を放射線により硬化して保持する工程を有する。フリージング処理中、EM強度と曝露時間は、パターンCD制御を実現するために調節可能な処理パラメータである。
さらに他の代替実施例では、放射線感受性材料の第1層120は、化学的に硬化可能なフリージング材料を有して良い。フリージング処理を用いて放射線感受性材料の第1層120中の第1パターン122をフリージングする工程は、放射線感受性材料の第1層120に化学物質を付与して反応させることで、第1減少CD126を有する第1パターン122を化学的に硬化して保持する工程を有する。フリージング処理中、化学物質の濃度と種類は、パターンCD制御を実現するために調節可能な処理パラメータである。
この実施例において、化学フリージング材料は、放射線感受性材料の第1層120と化学的に相互作用するように放射線感受性材料の第1層120全体にわたって堆積されて良い。化学フリージング材料は、基板110上に材料をスピンコーティングすることによって生成されて良い。化学フリージング材料はトラックシステムを用いて生成されて良い。たとえばトラックシステムは、東京エレクトロン株式会社(TEL)から市販されているClean Track ACT(登録商標)8、ACT(登録商標)12、LITHIUS(登録商標)、LITHIUS(商標)Pro(商標)又はLITHIUS(商標)Pro V(商標)レジストコーティング及び現像システムを有して良い。基板上にフォトレジスト膜を生成する他のシステム及び方法は、当業者には周知である。コーティング処理に続いて、基板110を加熱して、化学フリージング材料の少なくとも一部を硬化するベーキング処理が1回以上行われて良い。
基板110に化学フリージング材料を堆積して、基板110を加熱する結果、化学フリージング材料の一部が放射線感受性材料の第1層120の曝露された表面と反応することで、フリージングされた放射線感受性材料の第1層120’が生成される。その後、フリージングされた放射線感受性材料の第1層120’中で第1パターン122を保持するように剥離溶液を用いて、化学フリージング材料は基板110から剥離される。剥離溶液は、従来の剥離溶液又は高濃度剥離溶液を含んで良い。たとえば剥離溶液は、0.26よりも大きな濃度(N)を有する活性溶液を含む。あるいはその代わりに剥離溶液は、0.3よりも大きな濃度(N)を有する活性溶液を含む。あるいはその代わりに剥離溶液は、0.4よりも大きな濃度(N)を有する活性溶液を含む。あるいはその代わりに剥離溶液は、0.5よりも大きな濃度(N)を有する活性溶液を含む。
剥離溶液は水性アルカリ溶液を含んで良い。それに加えて剥離溶液は水酸化物を含んで良い。それに加えて剥離溶液は第4級水酸化アンモニウムを含んで良い。さらに剥離溶液は水酸化テトラメチルアンモニウム(TMAH)を含んで良い。剥離溶液中でのTMAHの濃度(N)は0.26以上であって良い。あるいはその代わりに剥離溶液中でのTMAHの濃度(N)は0.3以上であって良い。あるいはその代わりに剥離溶液中でのTMAHの濃度(N)は0.4以上であって良い。あるいはその代わりに剥離溶液中でのTMAHの濃度(N)は0.5以上であって良い。あるいはその代わりに剥離溶液中でのTMAHの濃度(N)は約0.32であって良い。剥離溶液中でのTMAHの濃度(N)は2.36%w/v(すなわち100mlの溶液中に2.36の溶質が含まれる)以上であって良い。あるいはその代わりに剥離溶液中でのTMAHの濃度(N)は2.72%w/v以上であって良い。従来の剥離溶液は0.26以下の濃度(N)を有する。たとえばTMAHを主成分とする剥離溶液は、濃度が0.26の溶液を販売するものからすぐに入手可能である。濃度(N)が0.26を超えるまで増大することで、ダブルパターニングの基板処理書能力が向上し、かつ、デバイスの歩留まりに影響する基板の欠陥が減少する。
各実施例では、フリージング処理は、第1パターン122の一部又は全体にわたって広がる保護層を生成する。前記保護層は、後続のリソグラフィ処理−たとえばコーティング、露光、現像、及びスリミング処理−から放射線感受性材料の第1層120中の第1パターン122を保護する。従って放射線感受性材料の第1層120を「フリージング」することで、第1減少CDにより特徴付けられるフリージングされた放射線感受性材料の第1層120’が生成される。
放射線感受性材料の第1層−熱的に硬化可能なフリージングレジスト、EM放射線により硬化可能なフリージングレジスト、又は化学的に硬化可能なフリージングレジスト−は、熱処理、放射線処理、又は化学処理されたときに架橋を示す材料を有して良い。それに加えて化学的に硬化可能なフリージング材料は、放射線感受性材料中で架橋を起こし得る任意の除去可能な材料を有して良い。化学フリージング材料はポリマー材料を有して良い。たとえばこれらの材料は、JSRマイクロ社から市販されている材料−FZX F112を含む−を含んで良い。あるいはその代わりにたとえばこれらの材料は、ローム・アンド・ハース社(ダウケミカル社の100%子会社)から市販されている材料−SC(商標)表面硬化剤(SCA)を含む−を含んで良い。
図1Eに図示されているように、前記パターンを準備する工程は、基板110上に放射線感受性材料の第2層140を生成する工程をさらに有して良い。放射線感受性材料の第2層140が基板110上に生成される。放射線感受性材料の第2層140はフォトレジストを有して良い。たとえば放射線感受性材料の第2層140は、248nmレジスト、193nmレジスト、157nmレジスト、EUV(極紫外)レジスト、又は電子ビーム感受性レジストを有して良い。放射線感受性材料の第2層140は、基板110上に材料をスピンコーティングすることによって生成されて良い。放射線感受性材料の第2層140は、トラックシステムを用いて生成されて良い。たとえばトラックシステムは、東京エレクトロン株式会社(TEL)から市販されているClean Track ACT(登録商標)8、ACT(登録商標)12、LITHIUS(登録商標)、LITHIUS(商標)Pro(商標)又はLITHIUS(商標)Pro V(商標)レジストコーティング及び現像システムを有して良い。基板上にフォトレジスト膜を生成する他のシステム及び方法は、当業者には周知である。コーティング処理に続いて、基板110を加熱する1回以上の第1堆積後ベーキング(PAB)と、該第1PAB後に基板110を冷却する1回以上の冷却サイクルが行われて良い。
図1Fに図示されているように、前記パターンを準備する工程は、第2リソグラフィ処理を用いて放射線感受性材料の第2層140中に第2CD144によって特徴付けられる第2パターン142を準備する工程をさらに有して良い。放射線感受性材料の第2層140を有する基板110が、放射線曝露システム内の第2位置合わせ地点にて位置合わせされ、かつ、前記基板には第2像パターンを有する第2放射線によって像が生成されて良い。前記第2放射線は前記第1放射線と同一であっても良いし、又は前記第1放射線と異なっても良い。放射線曝露システムは乾式又は湿式のフォトリソグラフィシステムを有して良い。第2像パターンは、任意の適切な従来のステッピングリソグラフィシステム又は走査リソグラフィシステムを用いて生成されて良い。たとえばフォトリソグラフィシステムは、ASML又はキャノンUSAの半導体製造装置部から市販されているものであって良い。あるいはその代わりに第2像パターンは、電子ビームリソグラフィシステムを用いて生成されても良い。
第1像パターンに曝露された放射線感受性材料の第2層140には、第2像パターン領域を除去し、かつ、放射線感受性材料の第2層140中に第2パターン142を生成するため、現像処理が施される。第2パターン142は第2限界寸法(CD)144によって特徴付けられて良い。第1パターン142は第2ラインパターンを有して良い。現像処理は、現像システム−たとえばトラックシステム−内で基板を現像液に曝露する工程を有して良い。たとえばトラックシステムは、東京エレクトロン株式会社(TEL)から市販されているClean Track ACT(登録商標)8、ACT(登録商標)12、LITHIUS(登録商標)、LITHIUS(商標)Pro(商標)又はLITHIUS(商標)Pro V(商標)レジストコーティング及び現像システムを有して良い。現像処理の前には、基板110を加熱する1回以上の第1露光後ベーキング(PEB)、及び、該第PEB後に基板110を冷却する1回以上の冷却サイクルが行われて良い。
前記スリミング処理を実行する工程は、図1Gに図示されているように、第2CD144を第2減少CD146へ減少させる第2CDスリミング処理を実行する工程をさらに有して良い。よって第1パターン122と第2パターン142を有する加工により得られたマンドレルパターン150が残される。図3はCDスリミング処理を表している。図4Aと図4Bは、CDスリミング処理の典型的データを表す。
230と図1Hに示されているように、材料層160が、減少CDを有するパターン全体にわたってコンフォーマルに堆積される。前記減少CDを有するパターンは、第1減少CD126を有する第1パターン122と第2減少CD146を有する第2パターン142を含むマンドレル150を有して良い。材料層160をコンフォーマルに堆積する方法は、CVD(化学気相成長)法、プラズマCVD法、原子層堆積(ALD)法、プラズマALD法、又はより一般的に分子層堆積法を有して良い。
材料層160は、酸化物、窒化物、又は酸窒化物を有して良い。たとえば材料層160は、シリコン酸化物(SiOx)、シリコン窒化物(SiNx)、又はシリコン酸窒化物(SiOxNy)を有して良い。しかし材料層160は他の材料を有しても良い。
240と図1Iに示されているように、材料層160は、エッチング処理を用いて部分的に除去されることで、マンドレルパターン150の上面164が露出し、前記パターンの隣接する構造間の底部領域での前記材料層の一部に穴が開く。その結果、前記材料層160の残りの部分162は、前記パターンの側壁165に保持される。前記エッチング処理は湿式エッチング処理又は乾式エッチング処理の任意の組み合わせを含んで良い。前記乾式エッチング処理は乾式プラズマエッチング処理又は非乾式プラズマエッチング処理を有して良い。一の実施例では、CxFy及び/又はCxFyHzを含む処理組成物で構成されるプラズマを用いた乾式プラズマエッチング処理が考えられる。
250と図1Jに示されているように、パターン−たとえば第1減少CD126を有する第1パターン122と第2減少CD146を有する第2パターン142を含むマンドレルパターン150−は、1回以上のエッチング処理を用いて除去されることで、前記パターンの側壁165に残される材料層160の残りの部分162を含む最終パターン170が残される。その結果、最終パターン170は、第1パターン122と第2パターン142を起源とする4重パターンを有して良い。前記1回以上のエッチング処理は湿式エッチング処理又は乾式エッチング処理の任意の組み合わせを含んで良い。前記乾式エッチング処理は乾式プラズマエッチング処理又は非乾式プラズマエッチング処理を有して良い。一の実施例では、湿式エッチング処理が考えられる。代替実施例では、酸素を含む処理組成物で構成されるプラズマを用いた乾式プラズマエッチング処理が考えられる。
その後材料層160の残りの部分162を含む最終パターン170が、1回以上のエッチング処理を用いることによって基板110の下地層へ転写される。前記1回以上のエッチング処理は湿式エッチング処理又は乾式エッチング処理の任意の組み合わせを含んで良い。前記乾式エッチング処理は乾式プラズマエッチング処理又は非乾式プラズマエッチング処理を有して良い。
図3に図示されているように、CDスリミング処理−たとえば上述の第1スリミング処理及び/又は第2スリミング処理−は、基板310上に放射線感受性材料層320を準備する工程で始まる処理手順300を有する。上述したように、フォトリソグラフィシステム内において放射線感受性材料層320を電磁(EM)放射線に曝露した後、放射線感受性材料層320は、該放射線感受性材料層320を第1現像溶液に曝露することによって現像される。その結果CD325を有するパターン321が残る。放射線感受性材料層320をEM放射線に曝露する間、パターン321の(網掛けした)一部分は、中程度の強度のEM放射線に曝露されるが、第1現像溶液に曝露した後でも残る。
301では、放射線感受性材料層320は、昇温した温度で第2現像溶液に曝露することによってさらに現像される。その際、前記昇温した温度の第2現像溶液は、中程度の強度のEM放射線に曝露されるパターン321の(網掛けした)一部分を除去する。それにより中程度の減少CD326を有する中程度のパターン322が残る。例として、第2現像溶液は、約23℃以上の熱い現像温度にまで昇温されたTMAH含有溶液を有して良い。あるいはその代わりに例として、第2現像溶液は、約25℃以上の熱い現像温度にまで昇温されたTMAH含有溶液を有して良い。あるいはその代わりに例として、第2現像溶液は、約30℃以上の熱い現像温度にまで昇温されたTMAH含有溶液を有して良い。あるいはその代わりに例として、第2現像溶液は、約23℃以上で約50℃以下の熱い現像温度にまで昇温されたTMAH含有溶液を有して良い。あるいはその代わりに例として、第2現像溶液は、約30℃以上で約50℃以下の熱い現像温度にまで昇温されたTMAH含有溶液を有して良い。この処理工程では、現像溶液の濃度、温度、及び曝露時間は、パターンCD制御を実現するように調節可能な処理パラメータである。
302では、中程度の減少CD326を有する中程度のパターン322は、酸性(”+”及び/又はH+によって表される)溶液によって処理される。例として酸を含む溶液が、上述したように、スピンコーティングによって、中程度の減少CD326を有する放射線感受性材料層320に塗布されて良い。この処理工程では、現像溶液の濃度、温度、及び曝露時間は、パターンCD制御を実現するように調節可能な処理パラメータである。
303では、放射線感受性材料層320は、酸を放射線感受性材料層320中のパターンへ拡散させるように昇温される。例として、放射線感受性材料層320は、約50℃以上のベーキング温度にまで昇温される。あるいはその代わりに例として、放射線感受性材料層320は、約50℃〜約180℃の範囲のベーキング温度にまで昇温される。この処理工程では、現像溶液の濃度、温度、及び曝露時間は、パターンCD制御を実現するように調節可能な処理パラメータである。
304では、放射線感受性材料層320は、第3現像溶液に曝露することによってさらに現像される。その際、第3現像溶液は、減少CD335を有する放射線感受性材料層320中に最終パターン323を生成する。例として、第3現像溶液は、室温のTMAH含有溶液を有して良い。この処理工程では、現像溶液の濃度、温度、及び曝露時間は、パターンCD制御を実現するように調節可能な処理パラメータである。
CDのスリミング処理についてのさらなる詳細は特許文献2で見つけることができる。CDスリミング処理に関する他の詳細は特許文献3,4で見つけることができる。
図4Aと図4Bに図示されているように、約50nmの第1ラインCD410を約29.2nmの第2ラインCD420へ減少させるCDスリミング処理が実行される。
第1CDスリミング処理、第2CDスリミング処理、フリージング処理、第1リソグラフィ処理、及び/又は第2リソグラフィ処理についての少なくとも1つの処理パラメータは、前記第1パターンと前記第2パターンの破壊を防止するように最適化されて良い。
第1CDスリミング処理、第2CDスリミング処理、フリージング処理、第1リソグラフィ処理、及び/又は第2リソグラフィ処理についての少なくとも1つの処理パラメータは、フリージング処理が行われた第1パターン内の第1減少CDへの影響を最小にしながら第2パターン内に第2減少CDを生成するように最適化されて良い。
例として、第1パターンの第1CD及び/又は第2パターンの第2CDは、減少CDを有する第1パターンと第2パターンの最適な印刷を実現するように調節されて良い。あるいはその代わりに例として、第1CDと第1減少CDとの間での減少量及び/又は第2CDと第2減少CDとの間での減少量は、減少CDを有する第1パターンと第2パターンの最適な印刷を実現するように調節されて良い。
一の実施例では、第2CDスリミング処理は、第1パターン内の第1減少CDへの影響を最小にしながら第2パターン内の第2減少CDを実現するように設計されて良い。たとえば第1リソグラフィ処理と第2リソグラフィ処理は、互いに略等しい第1CDと第2CDを印刷するように実行されて良い。その後、第1減少CDと第2減少CDとは実質的に等しくなるように、第1スリミング処理は第1CDを第1減少CDへ減少させ、かつ、第1減少CDに影響を及ぼさないように、第2スリミング処理は第2CDを第2減少CDへ減少させる。
代替実施例では、第2CDスリミング処理は、第1減少CDと第2減少CDの両方の減少を実現するように設計されて良い。たとえば第1リソグラフィ処理と第2リソグラフィ処理は、第1CDと第2CDを実現するように実行されて良い。ここで前記第1CDは、前記第2CDよりも大きく印刷される。それに加えてたとえば第1CDは、第2CDよりも最大約5%大きく印刷されて良い。それに加えてたとえば第1CDは、第2CDよりも最大約10%大きく印刷されて良い。それに加えてたとえば第1CDは、第2CDよりも最大約15%大きく印刷されて良い。それに加えてたとえば第1CDは、第2CDよりも最大約25%大きく印刷されて良い。それに加えてたとえば第1CDは、第2CDよりも約25%〜約50%大きく印刷されて良い。それに加えてたとえば第1CDは、第2CDよりも約50%〜約75%大きく印刷されて良い。その後、第1スリミング処理は第1CDを第1減少CDへ減少させ、かつ、第1減少CDを第3減少CDへさらに減少させながら、第2スリミング処理は第2CDを第2減少CDへ減少させる。その結果、第3減少CDと第2減少CDとは実質的に等しくなる。
図5に図示されたように、第1ラインパターン510と第2ラインパターン520を有する30nm未満で1:1ピッチのラインパターンが生成されうる。それに加えて25nm未満で1:1ピッチのラインパターンが生成され、さらには20nm未満で1:1ピッチのラインパターンが生成されうる。たとえば放射線感受性材料層として熱硬化可能なフリージング材料を用いることで、本願発明者等は、第1リソグラフィ処理と第2リソグラフィ処理を用いて第2CDよりも大きい第1CDを印刷し、かつ、第2CDスリミング処理を最適化することによって、20nm未満で1:1ピッチのラインパターンが生成されうることを発見した。それに加えてたとえば熱的に硬化可能なフリージングレジストを放射線感受性材料の第1層として用いることによって、本願発明者等は、ダブルパターンを生成するLFLE法を用い、第1及び第2リソグラフィ法を用いて第2CDよりも大きな第1CDをそれぞれ印刷し、第2CDスリミング処理を最適化し、かつ、LFLE法の結果生成されたダブルパターンを側壁像転写法におけるマンドレルとして用いることによって、10nm未満の1:1ピッチのラインパターンが生成されうると予想する。

Claims (20)

  1. 基板のパターニング方法であって:
    リソグラフィ処理を用いることによって、前記放射線感受性材料層中に限界寸法(CD)により特徴付けられるパターンを準備する工程;
    前記パターンを準備する工程に続き、CDスリミング処理を実行して前記CDを減少CDへ減少させる工程;
    前記減少CDを有するパターン全体にわたって材料層をコンフォーマルに堆積する工程;
    エッチング処理を用いて前記材料層を部分的に除去することで、前記パターンの上面を露出させ、前記パターンの隣接する構造間の底部領域での前記材料層の一部に穴を開け、かつ、前記パターンの側壁に前記材料層の残りの部分を保持する工程;及び
    1回以上のエッチング処理を用いて前記パターンを除去することで、前記パターンの側壁に残された前記材料層の残りの部分を含む最終パターンを残す工程;
    を有する方法。
  2. 前記パターンを準備する工程が:
    放射線感受性材料の第1層を生成する工程;及び、
    第1リソグラフィ処理を用いることによって、前記放射線感受性材料の第1層中に第1限界寸法(CD)により特徴付けられる第1パターンを準備する工程;
    を有する、請求項1に記載の方法。
  3. 前記CDスリミング処理を実行する工程が、前記第1パターンを準備する工程に続き、第1CDスリミング処理を実行して前記第1CDを第1減少CDへ減少させる工程を有する、請求項2に記載の方法。
  4. 前記第1CDスリミング処理が:
    30℃を超える熱い現像温度にまで加熱された現像溶液を前記基板上に供給する工程;
    酸を含む処理化合物によって前記基板を処理する工程;
    前記酸を前記第1パターンへ拡散させるように前記基板をベーキングする工程;及び、
    他の現像溶液を前記基板上に供給する工程;
    を有する、請求項3に記載の方法。
  5. フリージング処理を用いることによって前記放射線感受性材料の第1層中での前記第1減少CDを有する前記第1パターンをフリージングする工程をさらに有する、請求項3に記載の方法。
  6. 前記放射線感受性材料の第1層が熱的に硬化可能なフリージングレジストを有し、かつ、
    前記フリージング処理を用いて前記放射線感受性材料の第1層中の第1パターンをフリージングする工程は、前記放射線感受性材料の第1層をベーキングすることで、前記第1減少CDを有する第1パターンを熱的に硬化して保持する工程を有する、
    請求項5に記載の方法。
  7. 前記放射線感受性材料の第1層が電磁(EM)放射線により硬化可能なフリージングレジストを有し、かつ、
    前記フリージング処理を用いて前記放射線感受性材料の第1層中の第1パターンをフリージングする工程は、前記放射線感受性材料の第1層をEM放射線に曝露することで、前記第1減少CDを有する第1パターンを放射線により硬化して保持する工程を有する、
    請求項5に記載の方法。
  8. 前記放射線感受性材料の第1層が化学的に硬化可能なフリージングレジストを有し、かつ、
    前記フリージング処理を用いて前記放射線感受性材料の第1層中の第1パターンをフリージングする工程は、前記放射線感受性材料の第1層に化学物質を付与して反応させることで、前記第1減少CDを有する第1パターンを化学的に硬化して保持する工程を有する、
    請求項5に記載の方法。
  9. 前記パターンを準備する工程が:
    前記放射線感受性材料の第1層中の前記第1減少CDを有する第1パターン上に放射線感受性材料の第2層を生成する工程;及び、
    第2リソグラフィ処理を用いることによって、前記放射線感受性材料の第2層中に第2CDにより特徴付けられる第2パターンを準備する工程;
    を有する、請求項5に記載の方法。
  10. 前記CDスリミング工程を実行する工程が、前記第2パターンを準備する工程に続き、第2CDスリミング処理を実行して前記第2CDを第2減少CDへ減少させる工程をさらに有する、請求項9に記載の方法。
  11. 前記第2CDスリミング処理が:
    30℃を超える熱い現像温度にまで加熱された現像溶液を前記基板上に供給する工程;
    酸を含む処理化合物によって前記基板を処理する工程;
    前記酸を前記第2パターンへ拡散させるように前記基板をベーキングする工程;及び、
    他の現像溶液を前記基板上に供給する工程;
    を有する、請求項10に記載の方法。
  12. 1:1乃至1:2の範囲に属する前記第1パターンと前記第2パターンのラインパターンピッチを生成する工程をさらに有する請求項10に記載の方法であって、
    前記第1パターンは第1ラインパターンを有し、かつ、前記第2パターンは第2ラインパターンを有する、
    方法。
  13. 前記第1減少CDが30nm未満で、かつ、前記第2減少CDが30nm未満である、請求項10に記載の方法。
  14. 前記第1減少CDが25nm未満で、かつ、前記第2減少CDが25nm未満である、請求項10に記載の方法。
  15. 前記第1パターンと前記第2パターンの破壊を防止するように、前記第1CDスリミング処理、前記第2CDスリミング処理、前記フリージング処理、前記第1リソグラフィ処理、及び/又は前記第2リソグラフィ処理についての少なくとも1つの処理パラメータを最適化する工程をさらに有する、請求項10に記載の方法。
  16. 前記フリージング処理が行われた第1パターン内の第1減少CDへの影響を最小にしながら第2パターン内に第2減少CDを生成するように、前記第1CDスリミング処理、前記第2CDスリミング処理、前記フリージング処理、前記第1リソグラフィ処理、及び/又は前記第2リソグラフィ処理についての少なくとも1つの処理パラメータを最適化する工程をさらに有する、請求項10に記載の方法。
  17. 前記第2パターン内の第2CDよりも大きな前記第1パターン内の第1CDを準備する工程をさらに有する、請求項10に記載の方法。
  18. 前記第1CDが、前記第2CDよりも最大25%大きい、請求項10に記載の方法。
  19. 前記第1パターンと前記第2パターンを下地層へ転写する工程をさらに有する、請求項1に記載の方法。
  20. 10nm未満のラインパターンと1:1のラインパターンピッチを有する1層以上の放射線感受性材料内に生成されるラインパターン。
JP2013540967A 2010-11-23 2011-11-11 側壁像転写ピッチダブリング及びインライン限界寸法スリミング Active JP6045504B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US41649610P 2010-11-23 2010-11-23
US61/416,496 2010-11-23
US13/158,899 2011-06-13
US13/158,899 US8764999B2 (en) 2010-11-23 2011-06-13 Sidewall image transfer pitch doubling and inline critical dimension slimming
PCT/US2011/060381 WO2012071192A2 (en) 2010-11-23 2011-11-11 Sidewall image transfer pitch doubling and inline critical dimension slimming

Publications (2)

Publication Number Publication Date
JP2014500625A true JP2014500625A (ja) 2014-01-09
JP6045504B2 JP6045504B2 (ja) 2016-12-14

Family

ID=46064616

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2013540967A Active JP6045504B2 (ja) 2010-11-23 2011-11-11 側壁像転写ピッチダブリング及びインライン限界寸法スリミング
JP2013539916A Active JP6022469B2 (ja) 2010-11-23 2011-11-11 基板のダブルパターニング方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2013539916A Active JP6022469B2 (ja) 2010-11-23 2011-11-11 基板のダブルパターニング方法

Country Status (5)

Country Link
US (2) US8940475B2 (ja)
JP (2) JP6045504B2 (ja)
KR (2) KR101791725B1 (ja)
TW (2) TWI478211B (ja)
WO (2) WO2012071193A2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9865613B2 (en) 2015-04-09 2018-01-09 Samsung Electronics Co., Ltd. Semiconductor devices
JP2019517026A (ja) * 2016-05-13 2019-06-20 東京エレクトロン株式会社 光増感化学又は感光性化学増幅レジストを用いた限界寸法制御

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120027989A (ko) * 2010-09-14 2012-03-22 삼성전자주식회사 반도체 소자의 패턴 형성방법
US8980651B2 (en) * 2011-09-30 2015-03-17 Tokyo Electron Limited Overlay measurement for a double patterning
US8980111B2 (en) 2012-05-15 2015-03-17 Tokyo Electron Limited Sidewall image transfer method for low aspect ratio patterns
US9177820B2 (en) 2012-10-24 2015-11-03 Globalfoundries U.S. 2 Llc Sub-lithographic semiconductor structures with non-constant pitch
KR102223035B1 (ko) 2014-03-05 2021-03-04 삼성전자주식회사 반도체 소자의 패턴 형성 방법
US9508713B2 (en) 2014-03-05 2016-11-29 International Business Machines Corporation Densely spaced fins for semiconductor fin field effect transistors
KR102235611B1 (ko) 2014-06-13 2021-04-02 삼성전자주식회사 패턴 형성 방법 및 이를 이용한 집적회로 소자의 제조 방법
US9691587B2 (en) * 2014-06-30 2017-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Dimension measurement apparatus calibration standard and method for forming the same
US9472506B2 (en) 2015-02-25 2016-10-18 International Business Machines Corporation Registration mark formation during sidewall image transfer process
US9991132B2 (en) * 2015-04-17 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Lithographic technique incorporating varied pattern materials
US9685507B2 (en) 2015-06-25 2017-06-20 International Business Machines Corporation FinFET devices
CN112204470B (zh) * 2018-06-15 2024-04-16 玛特森技术公司 用于工件的曝光后烘烤加工的方法和装置
US11355342B2 (en) * 2019-06-13 2022-06-07 Nanya Technology Corporation Semiconductor device with reduced critical dimensions and method of manufacturing the same
JP2021153133A (ja) 2020-03-24 2021-09-30 キオクシア株式会社 パターン形成方法およびテンプレートの製造方法
US20220113635A1 (en) * 2020-10-08 2022-04-14 Tokyo Electron Limited Non-Destructive Coupon Generation via Direct Write Lithography for Semiconductor Process Development
KR102333276B1 (ko) 2020-12-04 2021-12-01 재단법인 녹색에너지연구원 Dc 배전망의 선로 고장 위치 판별 방법
KR102546872B1 (ko) 2020-12-09 2023-06-23 가나이엔지 주식회사 Dc 배전망 설계 장치
KR102353081B1 (ko) 2021-08-09 2022-01-19 가나이엔지 주식회사 분산전원을 고려한 dc 배전 시스템 설계 장치
KR102553192B1 (ko) 2021-11-23 2023-07-07 가나이엔지 주식회사 독립형 dc 배전 시스템 설계 장치
KR20240084712A (ko) 2022-12-07 2024-06-14 가나이엔지 주식회사 분산전원을 고려한 지중 dc 배전망 설계 장치

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001281886A (ja) * 2000-03-31 2001-10-10 Jsr Corp レジストパターン縮小化材料及びそれを使用する微細レジストパターンの形成方法
US20090152645A1 (en) * 2007-12-18 2009-06-18 Micron Technology, Inc. Methods for isolating portions of a loop of pitch-multiplied material and related structures
US20090214985A1 (en) * 2008-02-27 2009-08-27 Tokyo Electron Limited Method for reducing surface defects on patterned resist features
JP2010080903A (ja) * 2008-02-15 2010-04-08 Tokyo Electron Ltd パターン形成方法、半導体装置の製造方法及び半導体装置の製造装置
WO2010073390A1 (ja) * 2008-12-26 2010-07-01 富士通株式会社 パターンの形成方法及び半導体装置の製造方法、並びにレジストパターンの被覆層の形成材料
JP2010161162A (ja) * 2009-01-07 2010-07-22 Tokyo Electron Ltd 微細パターンの形成方法
JP2010191193A (ja) * 2009-02-18 2010-09-02 Shin-Etsu Chemical Co Ltd パターン形成方法及びレジスト変性用組成物
JP2010266842A (ja) * 2008-12-22 2010-11-25 Shin-Etsu Chemical Co Ltd パターン形成方法及びレジスト材料

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4295050B2 (ja) 2003-09-09 2009-07-15 株式会社エヌ・ティ・ティ・ドコモ 通信システム、送信局及び受信局
US7419771B2 (en) * 2005-01-11 2008-09-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a finely patterned resist
US7611980B2 (en) 2006-08-30 2009-11-03 Micron Technology, Inc. Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures
KR100761857B1 (ko) * 2006-09-08 2007-09-28 삼성전자주식회사 반도체 소자의 미세패턴 형성방법 및 이를 이용한 반도체소자의 제조방법
JP2009088085A (ja) * 2007-09-28 2009-04-23 Tokyo Electron Ltd 半導体装置の製造方法、半導体装置の製造装置、制御プログラム及びプログラム記憶媒体
US8227176B2 (en) * 2007-11-02 2012-07-24 Hynix Semiconductor Inc. Method for forming fine pattern in semiconductor device
US8304174B2 (en) * 2007-12-28 2012-11-06 Hynix Semiconductor Inc. Method for fabricating semiconductor device
US20090311634A1 (en) 2008-06-11 2009-12-17 Tokyo Electron Limited Method of double patterning using sacrificial structure
JP4638550B2 (ja) * 2008-09-29 2011-02-23 東京エレクトロン株式会社 マスクパターンの形成方法、微細パターンの形成方法及び成膜装置
US8492282B2 (en) * 2008-11-24 2013-07-23 Micron Technology, Inc. Methods of forming a masking pattern for integrated circuits
JP5011345B2 (ja) 2009-05-15 2012-08-29 東京エレクトロン株式会社 レジストパターンのスリミング処理方法
KR20110001292A (ko) * 2009-06-30 2011-01-06 삼성전자주식회사 패턴 구조물 및 이의 형성 방법
US8389206B2 (en) 2009-09-22 2013-03-05 Tokyo Electron Limited High normality solution for removing freeze material in lithographic applications
US8647817B2 (en) * 2012-01-03 2014-02-11 Tokyo Electron Limited Vapor treatment process for pattern smoothing and inline critical dimension slimming

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001281886A (ja) * 2000-03-31 2001-10-10 Jsr Corp レジストパターン縮小化材料及びそれを使用する微細レジストパターンの形成方法
US20090152645A1 (en) * 2007-12-18 2009-06-18 Micron Technology, Inc. Methods for isolating portions of a loop of pitch-multiplied material and related structures
JP2010080903A (ja) * 2008-02-15 2010-04-08 Tokyo Electron Ltd パターン形成方法、半導体装置の製造方法及び半導体装置の製造装置
US20090214985A1 (en) * 2008-02-27 2009-08-27 Tokyo Electron Limited Method for reducing surface defects on patterned resist features
JP2010266842A (ja) * 2008-12-22 2010-11-25 Shin-Etsu Chemical Co Ltd パターン形成方法及びレジスト材料
WO2010073390A1 (ja) * 2008-12-26 2010-07-01 富士通株式会社 パターンの形成方法及び半導体装置の製造方法、並びにレジストパターンの被覆層の形成材料
JP2010161162A (ja) * 2009-01-07 2010-07-22 Tokyo Electron Ltd 微細パターンの形成方法
JP2010191193A (ja) * 2009-02-18 2010-09-02 Shin-Etsu Chemical Co Ltd パターン形成方法及びレジスト変性用組成物

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9865613B2 (en) 2015-04-09 2018-01-09 Samsung Electronics Co., Ltd. Semiconductor devices
JP2019517026A (ja) * 2016-05-13 2019-06-20 東京エレクトロン株式会社 光増感化学又は感光性化学増幅レジストを用いた限界寸法制御

Also Published As

Publication number Publication date
WO2012071193A3 (en) 2012-11-08
WO2012071192A2 (en) 2012-05-31
US20120128935A1 (en) 2012-05-24
TW201237934A (en) 2012-09-16
US8764999B2 (en) 2014-07-01
TW201236053A (en) 2012-09-01
JP6022469B2 (ja) 2016-11-09
TWI478211B (zh) 2015-03-21
US8940475B2 (en) 2015-01-27
TWI496192B (zh) 2015-08-11
KR20130123408A (ko) 2013-11-12
WO2012071193A2 (en) 2012-05-31
US20120128942A1 (en) 2012-05-24
WO2012071192A3 (en) 2012-11-01
JP6045504B2 (ja) 2016-12-14
JP2013543282A (ja) 2013-11-28
KR101791725B1 (ko) 2017-10-30
KR101781246B1 (ko) 2017-09-22
KR20130123409A (ko) 2013-11-12

Similar Documents

Publication Publication Date Title
JP6045504B2 (ja) 側壁像転写ピッチダブリング及びインライン限界寸法スリミング
JP5851052B2 (ja) パターン平滑化及びインライン限界寸法のスリム化のための蒸気処理プロセス
TWI721125B (zh) 預圖案化微影模版、基於使用該模版的輻射圖案化之方法及形成該模版之方法
JP4921898B2 (ja) 半導体素子の製造方法
JP4852360B2 (ja) 多層リソグラフィプロセスにおいて用いられる複素環芳香族構造物を含む基層組成物、リソグラフィ構造物、材料層または材料要素を基板上に形成させる方法
US20100176479A1 (en) Method of fabricating a semiconductor device
US7838205B2 (en) Utilization of electric field with isotropic development in photolithography
US8445183B2 (en) Method of manufacturing semiconductor device and pattern formation method
JP3373147B2 (ja) フォトレジスト膜及びそのパターン形成方法
KR101096194B1 (ko) 반도체 소자의 패턴 형성 방법
WO2011037809A1 (en) High normality solution for removing freeze material in lithographic applications
US9081274B2 (en) Pattern forming method
JP2012109322A (ja) パターン形成方法
JP2009105248A (ja) パターン形成方法
US8138059B2 (en) Semiconductor device manufacturing method
JP2015528644A (ja) Euvレジスト感度の減少
US20050255411A1 (en) Multiple exposure and shrink to achieve reduced dimensions
JP2010113261A (ja) 半導体装置の製造方法
JP2006186020A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140624

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150407

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150702

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20151222

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20160318

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20160419

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20160518

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160622

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161108

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20161115

R150 Certificate of patent or registration of utility model

Ref document number: 6045504

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250