KR101781246B1 - 인라인 임계 치수 슬리밍을 이용한 이중 패터닝 - Google Patents

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Abstract

본 발명은 기판(110, 310)을 이중 패터닝하는 방법에 대해서 설명한다. 이중 패터닝 방법은, 제1 임계 치수(CD)(123, 325)를 감소된 제1 CD(126, 326)로 감소시키는 제1 CD 슬리밍 처리 및 제2 CD(144, 326)를 감소된 제2 CD(146, 335)로 감소시키는 제2 CD 슬리밍 처리를 포함하는 LFLE(litho/freeze/litho/etch) 기술을 포함할 수 있다.

Description

인라인 임계 치수 슬리밍을 이용한 이중 패터닝{DOUBLE PATTERNING WITH INLINE CHEMICAL CRITICAL DIMENSION SLIMMING}
관련 출원의 교차 참조
37 CFR§1.78(a)(4)에 따라서, 본 출원은 2010년 11월 23일자로 출원된 미국 가출원 시리즈 제61/416,496호의 우선권에 대한 이익을 주장하며, 이것의 전체 내용은 참고로 여기에 통합된다.
본 발명은 기판 상에 박막을 패터닝하는 방법에 관한 것으로, 보다 상세하게는 기판 상에 박막을 이중 패터닝하는 방법에 관한 것이다.
재료 처리 방법론에 있어서, 패턴 에칭은, 기판의 상면에, 포토레지스트와 같은 방사선 민감성 재료의 층을 적용하는 것, 포토리소그래피를 이용하여 방사선 민감성 재료의 층에 패턴을 형성하는 것, 및 방사선 민감성 재료의 층에 형성되는 패턴을 에칭 처리를 이용하여 기판 상의 하부 박막에 전사하는 것을 포함한다. 방사선 민감성 재료의 패터닝은, 일반적으로 예를 들어 포토리소그래피 시스템을 이용하여 방사선 민감성 재료를 전자기(EM;electromagnetic) 방사선의 패턴에 노출시키는 것, 이어서 현상액을 이용하여 방사선 민감성 재료의 조사 영역(포지티브 톤 레지스트의 경우에), 또는 비조사 영역(네가티브 톤 레지스트의 경우에)을 제거하는 것을 포함한다.
최근에, 이중 패터닝 접근 방법은 표준 리소그래픽 기술로 현재 가능하게 되는 것보다 더 작은 피치에서 더 작은 특징부의 패터닝을 허용하도록 도입되어 있다. 특징부 사이즈를 감소시키기 위한 하나의 접근 방법은, 동일한 기판 상에 표준 리소그래픽 패턴 기술 및 에칭 기술을 2회 이용하여(즉, LELE, 또는 Litho/Etch/Litho/Etch), 함께 밀접하게 배치된 더 큰 패턴을 형성하여, 단일 노출에 의해 가능하게 되는 것 보다 특징부 사이즈를 더 작게 만들 수 있다. LELE 이중 패터닝 동안에, 기판은 제1 패턴에 노출되고, 제1 패턴은 방사선 민감성 재료로 현상되며, 방사선 민감성 재료에 형성된 제1 패턴은 에칭 처리를 이용하여 하층에 전사된 후, 이러한 일련의 단계들이 제2 패턴에 대하여 반복된다.
특징부 사이즈를 감소시키기 위한 또 다른 접근 방법은, 동일한 기판 상에 표준 리소그래픽 패턴을 2회 이용하고, 이어서 에칭 기술을 이용함으로써(즉, LLE, 또는 Litho/Litho/Etch), 단일 노출에 의해 가능하게 되는 것 보다 특징부 사이즈를 더 작게 만들 수 있다. LLE 이중 패터닝 동안에, 기판은 제1 패턴에 노출되고, 기판은 제2 패턴에 노출되며, 제1 패턴 및 제2 패턴은 방사선 민감성 재료로 현상되며, 방사선 민감성 재료에 형성된 제1 패턴 및 제2 패턴은 에칭 처리를 이용하여 하층에 전사된다.
LLE 이중 패터닝에 대한 하나의 접근 방법은, 제1 패터닝층에 제1 패턴의 프리즈(freeze) 재료를 적용하여 내부에 “프리징” 또는 교차 결합을 발생시켜, 제1 패터닝층으로 하여금 제2 패턴을 가진 제2 패터닝층의 후속 처리를 견뎌내게 하는 LFLE(Litho/Freeze/Litho/Etch) 기술을 포함한다. 그러나, 종래의 LFLE 이중 패터닝 기술은 여전히 프린트가능한 최종적인 특징부 사이즈에 한계를 가진다.
본 발명은 기판 상의 박막을 패터닝하는 방법에 관한 것이다. 또한, 본 발명은 기판 상의 박막을 이중 패터닝하는 방법에 관한 것이다. 또한, 본 발명은 LFLE 이중 패터닝 기술을 이용하여 기판 상의 박막을 이중 패터닝하는 방법에 관한 것이다. 또한, LFLE 이중 패터닝 기술은 임계 치수(CD) 슬리밍 처리를 포함한다.
일 실시형태에 따르면, 기판을 이중 패터닝하는 방법에 관해서 설명한다. 이중 패터닝 방법은 제1 CD를 감소된 제1 CD로 감소시키는 제1 CD 슬리밍 처리 및 제2 CD를 감소된 제2 CD로 감소시키는 제2 CD 슬리밍 처리를 포함하는 LFLE 기술을 포함할 수도 있다.
또 다른 실시형태에 따르면, 기판을 이중 패터닝하는 방법에 관해서 설명한다. 이 방법은, 방사선 민감성 재료의 제1 층을 형성하는 단계와, 제1 리소그래픽 처리를 이용하여 상기 방사선 민감성 재료의 제1 층에, 제1 CD에 의해 특징지워지는 제1 패턴을 준비하는 단계와, 상기 제1 패턴을 준비하는 단계에 이어서, 상기 제1 CD를 감소된 제1 CD로 감소시키도록 제1 CD 슬리밍 처리를 수행하는 단계와, 상기 방사선 민감성 재료의 제1 층에 프리즈 처리를 이용하여 상기 감소된 제1 CD를 가진 상기 제1 패턴을 프리징하는 단계와, 상기 방사선 민감성 재료의 제1 층에서 상기 감소된 제1 CD를 가진 상기 제1 패턴 상에, 방사선 민감성 재료의 제2 층을 형성하는 단계와, 제2 리소그래픽 처리를 이용하여 상기 방사선 민감성 재료의 제2 층에, 제2 CD에 의해 특징지워지는 제2 패턴을 준비하는 단계와, 상기 제2 패턴을 준비하는 단계에 이어서, 상기 제2 CD를 감소된 제2 CD로 감소시키도록 제2 CD 슬리밍 처리를 수행하는 단계를 포함한다.
또 다른 실시형태에 따르면, 20 ㎚ 미만의 라인 패턴 CD를 포함하는 방사선 민감성 재료의 하나 이상의 층에 형성된 라인 패턴에 대하여 설명한다.
첨부 도면에 있어서,
도 1a 내지 도 1g는 실시형태에 따른 기판의 이중 패터닝 방법의 단순화된 개략도이다.
도 2는 또 다른 실시형태에 따른 기판의 이중 패터닝 방법을 나타낸다.
도 3은 또 다른 실시형태에 따른 CD 슬리밍 처리의 수행 방법의 단순화된 개략도이다.
도 4a 및 도 4b는 CD 슬리밍 처리를 수행하기 위한 예시적인 데이터를 제공한다.
도 5는 기판의 이중 패터닝 방법에 대한 예시적인 데이터를 제공한다.
기판의 패터닝 방법을 여러 가지 실시형태로 개시한다. 그러나, 당업자는 하나 이상의 특정 세부사항 없이, 또는 다른 대체물 및/또는 부가적인 방법, 재료 또는 구성요소를 가지고 여러 가지 실시형태들이 실행될 수 있음을 이해한다. 다른 일례에서, 공지된 구조, 재료 또는 동작은 본 발명의 여러 가지 실시형태의 양태들을 모호하게 하는 것을 피하기 위하여 상세하게 도시되거나 또는 설명되지 않는다.
이와 유사하게, 설명을 위하여, 특정 숫자, 재료 및 구성은 본 발명을 완전하게 이해하기 위하여 제시된다. 그럼에도 불구하고, 본 발명은 특정 세부사항 없이 실행될 수도 있다. 또한, 도면에 도시된 여러 가지 실시형태들은 예시적인 표현이며, 반드시 규격화되도록 그려질 필요는 없다.
이 명세서 전반에 걸쳐 “일 실시형태”또는“실시형태” 또는 이것의 변형예에 대한 참조는, 실시형태와 관련하여 설명되는 특정한 특징부, 구조, 재료 또는 특징이 본 발명의 적어도 하나의 실시형태에 포함되지만, 이들이 모든 실시형태에 존재한다고 표시하지는 않는다는 것을 의미한다. 이에 따라, 이 명세서의 전반에 걸쳐서 여러 가지 위치에서의 “일 실시형태에서” 또는 “실시형태에서”와 같은 문구의 등장은, 반드시 본 발명의 동일한 실시형태를 참조하는 것은 아니다. 또한, 특정한 특징부, 구조, 재료 또는 특징은 하나 이상의 실시형태에서 어떤 적절한 방식으로 조합될 수도 있다.
그럼에도 불구하고, 일반적인 개념의 본 발명의 본질을 설명할지라도, 또한 본 발명의 본질이 되는 특징부가 설명부 내에 포함되어 있다는 것을 이해해야 한다.
여기서 일반적으로 이용되는“기판”은 본 발명의 실시형태에 따라 처리되는 대상을 지칭한다. 기판은 장치의 어떤 재료 부분 또는 구조, 특히 반도체 또는 다른 전자 장치를 포함할 수도 있고, 예를 들어, 반도체 웨이퍼와 같은 베이스 기판 구조 또는 베이스 기판 구조 위에 또는 그 위에 놓이는 층일 수도 있다. 이에 따라, 기판은 어떤 특정한 베이스 구조, 하층 또는 오버레잉층, 패턴 있음 또는 패턴 없음으로 한정되도록 의도되는 것이 아니라, 오히려 임의의 층 또는 베이스 구조와, 층 및/또는 베이스 구조의 어떤 조합을 포함하도록 고려된다. 이하의 설명은 특정한 종류의 기판을 참조할 수도 있지만, 이것은 단지 예시적인 목적을 위한 것이며 이것으로 한정되지는 않는다.
다음으로 도면을 참조하면, 동일한 참조 부호는 몇 개의 도면 전반에 걸쳐서 동일하거나 또는 대응하는 부분을 표시하는 반면에, 도 1a 내지 도 1g, 및 도 2는 실시형태에 따른 기판의 이중 패터닝 방법을 나타낸다. 이 방법은, 흐름도(200)로 나타내어지며, 기판(110) 상에 방사선 민감성 재료의 제1 층을 형성하는 단계 210으로부터 시작한다. 방사선 민감성 재료의 제1 층(120)은 포토레지스트를 포함할 수도 있다. 예컨대, 방사선 민감성 재료의 제1 층(120)은 248 nm(나노미터) 레지스트, 193 nm 레지스트, 157 nm 레지스트, EUV(극자외선) 레지스트 또는 전자빔 민감성 레지스트를 구비할 수도 있다. 또한, 예를 들어, 방사선 민감성 재료의 제1 층(120)은 열 프리즈 포토레지스트, 전자기(EM) 방사선 프리즈 포토레지스트 또는 화학적 프리즈 포토레지스트를 구비할 수도 있다.
방사선 민감성 재료의 제1 층(120)은 기판(110) 위에 재료를 스핀 코팅함으로써 형성될 수도 있다. 방사선 민감성 재료의 제1 층(120)은 트랙 시스템을 이용하여 형성될 수도 있다. 예를 들어, 이 트랙 시스템은, 도쿄 엘렉트론 가부시키가이샤(TEL)로부터 상업적으로 입수가능한 Clean Track클린 트랙 ACT® 8, ACT® 12, LITHIUS®, LITHIUSTM ProTM, 또는 LITHIUSTM Pro VTM 레지스트 코팅 및 현상 시스템을 포함할 수 있다. 기판 상에 포토레지스트를 형성하기 위한 다른 시스템 및 방법은 스핀온(spin-on) 레지스트 기술의 분야에서 당업자에게 잘 알려져 있다. 코팅 처리는, 기판(110)을 가열하는 하나 이상의 제1 PAB(post-application bake) 및 이 하나 이상의 제1 PAB에 이어서, 기판(110)을 냉각하는 하나 이상의 냉각 사이클에 의해 후속된다.
단계 220에 있어서, 도 1b에 도시된 바와 같이, 방사선 민감성 재료의 제1 층(120)을 가지는 기판(110)은 방사선 노출 시스템에서 제1 정렬 위치에 정렬되고, 제1 화상 패턴을 가지는 제1 방사선에 의해 촬상된다. 방사선 노출 시스템은 건식 또는 습식 포토리소그래피 시스템을 포함할 수도 있다. 제1 화상 패턴은 어떤 적절한 종래의 스텝핑 리소그래피 시스템, 또는 스캐닝 리소그래피 시스템을 이용하여 형성될 수도 있다. 예컨대, 포토리소그래피 시스템은, ASML Netherlands B. V.(De Run 6501, 5504 DR Veldhoven, The Netherlands), 또는 Canon USA, Inc., Semiconductor Equipment Division(3300 North First Street, San Jose, CA 95134)로부터 상업적으로 입수될 수도 있다. 대안적으로, 제1 화상 패턴은 전자빔 리소그래피 시스템을 이용하여 형성될 수도 있다.
제1 화상 패턴에 노출되어 있는 방사선 민감성 재료의 제1 층(120)은, 제1 화상 패턴 영역을 제거하기 위하여 현상 처리되고, 방사선 민감성 재료의 제1 층(120)에 제1 패턴(122)을 형성한다. 제1 패턴(122)은 제1 CD(임계 치수)(124)에 의해 특징지워질 수도 있다. 제1 패턴(122)은 제1 라인 패턴을 포함할 수도 있다. 현상 처리는 트랙 시스템과 같은 현상 시스템에서 기판을 현상액에 노출시키는 단계를 포함할 수 있다. 예컨대, 트랙 시스템은 도쿄 엘렉트론 가부시키가이샤(TEL)로부터 상업적으로 입수가능한 Clean Track ACT® 8, ACT® 12, LITHIUS®, LITHIUSTM ProTM, 또는 LITHIUSTM Pro VTM 레지스트 코팅 및 현상 시스템을 포함할 수 있다. 현상 처리는 기판(110)을 가열하는 하나 이상의 제1 PEB(post-exposure bake) 및 이 하나 이상의 제1 PEB에 이어서, 기판(110)을 냉각하는 하나 이상의 냉각 사이클에 의해 선행될 수 있다.
단계 230에 있어서, 도 1c에 도시된 바와 같이, 제1 CD(124)를 감소된 제1 CD(126)로 감소시키기 위하여 제1 임계 치수(CD) 슬리밍 처리를 수행한다. 도 3은 CD 슬리밍 처리를 나타내며, 도 4a 및 도 4b는 CD 슬리밍 처리에 대한 예시적인 데이터를 제공한다.
단계 240에 있어서, 도 1d에 도시된 바와 같이, 방사선 민감성 재료의 제1 층(120)에 감소된 제1 CD(126)를 가진 제1 패턴(122)을 프리즈 처리를 이용하여 프리징시켜 프리징된 방사선 민감성 재료의 제1 층(120’)을 형성한다. 일 실시형태에서, 방사선 민감성 재료의 제1 층(120)은 열적으로 경화가능한 프리즈 레지스트를 포함할 수도 있으며, 여기서 방사선 민감성 재료의 제1 층(120)에서의 제1 패턴(122)을 프리징하는 것은, 방사선 민감성 재료의 제1 층(120)을 베이크(또는 열적으로 가열)하여 감소된 제1 CD(126)를 가지는 제1 패턴(122)을 열적으로 경화 및 보존하는 것을 포함한다. 프리즈 처리 동안에, 온도 및 베이크 시간은 패턴 CD 제어를 달성하도록 조정될 수 있는 처리 파라미터이다.
후술되는 바와 같이, 한정되도록 의도되지는 않지만, 여기서 사용되는 “프리즈”,“프리징”, “프리징된” 등의 용어는 처리 또는 처리의 결과를 나타내며, 여기서 방사선 민감성 재료의 층은 방사선 민감성 재료의 층의 상태를 변경하여 후속하는 리소그래픽 처리를 견디도록 준비 및/또는 처리된다. 예컨대, 일단 패턴이 방사선 민감성 재료의 층에서 프리징되면, 패턴은 실질적으로 패턴 CD를 일부 변경하거나 또는 변경하지 않고 남겨지고, 이어서 부가적인 리소그래픽 처리가 후속한다.
다른 실시형태에 있어서, 방사선 민감성 재료의 제1 층(120)은 전자기(EM) 방사선 경화가능한 프리즈 레지스트를 포함할 수도 있으며, 여기서 방사선 민감성 재료의 제1 층(120)에서의 제1 패턴(122)을 프리즈 처리를 이용하여 프리징하는 것은, 방사선 민감성 재료의 제1 층(120)을 EM 방사선에 노출시켜, 감소된 제1 CD(126)를 가지는 제1 패턴(122)을 방사적으로 경화 및 보존하는 것을 포함한다. 프리즈 처리 동안에, EM 강도 및 노출 시간은 패턴 CD 제어를 달성하도록 조정될 수 있는 처리 파라미터이다.
또 다른 대안적인 실시형태에서, 방사선 민감성 재료의 제1 층(120)은 화학적으로 경화가능한 프리즈 레지스트를 포함할 수도 있으며, 여기서 방사선 민감성 재료의 제1 층(120)에서의 제1 패턴(122)을 프리즈 처리를 이용하여 프리징하는 것은, 방사선 민감성 재료의 제1 층(120)에 화학적 프리즈 재료를 적용하여, 이 화학적 프리즈 재료를 방사선 민감성 재료의 제1 층(120)과 반응시켜, 감소된 제1 CD(126)를 가지는 제1 패턴(122)을 화학적으로 경화 및 보존하는 것을 포함한다. 프리즈 처리 동안에, 화학적 프리즈 재료의 농도 및 종류와, 노출 시간은 패턴 CD 제어를 달성하도록 조정될 수 있는 처리 파라미터이다.
여기서, 화학적 프리즈 재료는 방사선 민감성 재료의 제1 층(120) 위에 적용되어, 방사선 민감성 재료의 제1 층(120)과 화학적으로 반응할 수 있다. 화학적 프리즈 재료는 기판(110) 위에 재료를 스핀 코팅함으로써 형성될 수도 있다. 화학적 프리즈 재료는 트랙 시스템을 이용하여 형성될 수도 있다. 예를 들어, 트랙 시스템은, 도쿄 엘렉트론 가부시키가이샤(TEL)로부터 상업적으로 입수가능한 Clean Track ACT® 8, ACT® 12, LITHIUS®, LITHIUSTM ProTM, 또는 LITHIUSTM Pro VTM 레지스트 코팅 및 현상 시스템을 포함할 수 있다. 기판 상에 포토레지스트 필름을 형성하기 위한 다른 시스템 및 방법은 스핀온 레지스트 기술의 분야에서 당업자에게 잘 알려져 있다. 코팅 처리는 기판(110)을 가열하여 화학적 프리즈 재료의 적어도 일부를 경화시키는 하나 이상의 베이크 처리에 의해 후속될 수도 있다.
기판(110)에 화학적 프리즈 재료를 적용하여 기판(110)을 가열하는 것의 결과로서, 화학적 프리즈 재료의 일부는 방사선 민감성 재료의 제1 층(120)의 노출 표면과 반응하여, 프리징된 방사선 민감성 재료의 제1 층(120’)을 형성한다. 그 후, 화학적 프리즈 재료는 스트립 용액을 이용하여 기판(110)으로부터 스트립되어, 프리징된 방사선 민감성 재료의 제1 층(120’)에서의 제1 패턴(122)을 보존한다. 스트립 용액은 종래의 스트립 용액 또는 높은 노르말 농도의 스트립 용액을 함유할 수도 있다. 예컨대, 스트립 용액은 0.26 보다 더 큰 노르말 농도(N)를 가지는 활성 용질을 함유한다. 대안적으로, 스트립 용액은 0.3 보다 더 큰 노르말 농도(N)를 가지는 활성 용질을 함유한다. 대안적으로, 스트립 용액은 0.4 보다 더 큰 노르말 농도(N)를 가지는 활성 용질을 함유한다. 대안적으로, 스트립 용액은 0.5 보다 더 큰 노르말 농도(N)를 가지는 활성 용질을 함유한다.
스트립 용액은 수용성 알카리 용액을 포함할 수도 있다. 부가적으로, 스트립 용액은 수산화물을 함유할 수도 있다. 부가적으로, 스트립 용액은 수산화 제4 암모늄을 함유할 수도 있다. 또한, 스트립 용액은 수산화 테트라메틸 암모늄(TMAH)을 포함할 수도 있다. 스트립 용액 내의 TMAH의 노르말 농도(N)는 0.26 이상일 수도 있다. 대안적으로, 스트립 용액 내의 TMAH의 노르말 농도(N)는 0.3 이상일 수도 있다. 대안적으로, 스트립 용액 내의 TMAH의 노르말 농도(N)는 0.4 이상일 수도 있다. 대안적으로, 스트립 용액 내의 TMAH의 노르말 농도(N)는 0.5 이상일 수도 있다. 대안적으로, 스트립 용액 내의 TMAH의 노르말 농도(N)는 약 0.32 일 수 있다. 스트립 용액 내의 TMAH의 농도는 2.36 %w/v(또는 100 밀리리터(ml)의 용액 당 2.36 그램의 용질) 이상일 수도 있다. 대안적으로, 스트립 용액 내의 TMAH의 농도는 2.72 %w/v(또는 100 밀리리터(ml)의 용액 당 2.72 그램의 용질) 보다 더 클 수도 있다. 종래의 스트립 용액은 0.26 이하의 노르말 농도(N)를 가진다. 예를 들어, TMAH계 스트립 용액은 0. 26의 노르말 농도를 가진 상업적인 벤더로부터 쉽게 입수가능하다. 0.26를 초과하는 노르말 농도(N)의 증가는 이중 패터닝 처리에 대한 기판 처리량에서의 증가 및 장치 수율에 영향을 주는 기판 결함에서의 감소를 야기한다.
각 실시형태에서, 프리즈 처리는, 코팅, 노출, 현상 및 슬리밍 처리와 같은 후속 리소그래픽 처리로부터 방사선 민감성 재료의 제1 층(120)에서의 제1 패턴(122)을 보호하는, 제1 패턴(122)을 통하여 부분적으로 또는 전체적으로 연장되는 보호층을 생성하므로, 방사선 민감성 재료의 제1 층(120)을 “프리징”하여 감소된 제1 CD에 의해 특징지워지는 프리징된 방사선 민감성 재료의 제1 층(120’)을 형성한다.
방사선 민감성 재료의 제1 층은, 이것이 열적으로 경화가능한 프리즈 레지스트, EM 경화가능한 프리즈 레지스트, 또는 화학적으로 경화가능한 프리즈 레지스트인지 아닌지 간에, 열적으로 처리되고, 방사적으로 처리되거나 또는 화학적으로 처리될 때, 교차 결합을 나타내는 재료를 포함할 수도 있다. 부가적으로, 화학적 프리즈 재료는 방사선 민감성 재료의 층에 교차 결합을 발생시킬 수 있는 어떤 제거가능한 재료를 포함할 수도 있다. 화학적 프리즈 재료는 고분자 재료를 포함할 수도 있다. 예컨대, 이들 재료는 예를 들어, FZX F112 프리즈 재료를 포함하여, JSR Micro, Inc.(1280 North Mathilda Avenue, Sunnyvale, CA 94089)로부터 상업적으로 입수가능한 재료를 포함할 수도 있다. 대안적으로, 예들 들어, 이들 재료는 예컨대 SCTM 100 Surface Curing Agents(SCA)를 포함하여, Rohm and Haas, a wholly owned subsidiary of Dow Chemical Company(100 Independence Mall West, Philadelphia, PA 19106)로부터 상업적으로 입수가능한 재료를 포함할 수도 있다.
단계 250에 있어서, 도 1e에 도시된 바와 같이, 기판(110) 상에 방사선 민감성 재료의 제2 층(140)을 형성한다. 방사선 민감성 재료의 제2 층(140)은 포토레지스트를 포함할 수도 있다. 예컨대, 방사선 민감성 재료의 제2 층(140)은 248 nm(나노미터) 레지스트, 193 nm 레지스트, 157 nm 레지스트, EUV(극자외선) 레지스트 또는 전자빔 민감성 레지스트를 구비할 수도 있다. 방사선 민감성 재료의 제2 층(140)은 기판(110) 위에 재료를 스핀 코팅함으로써 형성될 수도 있다. 방사선 민감성 재료의 제2 층(140)은 트랙 시스템을 이용하여 형성될 수도 있다. 예를 들어, 이 트랙 시스템은, 도쿄 엘렉트론 가부시키가이샤(TEL)로부터 상업적으로 입수가능한 Clean Track ACT® 8, ACT® 12, LITHIUS®, LITHIUSTM ProTM, 또는 LITHIUSTM Pro VTM 레지스트 코팅 및 현상 시스템을 포함할 수 있다. 기판 상에 포토레지스트를 형성하기 위한 다른 시스템 및 방법은 스핀온 레지스트 기술의 분야에서 당업자에게 잘 알려져 있다. 코팅 처리는, 기판(110)을 가열하는 하나 이상의 제2 PAB 및 이 하나 이상의 제2 PAB에 이어서, 기판(110)을 냉각하는 하나 이상의 냉각 사이클에 의해 후속될 수 있다.
단계 260에 있어서, 도 1f에 도시된 바와 같이, 방사선 민감성 재료의 제2 층(140)을 가지는 기판(110)은 방사선 노출 시스템에서 제2 정렬 위치에 정렬되고, 제2 화상 패턴을 가지는 제2 방사선으로 촬상된다. 제2 방사선은 제1 방사선과 동일할 수 있거나 또는 제1 방사선과 다르게 될 수도 있다. 방사선 노출 시스템은 건식 또는 습식 포토리소그래피 시스템을 포함할 수도 있다. 제2 화상 패턴은 어떤 적절한 종래의 스텝핑 리소그래피 시스템, 또는 스캐닝 리소그래피 시스템을 이용하여 형성될 수도 있다. 예컨대, 포토리소그래피 시스템은, ASML Netherlands B. V.(De Run 6501, 5504 DR Veldhoven, The Netherlands), 또는 Canon USA, Inc., Semiconductor Equipment Division(3300 North First Street, San Jose, CA 95134)로부터 상업적으로 입수될 수도 있다. 대안적으로, 제2 화상 패턴은 전자빔 리소그래피 시스템을 이용하여 형성될 수도 있다.
제2 화상 패턴에 노출되어 있는 방사선 민감성 재료의 제2 층(140)은, 제2 화상 패턴 영역을 제거하기 위하여 현상 처리되고, 방사선 민감성 재료의 제2 층(140)에 제2 패턴(142)을 형성한다. 제2 패턴(142)은 제2 CD(임계 치수)(144)에 의해 특징지워질 수도 있다. 제2 패턴(142)은 제2 라인 패턴을 포함할 수도 있다. 현상 처리는 트랙 시스템과 같은 현상 시스템에서 기판을 현상액에 노출시키는 단계를 포함할 수 있다. 예컨대, 트랙 시스템은 도쿄 엘렉트론 가부시키가이샤(TEL)로부터 상업적으로 입수가능한 Clean Track ACT® 8, ACT® 12, LITHIUS®, LITHIUSTM ProTM, 또는 LITHIUSTM Pro VTM 레지스트 코팅 및 현상 시스템을 포함할 수 있다. 현상 처리는 기판(110)을 가열하는 하나 이상의 제2 PEB 및 이 하나 이상의 제2 PEB에 이어서, 기판(110)을 냉각하는 하나 이상의 냉각 사이클에 의해 선행될 수 있다.
단계 270에 있어서, 도 1g에 도시된 바와 같이, 제2 CD(144)를 감소된 제2 CD(146)로 감소시키도록 제2 임계 치수(CD) 슬리밍 처리를 수행하여, 그 후 제1 패턴(122) 및 제2 패턴(142)을 가지는 이중 패턴(150)을 남긴다. 도 3은 CD 슬리밍 처리를 나타내며, 도 4a 및 도 4b는 CD 슬리밍 처리에 대한 예시적인 데이터를 제공한다.
단계 280에 있어서, 감소된 제1 CD(126)를 가지는 제1 패턴(122) 및 감소된 제2 CD(146)를 가지는 제2 패턴(142)을 포함하는 이중 패턴(150)은, 하나 이상의 에칭 처리를 이용하여 기판(110)의 하층에 전사된다. 하나 이상의 에칭 처리는 습식 또는 건식 에칭 처리의 어떤 조합을 포함할 수도 있다. 건식 에칭 처리는 건식 플라즈마 에칭 처리 또는 건식 논-플라즈마 에칭 처리를 포함할 수도 있다.
도 3에 그림으로서 나타낸 바와 같이, 위에서 지칭되는 제1 CD 슬리밍 처리 및/또는 제2 CD 슬리밍 처리와 같은 CD 슬리밍 처리는, 기판(310) 위에 놓이는 방사선 민감성 재료의 층(320)을 준비하는 것으로 시작되는 처리 시퀀스(300)를 포함한다. 전술한 바와 같이, 포토리소그래피 시스템에서 방사선 민감성 재료의 층(320)을 전자기(EM) 방사선에 노출시키는 것에 이어서, 방사선 민감성 재료의 층(320)을 제1 현상액에 노출시킴으로써 방사선 민감성 재료의 층(320)을을 현상하여, 그 후 CD(325)를 가지는 패턴(321)을 남긴다. 방사선 민감성 재료의 층(320)을 EM 방사선에 노출시키는 동안에, 패턴(321)의 (크로스 해칭된) 부분은 중간 강도의 EM 방사선에 노출되지만, 제1 현상액에 후속 노출되도록 남겨진다.
단계 301에서, 방사선 민감성 재료의 층(320)은 방사선 민감성 재료의 층(320)을 높은 온도에서 제2 현상액에 노출시킴으로써 추가로 현상된다. 이렇게 함으로써, 높은 온도에서의 제2 현상액은 중간 강도의 EM 방사선에 노출되는 패턴(321)의 (크로스 해칭된) 부분을 제거하여, 그 후 감소된 중간 CD(326)를 가진 중간 패턴(322)을 남긴다. 예를 들어, 제2 현상액은 약 23 ℃ 이상인 뜨거운 현상 온도로 상승된 TMAH 함유 용액을 포함할 수도 있다. 대안적으로, 예컨대, 제2 현상액은 약 25 ℃ 이상인 뜨거운 현상 온도로 상승된 TMAH 함유 용액을 포함할 수도 있다. 대안적으로, 예컨대, 제2 현상액은 약 30 ℃ 이상인 뜨거운 현상 온도로 상승된 TMAH 함유 용액을 포함할 수도 있다. 대안적으로, 예컨대, 제2 현상액은 약 23 ℃ 이상 및 약 50 ℃ 미만인 뜨거운 현상 온도로 상승된 TMAH 함유 용액을 포함할 수도 있다. 또한 대안적으로, 예컨대, 제2 현상액은 약 30 ℃ 이상 및 약 50 ℃ 미만인 뜨거운 현상 온도로 상승된 TMAH 함유 용액을 포함할 수도 있다. 이 처리 단계에서, 현상 용액의 농도, 온도 및 노출 시간은 패턴 CD 제어를 달성하도록 조정될 수 있는 처리 파라미터이다.
302 단계에서, 감소된 중간 CD(326)를 가지는 중간 패턴(322)은 산(“+”기호 및/또는 H+ 로 표시됨) 용액으로 처리된다. 예를 들어, 산 함유 용액은, 전술한 바와 같이, 스핀 코팅을 통하여 감소된 중간 CD(326)를 가진 방사선 민감성 재료의 층(320)에 적용될 수도 있다. 이러한 처리 단계에서, 산 함유 용액의 농도, 온도 및 노출 시간은 패턴 CD 제어를 달성하도록 조정될 수 있는 처리 파라미터이다.
단계 303에서, 방사선 민감성 재료의 층(320)은 방사선 민감성 재료의 층(320)의 패턴에 산을 확산시키기 위한 온도로 상승된다. 예를 들어, 방사선 민감성 재료의 층(320)은 약 50 ℃ 이상의 베이크 온도로 상승된다. 대안적으로, 예컨대, 방사선 민감성 재료의 층(320)은 약 50 ℃ 내지 약 180 ℃의 범위의 베이크 온도로 상승된다. 이 처리 단계에서, 온도 및 노출 시간은 패턴 CD 제어를 달성하도록 조정될 수 있는 처리 파라미터이다.
단계 304에서, 방사선 민감성 재료의 층(320)은 방사선 민감성 재료의 층(320)을 제3 현상액에 노출시킴으로써 추가로 현상된다. 이렇게 함으로써, 제3 현상액은 감소된 CD(335)를 가진 방사선 민감성 재료의 층(320)에서 최종 패턴(323)을 생성한다. 예를 들어, 제3 현상액은 실온에서 TMAH 함유 용액을 포함할 수도 있다. 이 처리 단계에서, 현상액의 농도, 온도 및 노출 시간은 패턴 CD 제어를 달성하도록 조정될 수 있는 처리 파라미터이다.
CD 슬리밍 처리에 대한 부가적인 세부사항은“레지스트 패턴 슬리밍 처리 방법”으로 명명되는 미국 특허 출원 공보 시리즈 제2010/0291490A1호에서 발견될 수도 있다. CD 슬리밍 처리에 대한 다른 세부사항은, 2010년 3월 31일자로 출원되고,“리소그래픽 애플리케이션에서의 방사선 민감성 재료 라인의 슬리밍 방법”으로 명명된, 미국 특허 출원 시리즈 제12/751,362호, 또는 2011년 3월 31일자로 출원되고,“리소그래픽 애플리케이션에서의 방사선 민감성 재료 라인의 슬리밍 방법”으로 명명된, 미국 특허 출원 시리즈 제13/077,833호에서 발견될 수 있다.
도 4a 및 도 4b에 도시된 바와 같이, CD 슬리밍 처리를 수행하여, 약 50 nm(나노미터)의 제1 라인 CD(410)를 약 29.2 nm의 제2 라인 CD(420)로 감소시킨다.
제1 CD 슬리밍 처리, 제2 CD 슬리밍 처리, 프리즈 처리, 제1 리소그래픽 처리 또는 제2 리소그래픽 처리, 또는 이들의 2개 이상의 임의의 조합에 대한 적어도 하나의 처리 파라미터를 최적화하여, 제1 패턴 및 제2 패턴의 붕괴를 방지할 수 있다. 또한, 제1 CD 슬리밍 처리, 제2 CD 슬리밍 처리, 프리즈 처리, 제1 리소그래픽 처리 또는 제2 리소그래픽 처리, 또는 이들의 2개 이상의 임의의 조합에 대한 적어도 하나의 처리 파라미터를 최적화하여, 프리즈 처리를 받은 감소된 제1 CD의 제1 패턴에 최소한으로 영향을 주면서 감소된 제2 CD의 제2 패턴을 생성할 수 있다.
예를 들어, 제1 패턴에 대한 제1 CD 및/또는 제2 패턴에 대한 제2 CD는 감소된 CD를 가진 제1 및 제2 패턴의 최적의 프린팅을 달성하도록 조정될 수도 있다. 대안적으로, 예를 들어, 제1 CD와 감소된 제1 CD 사이의 감소량 및/또는 제2 CD와 감소된 제2 CD 사이의 감소량은 감소된 CD를 가진 제1 및 제2 패턴의 최적의 프린팅을 달성하도록 조정될 수도 있다.
일 실시형태에서, 제2 CD 슬리밍 처리는, 감소된 제1 CD의 제1 패턴에 최소한으로 영향을 주면서 감소된 제2 CD의 제2 패턴을 달성하도록 고안될 수도 있다. 예컨대, 제1 리소그래픽 처리 및 제2 리소그래픽 처리를 수행하여, 실질적으로 또는 대략 동등한 제1 CD 및 제2 CD를 프린트할 수도 있다. 그 후, 감소된 제1 CD 및 감소된 제2 CD가 실질적으로 또는 대략 동등하게 되도록, 감소된 제1 CD에 영향을 주지 않으면서, 제1 CD 슬리밍 처리는 제1 CD를 감소된 제1 CD로 감소시키며, 제2 CD 슬리밍 처리는 제2 CD를 감소된 제2 CD로 감소시킨다.
대안적인 실시형태에서, 제2 CD 슬리밍 처리는 감소된 제1 CD 및 제2 CD 양쪽을 감소시키기 위하여 고안될 수 있다. 예컨대, 제1 리소그래픽 처리 및 제2 리소그래픽 처리는 제1 CD 및 제2 CD를 달성하기 위하여 수행될 수도 있으며, 여기서 제1 CD는 제2 CD보다 더 크게 프린트된다. 부가적으로, 예를 들어, 제1 CD는 제2 CD보다 최대 약 5% 더 크게 프린트될 수 있다. 부가적으로, 예를 들어, 제1 CD는 제2 CD보다 최대 약 10% 더 크게 프린트될 수 있다. 부가적으로, 예를 들어, 제1 CD는 제2 CD보다 최대 약 15% 더 크게 프린트될 수 있다. 부가적으로, 예를 들어, 제1 CD는 제2 CD보다 최대 약 25% 더 크게 프린트될 수 있다. 부가적으로, 예를 들어, 제1 CD는 제2 CD 보다 약 25% 내지 약 50% 더 크게 프린트될 수 있다. 부가적으로 또한, 예를 들어, 제1 CD는 제2 CD 보다 약 50% 내지 75% 더 크게 프린트될 수 있다. 그 후, 제1 CD 슬리밍 처리는 제1 CD를 감소된 제1 CD로 감소시키고, 제2 CD 슬리밍 처리는 제2 CD를 감소된 제2 CD로 감소시키는 반면에, 감소된 제1 CD를 감소된 제3 CD로 추가적으로 감소시켜, 감소된 제3 CD와 감소된 제2 CD가 실질적으로 또는 대략적으로 동등하게 된다.
도 5에 도시된 바와 같이, 제1 라인 패턴(510)과 제2 라인 패턴(520)을 포함하는 서브-30 nm(나노미터), 1:1 피치 라인 패턴을 생성할 수도 있다. 부가적으로, 서브-25 nm(나노미터), 1:1 피치 라인 패턴을 생성할 수도 있으며, 심지어 서브-20 nm(나노미터), 1:1 피치 라인 패턴을 생성할 수도 있다. 예를 들어, 방사선 민감성 재료의 제1 층으로서 열적으로 경화가능한 프리즈(freeze) 레지스트를 이용하여, 발명자들은, 서브-20 nm(나노미터), 1:1 피치 라인 패턴을 각각 제1 및 제2 리소그래픽 처리를 이용하여 제2 CD 보다 더 큰 제1 CD를 프린트하고, 제2 CD 슬리밍 처리를 최적화함으로써 생성할 수 있다는 것을 발견하였다.
본 발명의 어떤 실시형태들만을 위에서 상세히 설명하였지만, 당업자는 본 발명의 신규한 교시 및 이점을 실질적으로 벗어나지 않고 실시형태들에서 많은 변형이 가능하게 된다는 점을 쉽게 이해할 수 있다. 따라서, 모든 이러한 변형은 본 발명의 범위 내에 포함되도록 의도된다.

Claims (20)

  1. 기판을 이중 패터닝하는 방법으로서,
    방사선 민감성 재료의 제1 층을 형성하는 단계와,
    제1 리소그래픽 처리를 이용하여 상기 방사선 민감성 재료의 제1 층에, 제1 임계 치수(CD)에 의해 특징지워지는 제1 패턴을 준비하는 단계와,
    상기 제1 패턴을 준비하는 단계에 이어서, 상기 제1 CD를 감소된 제1 CD로 감소시키도록 제1 CD 슬리밍 처리를 수행하는 단계와,
    상기 방사선 민감성 재료의 제1 층에 프리즈(freeze) 처리를 이용하여 상기 감소된 제1 CD를 가진 상기 제1 패턴을 프리징하는 단계와,
    상기 방사선 민감성 재료의 제1 층에서 상기 감소된 제1 CD를 가진 상기 제1 패턴 상에, 방사선 민감성 재료의 제2 층을 형성하는 단계와,
    제2 리소그래픽 처리를 이용하여 상기 방사선 민감성 재료의 제2 층에, 제2 CD에 의해 특징지워지는 제2 패턴을 준비하는 단계와,
    상기 제2 패턴을 준비하는 단계에 이어서, 상기 제2 CD를 감소된 제2 CD로 감소시키도록 제2 CD 슬리밍 처리를 수행하는 단계를 포함하고,
    상기 제1 CD 슬리밍 처리는,
    상기 제1 패턴의 표면에 산을 포함하는 제1 처리 화합물을 도포하는 단계;
    상기 산을 상기 표면에서 상기 제1 패턴의 표면 영역에 확산시킴에 따라, 상기 제1 패턴의 표면 영역의 용해도를 미리 정해진 제1 깊이까지 변화시킴으로써, 상기 변화한 표면 영역이 제1 현상 용액에 용해되도록 상기 기판을 베이킹하는 단계; 및
    상기 제1 현상 용액을 기판에 공급함으로써, 상기 제1 현상 용액을 상기 변화한 표면 영역에 도포하여 상기 제1 패턴의 상기 표면 영역을 미리 정해진 상기 제1 깊이까지 제거하는 단계를 포함하고,
    상기 제2 CD 슬리밍 처리는,
    상기 제2 패턴의 표면에 산을 포함하는 제2 처리 화합물을 도포하는 단계;
    상기 산을 상기 표면에서 상기 제2 패턴의 표면 영역에 확산시킴에 따라, 상기 제2 패턴의 표면 영역의 용해도를 미리 정해진 제2 깊이까지 변화시킴으로써, 상기 변화한 표면 영역이 제2 현상 용액에 용해되도록 상기 기판을 베이킹하는 단계; 및
    상기 제2 현상 용액을 기판에 공급함으로써, 상기 제2 현상 용액을 상기 변화한 표면 영역에 도포하여 상기 제2 패턴의 상기 표면 영역을 미리 정해진 상기 제2 깊이까지 제거하는 단계를 포함하는 기판의 이중 패터닝 방법.
  2. 제1항에 있어서, 상기 방사선 민감성 재료의 제1 층은, 열적으로 경화가능한 프리즈 레지스트를 구비하며,
    상기 방사선 민감성 재료의 제1 층에 상기 프리즈 처리를 이용하여 상기 제1 패턴을 프리징하는 단계는, 상기 감소된 제1 CD를 가진 상기 제1 패턴을 열적으로 경화 및 보존하도록 상기 방사선 민감성 재료의 제1 층을 베이킹하는 단계를 포함하는 것인 기판의 이중 패터닝 방법.
  3. 제1항에 있어서, 상기 방사선 민감성 재료의 제1 층은, 전자기(EM) 방사선 경화가능한 프리즈 레지스트를 구비하며,
    상기 방사선 민감성 재료의 제1 층에 상기 프리즈 처리를 이용하여 상기 제1 패턴을 프리징하는 단계는, 상기 감소된 제1 CD를 가진 상기 제1 패턴을 방사적으로 경화 및 보존하도록 상기 방사선 민감성 재료의 제1 층을 EM 방사선에 노출시키는 단계를 포함하는 것인 기판의 이중 패터닝 방법.
  4. 제1항에 있어서, 상기 방사선 민감성 재료의 제1 층은 화학적으로 경화가능한 프리즈 레지스트를 구비하며,
    상기 방사선 민감성 재료의 제1 층에 상기 프리즈 처리를 이용하여 상기 제1 패턴을 프리징하는 단계는,
    상기 방사선 민감성 재료의 제1 층 위에 화학적 프리즈 재료를 도포하는 단계와,
    상기 방사선 민감성 재료의 제1 층에서 상기 감소된 제1 CD를 가진 제1 패턴을 화학적으로 경화 및 보존하도록 상기 화학적 프리즈 재료를 상기 방사선 민감성 재료의 제1 층과 반응시키는 단계와,
    상기 화학적 프리즈 재료를 스트리핑(stripping)하는 단계를 포함하는 것인 기판의 이중 패터닝 방법.
  5. 제1항에 있어서, 상기 제1 패턴 및 상기 제2 패턴을 하층에 전사하는 단계를 더 포함하는 기판의 이중 패터닝 방법.
  6. 제1항에 있어서, 1:1로부터 1:2까지의 범위에 있는 상기 제1 패턴 및 상기 제2 패턴에 대한 라인 패턴 피치를 생성하는 단계를 더 포함하며,
    상기 제1 패턴은 제1 라인 패턴을 포함하고, 상기 제2 패턴은 제2 라인 패턴을 포함하는 것인 기판의 이중 패터닝 방법.
  7. 제1항에 있어서, 상기 감소된 제1 CD는, 30 나노미터(nm) 미만이고, 상기 감소된 제2 CD는, 30 nm 미만인 것인 기판의 이중 패터닝 방법.
  8. 제1항에 있어서, 상기 감소된 제1 CD는, 25 nm 미만이고, 상기 감소된 제2 CD는 25 nm 미만인 것인 기판의 이중 패터닝 방법.
  9. 제1항에 있어서, 상기 제1 CD 슬리밍 처리는,
    상기 기판 상에, 30 ℃를 초과하는 뜨거운 현상 온도로 가열된 현상액을 제공하는 단계를 포함하는 것인 기판의 이중 패터닝 방법.
  10. 제1항에 있어서, 상기 제2 CD 슬리밍 처리는,
    상기 기판 상에, 30 ℃를 초과하는 뜨거운 현상 온도로 가열된 현상액을 제공하는 단계를 포함하는 것인 기판의 이중 패터닝 방법.
  11. 제1항에 있어서, 상기 제1 패턴 및 상기 제2 패턴의 붕괴를 방지하도록, 상기 제1 CD 슬리밍 처리, 상기 제2 CD 슬리밍 처리, 상기 프리즈 처리, 상기 제1 리소그래픽 처리 또는 상기 제2 리소그래픽 처리, 또는 이들의 2개 이상의 임의의 조합에 대한 적어도 하나의 처리 파라미터를 최적화하는 단계를 더 포함하는 기판의 이중 패터닝 방법.
  12. 제2항에 있어서, 상기 프리즈 처리를 받은 상기 제1 패턴에서의 상기 감소된 제1 CD에 최소한으로 영향을 주면서, 상기 제2 패턴에서 상기 감소된 제2 CD를 생성하도록, 상기 제1 CD 슬리밍 처리, 상기 제2 CD 슬리밍 처리, 상기 프리즈 처리, 상기 제1 리소그래픽 처리 또는 상기 제2 리소그래픽 처리, 또는 이들의 2개 이상의 임의의 조합에 대한 적어도 하나의 처리 파라미터를 최적화하는 단계를 더 포함하는 기판의 이중 패터닝 방법.
  13. 제1항에 있어서, 상기 제2 패턴에서의 상기 제2 CD보다 더 큰 상기 제1 패턴의 상기 제1 CD를 준비하는 단계를 더 포함하는 기판의 이중 패터닝 방법.
  14. 제13항에 있어서, 상기 제1 CD는 상기 제2 CD보다 25% 까지 더 큰 것인 기판의 이중 패터닝 방법.
  15. 제13항에 있어서, 상기 제1 CD는 상기 제2 CD보다 10% 까지 더 큰 것인 기판의 이중 패터닝 방법.
  16. 제1항에 있어서, 상기 방사선 민감성 재료의 제1 층을 형성하는 단계는, 상기 기판을 포토레지스트로 스핀 코팅하는 단계를 포함하며, 상기 방사선 민감성 재료의 제2 층을 형성하는 단계는, 상기 기판을 포토레지스트로 스핀 코팅하는 단계를 포함하는 것인 기판의 이중 패터닝 방법.
  17. 제1항에 있어서, 상기 방사선 민감성 재료의 제1 층에 상기 제1 패턴을 준비하는 단계는,
    상기 기판을 방사선 노출 시스템의 제1 정렬 위치에 정렬시키는 단계와,
    상기 방사선 민감성 재료의 제1 층을 제1 방사선에 노출시키는 단계와,
    상기 방사선 민감성 재료의 제1 층의 제1 노출후 베이크를 수행하는 단계와,
    상기 제1 노출후 베이크에 이어서 상기 기판을 냉각시키는 단계와,
    내부에 상기 제1 패턴을 형성하도록, 상기 방사선 민감성 재료의 제1 층을 현상하는 단계를 포함하는 것인 기판의 이중 패터닝 방법.
  18. 제1항에 있어서, 상기 방사선 민감성 재료의 제2 층에 상기 제2 패턴을 준비하는 단계는,
    상기 기판을 방사선 노출 시스템의 제2 정렬 위치에 정렬시키는 단계와,
    상기 방사선 민감성 재료의 제2 층을 제2 방사선에 노출시키는 단계와,
    상기 방사선 민감성 재료의 제2 층의 제2 노출후 베이크를 수행하는 단계와,
    상기 제2 노출후 베이크에 이어서 상기 기판을 냉각시키는 단계와,
    내부에 상기 제2 패턴을 형성하도록, 상기 방사선 민감성 재료의 제2 층을 현상하는 단계를 포함하는 기판의 이중 패터닝 방법.
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120027989A (ko) * 2010-09-14 2012-03-22 삼성전자주식회사 반도체 소자의 패턴 형성방법
US8980651B2 (en) * 2011-09-30 2015-03-17 Tokyo Electron Limited Overlay measurement for a double patterning
US8980111B2 (en) 2012-05-15 2015-03-17 Tokyo Electron Limited Sidewall image transfer method for low aspect ratio patterns
US9177820B2 (en) 2012-10-24 2015-11-03 Globalfoundries U.S. 2 Llc Sub-lithographic semiconductor structures with non-constant pitch
KR102223035B1 (ko) 2014-03-05 2021-03-04 삼성전자주식회사 반도체 소자의 패턴 형성 방법
US9508713B2 (en) 2014-03-05 2016-11-29 International Business Machines Corporation Densely spaced fins for semiconductor fin field effect transistors
KR102235611B1 (ko) 2014-06-13 2021-04-02 삼성전자주식회사 패턴 형성 방법 및 이를 이용한 집적회로 소자의 제조 방법
US9691587B2 (en) * 2014-06-30 2017-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Dimension measurement apparatus calibration standard and method for forming the same
US9472506B2 (en) 2015-02-25 2016-10-18 International Business Machines Corporation Registration mark formation during sidewall image transfer process
KR20160120964A (ko) 2015-04-09 2016-10-19 삼성전자주식회사 반도체 소자
US9991132B2 (en) * 2015-04-17 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Lithographic technique incorporating varied pattern materials
US9685507B2 (en) 2015-06-25 2017-06-20 International Business Machines Corporation FinFET devices
KR102475021B1 (ko) * 2016-05-13 2022-12-06 도쿄엘렉트론가부시키가이샤 감광 화학물질 또는 감광 화학 증폭형 레지스트의 사용에 의한 임계 치수 제어
CN112204470B (zh) * 2018-06-15 2024-04-16 玛特森技术公司 用于工件的曝光后烘烤加工的方法和装置
US11355342B2 (en) * 2019-06-13 2022-06-07 Nanya Technology Corporation Semiconductor device with reduced critical dimensions and method of manufacturing the same
JP2021153133A (ja) 2020-03-24 2021-09-30 キオクシア株式会社 パターン形成方法およびテンプレートの製造方法
US20220113635A1 (en) * 2020-10-08 2022-04-14 Tokyo Electron Limited Non-Destructive Coupon Generation via Direct Write Lithography for Semiconductor Process Development
KR102333276B1 (ko) 2020-12-04 2021-12-01 재단법인 녹색에너지연구원 Dc 배전망의 선로 고장 위치 판별 방법
KR102546872B1 (ko) 2020-12-09 2023-06-23 가나이엔지 주식회사 Dc 배전망 설계 장치
KR102353081B1 (ko) 2021-08-09 2022-01-19 가나이엔지 주식회사 분산전원을 고려한 dc 배전 시스템 설계 장치
KR102553192B1 (ko) 2021-11-23 2023-07-07 가나이엔지 주식회사 독립형 dc 배전 시스템 설계 장치
KR20240084712A (ko) 2022-12-07 2024-06-14 가나이엔지 주식회사 분산전원을 고려한 지중 dc 배전망 설계 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090214985A1 (en) * 2008-02-27 2009-08-27 Tokyo Electron Limited Method for reducing surface defects on patterned resist features
JP2010161162A (ja) * 2009-01-07 2010-07-22 Tokyo Electron Ltd 微細パターンの形成方法
JP2010191193A (ja) * 2009-02-18 2010-09-02 Shin-Etsu Chemical Co Ltd パターン形成方法及びレジスト変性用組成物

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4329216B2 (ja) * 2000-03-31 2009-09-09 Jsr株式会社 レジストパターン縮小化材料及びそれを使用する微細レジストパターンの形成方法
JP4295050B2 (ja) 2003-09-09 2009-07-15 株式会社エヌ・ティ・ティ・ドコモ 通信システム、送信局及び受信局
US7419771B2 (en) * 2005-01-11 2008-09-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a finely patterned resist
US7611980B2 (en) 2006-08-30 2009-11-03 Micron Technology, Inc. Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures
KR100761857B1 (ko) * 2006-09-08 2007-09-28 삼성전자주식회사 반도체 소자의 미세패턴 형성방법 및 이를 이용한 반도체소자의 제조방법
JP2009088085A (ja) * 2007-09-28 2009-04-23 Tokyo Electron Ltd 半導体装置の製造方法、半導体装置の製造装置、制御プログラム及びプログラム記憶媒体
US8227176B2 (en) * 2007-11-02 2012-07-24 Hynix Semiconductor Inc. Method for forming fine pattern in semiconductor device
US7790531B2 (en) 2007-12-18 2010-09-07 Micron Technology, Inc. Methods for isolating portions of a loop of pitch-multiplied material and related structures
US8304174B2 (en) * 2007-12-28 2012-11-06 Hynix Semiconductor Inc. Method for fabricating semiconductor device
JP5086283B2 (ja) 2008-02-15 2012-11-28 東京エレクトロン株式会社 パターン形成方法及び半導体装置の製造方法
US20090311634A1 (en) 2008-06-11 2009-12-17 Tokyo Electron Limited Method of double patterning using sacrificial structure
JP4638550B2 (ja) * 2008-09-29 2011-02-23 東京エレクトロン株式会社 マスクパターンの形成方法、微細パターンの形成方法及び成膜装置
US8492282B2 (en) * 2008-11-24 2013-07-23 Micron Technology, Inc. Methods of forming a masking pattern for integrated circuits
US20100159392A1 (en) * 2008-12-22 2010-06-24 Shin-Etsu Chemical Co., Ltd. Patterning process and resist composition
KR20110099283A (ko) * 2008-12-26 2011-09-07 후지쯔 가부시끼가이샤 패턴의 형성 방법 및 반도체 장치의 제조 방법, 및 레지스트 패턴의 피복층의 형성 재료
JP5011345B2 (ja) 2009-05-15 2012-08-29 東京エレクトロン株式会社 レジストパターンのスリミング処理方法
KR20110001292A (ko) * 2009-06-30 2011-01-06 삼성전자주식회사 패턴 구조물 및 이의 형성 방법
US8389206B2 (en) 2009-09-22 2013-03-05 Tokyo Electron Limited High normality solution for removing freeze material in lithographic applications
US8647817B2 (en) * 2012-01-03 2014-02-11 Tokyo Electron Limited Vapor treatment process for pattern smoothing and inline critical dimension slimming

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090214985A1 (en) * 2008-02-27 2009-08-27 Tokyo Electron Limited Method for reducing surface defects on patterned resist features
JP2010161162A (ja) * 2009-01-07 2010-07-22 Tokyo Electron Ltd 微細パターンの形成方法
JP2010191193A (ja) * 2009-02-18 2010-09-02 Shin-Etsu Chemical Co Ltd パターン形成方法及びレジスト変性用組成物

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