JP2014225742A - 信号処理回路、レゾルバデジタルコンバータ、およびマルチパスネステッドミラー増幅回路 - Google Patents
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Abstract
Description
図1は、実施の形態1に係る信号処理回路1のブロック図を示す。
Vsig(t)=A1*(Vsp(t)−Vsm(t)) …… 式1
である。
A1*(Vsp(t)−Vsm(t))+VCOM …… 式2
ここで、記号”A1”は初段アンプAMP1の電圧増幅率であり、記号”*”は乗算記号である。
A1*(Vsp(t)−Vsm(t))+abs(Vos)+VCOM …… 式21
A1*(Vsp(t)−Vsm(t))−abs(Vos)+VCOM …… 式22
ここで、記号abs(Vos)は、オフセット電圧Vosの絶対値である。
加算回路1Bは、スイッチトキャパシタ技術を用いた加算回路である。
(信号処理回路1の構成)
信号処理回路1は、チョッパアンプ1A、加算回路1B、および出力段アンプ1Cを備える。
出力段アンプ1Cは、加算回路1Bが出力する加算信号Vfil(t)を増幅して、信号処理回路1の出力信号Vout(t)を出力する。出力段アンプ1Cは、p型トランジスタMp4、n型トランジスタMn4、容量C4、および抵抗R4を有する。p型トランジスタMp4のソースおよびゲートには、それぞれ、電源電圧VCCおよびバイアス電圧Vb1が印加される。p型トランジスタMp4のドレインは、n型トランジスタMn4のドレインと接続され、信号処理回路1の出力信号Vout(t)を出力する。
変調チョッパ回路SAは、チョッピングクロックCLK1の第1位相期間にわたり、差動入力信号Vsp(t)および差動入力信号Vsm(t)を、それぞれ、初段アンプAMP1の正転入力および反転入力に印加する。復調チョッパ回路SBは、ノードN1bに生成された信号を、チョッパ出力信号Vsub(t)として出力する。復調チョッパ回路SBは、さらに、ノードN1aに生成された信号を、初段アンプAMP1のn型トランジスタMn2およびn型トランジスタMn3の各ゲートに印加する。
第1位相期間において、スイッチSW11およびスイッチSW14は、制御クロックΦ1に応答して、非導通状態から導通状態に変化する。この時、スイッチSW12およびスイッチSW13は、いずれも非導通状態にある。この結果、演算容量C1の一端には正転のオフセット電圧Vaが重畳したチョッパ出力信号Vsub(t)が印加され、その他端には基準信号VCOMが印加される。演算容量C1には、基準信号VCOMと正転のオフセット電圧Vaが重畳したチョッパ出力信号Vsub(t)との電位差に応じた電荷が蓄積される。
図7において、縦軸は主要部の電圧変化を模式的に示し、横軸は時刻を示す。縦軸および横軸とも、任意スケールである。
Vsub(t11)=Vsig(t11)+Va+VCOM …… 式31
Vsub(t14)=Vsig(t14)+Vb+VCOM …… 式32
Vfil(t14)=Vsig(t11)+Vsig(t14)+Va+Vb
+VCOM … 式33
ここで、Vsig(t)は、式1に示される計算式により求められる。また、記号”+”は、加算記号である。
Vsub(t17)=Vsig(t17)+Va+VCOM …… 式41
Vsub(t1A)=Vsig(t1A)+Vb+VCOM …… 式42
Vfil(t1A)=Vsig(t17)+Vsig(t1A)+Va+Vb
+VCOM … 式43
ここで、Vsig(t)は、式1に示される計算式により求められる。また、記号”+”は、加算記号である。
初段アンプAMP1に印加される差動入力信号Vsp(t)/Vsm(t)は、変調チョッパ回路SAにより、第1位相期間および第2位相期間毎に、入れ替わる。この差動入力信号Vsp(t)/Vsm(t)の入れ替えにより、チョッパアンプ1Aは、正転のオフセット電圧および反転のオフセット電圧が重畳するチョッパ出力信号Vsub(t)を、交互に出力する。
図8は、実施の形態1に係る信号処理回路1の変形例である信号処理回路11のブロック図を示す。
図10は、実施の形態2に係る信号処理回路2のブロック図を示す。
加算回路2Bは、チョッピングクロックCLK1の半周期毎に、正転のオフセット電圧Vaが重畳したチョッパ出力信号Vsub(t)と、反転のオフセット電圧Vbが重畳したチョッパ出力信号Vsub(t)とを加算した加算信号Vfil(t)を生成する。
図12において、縦軸は主要部の電圧変化を模式的に示し、横軸は時刻を示す。縦軸および横軸とも、任意スケールである。
Vfil(t14)
=Vsig(t11)+Va+Vsig(t14)+Vb+VCOM …… 式51
ここで、符号”+”は、加算記号である。
Vfil(t17)
=Vsig(t14)+Vb+Vsig(t17)+Va+VCOM …… 式52
ここで、符号”+”は、加算記号である。
加算回路2Bは、チョッピングクロックCLK1の半周期毎に、正転のオフセット電圧および反転のオフセット電圧が重畳したチョッパ出力信号Vsub(t)を加算した加算信号Vfil(t)を生成する。その結果、実施の形態1に係る信号処理回路1が備える加算回路1Bと比較し、チョッパアンプ1Aのチョッパ出力信号Vsub(t)生成から、加算回路2Bの加算信号Vfil(t)の生成の遅延時間を小さくすることが可能となり、オフセット電圧をより高精度に除去可能される。
図13は、実施の形態2に係る信号処理回路2の変形例である信号処理回路21のブロック図を示す。
図14は、実施の形態3に係る信号処理回路3のブロック図を示す。
チョッパアンプ3Aは、変調チョッパ回路SA、初段アンプAMP2、および2つの復調チョッパ回路SBを有する。初段アンプAMP2は、2段シングルエンド増幅器の具体例であり、フォールデッドカスコード型AB級増幅器の構成を有する。
図16は、実施の形態3に係る信号処理回路3の変形例である信号処理回路31のブロック図を示す。
図17は、実施の形態4に係る信号処理回路4のブロック図を示す。
チョッパアンプ4Aは、変調チョッパ回路SA、初段アンプAMP3、および復調チョッパ回路SBを有する。
図19は、実施の形態4に係る信号処理回路4の変形例である信号処理回路41のブロック図を示す。
図20は、実施の形態5に係る信号処理回路5のブロック図を示す。
図21において、図6と同一の符号が付されたものは、両者とも同一の構成を有し、それらの説明は省略される。
図22は、実施の形態6に係るR/Dコンバータ101を備える半導体装置10のブロック図である。
減算器6Sは、チョッパアンプ3Aおよび抵抗R1〜R4で構成される。チョッパアンプ3Aの構成は、図15に示されるチョッパアンプ3Aと同一構成である。加算回路2Bの構成は、図11に示される加算回路2Bと同一構成である。
R/Dコンバータ101において、デジタル信号処理部1012で演算されるデジタル角度信号の精度は、レゾルバの正弦波出力および余弦波出力の差動入力信号が入力される信号処理回路6の演算精度、即ち、レゾルバの角度信号とデジタル角度信号との誤差判定信号Vout(t)の判定精度に大きく依存する。減算器6Sは、チョッパアンプ3Aおよび抵抗R1〜R4で構成され、チョッパアンプ3Aのチョッパ出力信号Vsub(t)は、加算回路2Bで加算信号Vfil(t)に変換される。この結果、加算信号Vfil(t)は、初段アンプAMP2に起因するオフセット電圧の影響が排除された値を出力し、R/Dコンバータ101の変換精度が確保される。
図25は、実施の形態7に係るマルチパスネステッドミラー増幅回路20(Multipath Nested Mirror Amplifier Circuit)のブロック図である。
Claims (18)
- 信号処理回路であって、
差動入力信号を増幅してチョッパ出力信号を生成するチョッパアンプと、
前記チョッパ出力信号を加算して、加算信号を生成する加算回路と、
を備え、
前記チョッパアンプは、前記差動入力信号を増幅する差動増幅回路を有し、
前記差動増幅回路に入力される前記差動入力信号は、制御クロックの第1位相期間および第2位相期間毎に入れ替えられ、
前記チョッパアンプは、前記差動増幅回路の出力に基づき、前記第1位相期間および前記第2位相期間において、それぞれ、正転のオフセット電圧および反転のオフセット電圧が重畳する前記チョッパ出力信号を生成し、
前記加算回路は、前記第1位相期間および前記第2位相期間における前記チョッパ出力信号を加算して前記加算信号を生成する、信号処理回路。 - 前記チョッパアンプは、
第1入力ノード対および第1出力ノード対を有する変調チョッパ回路と、
第2入力ノード対および第2出力ノード対を有する前記差動増幅回路と、
第3入力ノード対および第3出力ノード対を有する復調チョッパ回路と、
を備え、
前記変調チョッパ回路は、前記制御クロックに応答して、前記第1入力ノード対に印加された前記差動入力信号を、前記第1位相期間および前記第2位相期間毎に入れ替えて、前記第1出力ノード対から変調差動入力信号を出力し、
前記差動増幅回路は、前記第2入力ノード対に印加された前記変調差動入力信号を増幅して、前記第2出力ノード対から変調差動出力信号を出力し、
前記復調チョッパ回路は、前記制御クロックに応答して、前記第3入力ノード対に印加された前記変調差動出力信号を、前記第1位相期間および前記第2位相期間毎に入れ替えて、前記第3出力ノード対から前記チョッパ出力信号を出力する、請求項1記載の信号処理回路。 - 前記加算回路は、第1スイッチ回路および第1演算容量を有し、
前記第1スイッチ回路は、
前記第1位相期間における第1サンプリング期間にわたり、前記第1演算容量の一端および他端に、それぞれ、前記チョッパ出力信号および基準電圧を印加し、
前記第2位相期間における第2サンプリング期間にわたり、前記第1演算容量の他端に前記チョッパ出力信号を印加し、
前記加算回路は、前記第2サンプリング期間にわたり、前記第1演算容量の一端から前記加算信号を出力する、請求項2記載の信号処理回路。 - 前記チョッパ出力信号を前記第1入力ノード対のいずれか一方に印加する帰還回路をさらに備える、請求項2記載の信号処理回路。
- 前記加算回路は、さらに、第2スイッチ回路および第2演算容量を有し、
前記第2スイッチ回路は、
前記第1サンプリング期間にわたり、前記第2演算容量の他端に前記チョッパ出力信号を印加し、
前記第2サンプリング期間にわたり、前記第2演算容量の一端および他端に、それぞれ、前記チョッパ出力信号および前記基準電圧を印加し、
前記加算回路は、前記第1サンプリング期間にわたり、前記第2演算容量の他端から前記加算信号を出力する、請求項3記載の信号処理回路。 - 前記変調チョッパ回路、前記復調チョッパ回路、および前記加算回路には、所定周期で論理レベルが変化する前記制御クロックが供給され、
前記第1位相期間および前記第2位相期間は、それぞれ、前記制御クロックが、一方の論理レベルを維持する期間および他方の論理レベルを維持する期間に対応する、請求項2記載の信号処理回路。 - 前記第1サンプリング期間は、前記第1位相期間の開始時刻から所定の遅延時間経過後に生成される第1サンプリングパルスの幅に基づき決定され、
前記第2サンプリング期間は、前記第2位相期間の開始時刻から前記遅延時間経過後に生成される第2サンプリングパルスの幅に基づき決定される、請求項5記載の信号処理回路。 - 前記第1サンプリングパルスは、前記第1位相期間の終了直前に生成され、
前記第2サンプリングパルスは、前記第2位相期間の終了直前に生成される請求項7記載の信号処理回路。 - 前記チョッパ出力信号を前記第1入力ノード対のいずれか一方に印加する帰還回路をさらに備える、請求項5記載の信号処理回路。
- 前記チョッパアンプは、
第1入力ノード対および第1出力ノード対を有する変調チョッパ回路と、
第2入力ノード対および第2出力ノード対を有する前記差動増幅回路と、
前記差動増幅回路の出力信号を増幅する増幅回路と、
を備え、
前記変調チョッパ回路は、前記制御クロックに応答して、前記第1入力ノード対に印加された前記差動入力信号を、前記第1位相期間および前記第2位相期間毎に入れ替えて、前記第1出力ノード対から変調差動入力信号を出力し、
前記差動増幅回路は、前記第2入力ノード対に印加された前記変調差動入力信号を増幅および復調して、前記第2出力ノード対から差動出力信号を出力し、
前記増幅回路は、前記差動出力信号を増幅して前記チョッパ出力信号を出力する、請求項1記載の信号処理回路。 - 前記加算回路は、第1スイッチ回路および第1演算容量を有し、
前記第1スイッチ回路は、
前記第1位相期間における第1サンプリング期間にわたり、前記第1演算容量の一端および他端に、それぞれ、前記チョッパ出力信号および基準電圧を印加し、
前記第2位相期間における第2サンプリング期間にわたり、前記第1演算容量の他端に前記チョッパ出力信号を印加し、
前記加算回路は、前記第2サンプリング期間にわたり、前記第1演算容量の一端から前記加算信号を出力する、請求項10記載の信号処理回路。 - 前記チョッパ出力信号を前記第1入力ノード対のいずれか一方に印加する帰還回路をさらに備える、請求項10記載の信号処理回路。
- 前記チョッパアンプは、
第1入力ノード対および第1出力ノード対を有する変調チョッパ回路と、
第2入力ノード対および第2出力ノード対を有する前記差動増幅回路と、
第3入力ノード対および第3出力ノード対を有する復調チョッパ回路と、
を備え、
前記変調チョッパ回路は、前記制御クロックに応答して、前記第1入力ノード対に印加された前記差動入力信号を、前記第1位相期間および前記第2位相期間毎に入れ替えて、前記第1出力ノード対から変調差動入力信号を出力し、
前記差動増幅回路は、前記第2入力ノード対に印加された前記変調差動入力信号を増幅して、前記第2出力ノード対の一方および他方から、それぞれ、第1変調出力信号および第2変調出力信号を出力し、
前記復調チョッパ回路は、前記制御クロックに応答して、前記第1変調出力信号および前記第2変調出力信号を、前記第1位相期間および前記第2位相期間毎に入れ替えて、前記第3出力ノード対の一方および他方から、それぞれ、前記チョッパ出力信号である第1チョッパ出力信号および第2チョッパ出力信号を出力し、
前記加算回路は、前記第1位相期間および前記第2位相期間における前記第1チョッパ出力信号および前記第2チョッパ出力信号を加算して、それぞれ、前記加算信号である第1加算信号および第2加算信号を生成する、請求項1記載の信号処理回路。 - 前記加算回路は、第1加算回路および第2加算回路を備え、
前記第1加算回路は、第1スイッチ回路および第1演算容量を有し、
前記第2加算回路は、第2スイッチ回路および第2演算容量を有し、
前記第1スイッチ回路は、
前記第1位相期間における第1サンプリング期間にわたり、前記第1演算容量の一端および他端に、それぞれ、前記第1チョッパ出力信号および基準電圧を印加し、
前記第2位相期間における第2サンプリング期間にわたり、前記第1演算容量の他端に前記第1チョッパ出力信号を印加し、
前記第2スイッチ回路は、
前記第1位相期間における前記第1サンプリング期間にわたり、前記第2演算容量の一端および他端に、それぞれ、前記第2チョッパ出力信号および前記基準電圧を印加し、
前記第2位相期間における前記第2サンプリング期間にわたり、前記第2演算容量の他端に前記第2チョッパ出力信号を印加し、
前記加算回路は、前記第2サンプリング期間にわたり、前記第1演算容量の一端および前記第2演算容量の一端から、それぞれ、前記第1加算信号および前記第2加算信号を出力する、請求項13記載の信号処理回路。 - レゾルバデジタルコンバータであって、
レゾルバの正弦波出力および余弦波出力に基づき生成された差動入力信号を、前記レゾルバの角度信号とデジタル角度信号との誤差判定信号に変換して出力する信号処理回路を備え、
前記信号処理回路は、
前記差動入力信号を増幅してチョッパ出力信号を生成するチョッパアンプと、
前記チョッパ出力信号を加算して、加算信号を生成する加算回路と、
前記加算信号を用いて、前記誤差判定信号を生成するコンパレータと、
を備え、
前記チョッパアンプは、前記差動入力信号を増幅する差動増幅回路を有し、
前記差動増幅回路に入力される前記差動入力信号は、制御クロックの第1位相期間および第2位相期間毎に入れ替えられ、
前記チョッパアンプは、前記差動増幅回路の出力に基づき、前記第1位相期間および前記第2位相期間において、それぞれ、正転のオフセット電圧および反転のオフセット電圧が重畳する前記チョッパ出力信号を生成し、
前記加算回路は、前記第1位相期間および前記第2位相期間における前記チョッパ出力信号を加算して前記加算信号を生成する、レゾルバデジタルコンバータ。 - 前記チョッパアンプは、
第1入力ノード対および第1出力ノード対を有する変調チョッパ回路と、
第2入力ノード対を有する前記差動増幅回路と、
を備え、
前記変調チョッパ回路は、前記制御クロックに応答して、前記第1入力ノード対に印加された前記差動入力信号を、前記第1位相期間および前記第2位相期間毎に入れ替えて、前記第1出力ノード対から変調差動入力信号を出力し、
前記差動増幅回路は、前記第2入力ノード対に印加された前記変調差動入力信号を復調および増幅して前記チョッパ出力信号を出力する、請求項15記載のレゾルバデジタルコンバータ。 - マルチパスネステッドミラー増幅回路であって、
差動入力信号が印加され、第1出力信号を出力する信号処理回路と、
前記差動入力信号が印加され、第2出力信号を出力する第2増幅器と、
前記第2出力信号が印加され、第3出力信号を出力する第3増幅器と、
第1容量および第2容量と、
を備え、
前記信号処理回路は、
前記差動入力信号を増幅してチョッパ出力信号を生成するチョッパアンプと、
前記チョッパ出力信号を加算して、加算信号を生成する加算回路と、
前記加算信号を増幅して前記第1出力信号を出力する第1増幅器と、
を備え、
前記チョッパアンプは、前記差動入力信号を増幅する差動増幅回路を有し、
前記差動増幅回路に入力される前記差動入力信号は、制御クロックの第1位相期間および第2位相期間毎に入れ替えられ、
前記チョッパアンプは、前記差動増幅回路の出力に基づき、前記第1位相期間および前記第2位相期間において、それぞれ、正転のオフセット電圧および反転のオフセット電圧が重畳する前記チョッパ出力信号を生成し、
前記加算回路は、前記第1位相期間および前記第2位相期間における前記チョッパ出力信号を加算して前記加算信号を生成し、
前記第1増幅器は、前記加算信号を増幅して前記第1出力信号を出力し、
前記第2増幅器は、前記差動入力信号を増幅して前記第2出力信号を出力し、
前記第3増幅器は、前記第1出力信号、前記第2出力信号、および前記第1容量を介してフィードバックされた前記第3出力信号が重畳した信号を増幅して前記第3出力信号を出力し、
前記第3増幅器は、前記第2容量を介して、前記第3出力信号を前記加算回路の入力端子にフィードバックする、マルチパスネステッドミラー増幅回路。 - 前記チョッパアンプは、
第1入力ノード対および第1出力ノード対を有する変調チョッパ回路を、
さらに備え、
前記変調チョッパ回路は、前記制御クロックに応答して、前記第1入力ノード対に印加された前記差動入力信号を、前記第1位相期間および前記第2位相期間毎に入れ替えて、前記第1出力ノード対から変調差動入力信号を出力し、
前記差動増幅回路は、
前記チョッパアンプは、前記チョッパ出力信号を出力する、請求項17記載のマルチパスネステッドミラー増幅回路。
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