KR102506436B1 - 증폭 회로에서 입력 신호를 복원하는 방법 및 이를 이용하는 증폭 회로 - Google Patents

증폭 회로에서 입력 신호를 복원하는 방법 및 이를 이용하는 증폭 회로 Download PDF

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Abstract

증폭 회로가 입력 신호를 복원하는 방법 및 그에 관한 증폭 회로는, 신호 증폭부가 갖는 전달 함수의 라플라스 역변환 특성을 활용하여, 시정수 및 소정의 주기로 지연된 신호 증폭부의 출력 신호를 통해 입력 신호를 복원할 수 있다. 이때 입력 신호를 복원하는 데 필요한 시간은 신호 증폭부의 시정수보다 짧을 수 있다.

Description

증폭 회로에서 입력 신호를 복원하는 방법 및 이를 이용하는 증폭 회로 {METHOD FOR RECOVERING INPUT SIGNAL IN AMPLIFIER CIRCUIT AND AMPLIFIER CIRCUIT THEREOF}
본 개시는 증폭 회로에서 입력 신호를 복원하는 방법 및 이를 이용하는 증폭 회로에 관한 것이다.
증폭 회로는 신호를 입력 받아 확대하여 출력하는 회로를 의미하며, 입출력 신호의 종류에 따라, 전류 증폭 회로, 전압 증폭 회로 및 전류-전압 변환 증폭 회로 등이 포함될 수 있다. 구체적으로 전류-전압 변환 증폭 회로는 작은 전류를 입력하여 유사한 파형의 전압 신호를 얻을 수 있기 때문에, 주사 터널링 현미경, 광전자 증폭기, 이온 검출기 및 질량 분석기를 포함하는 다양한 분야에서 활용될 수 있다.
그러나 증폭 회로는 증폭 회로에 포함된 소자에 따라 증폭된 신호를 출력하는 데 응답 지연이 발생할 수 있다. 이러한 응답 지연은 신호가 증폭 회로에 인가된 후, 증폭된 신호가 정상 상태에 도달할 때까지 소요되는 시간에 따라 달라질 수 있다. 응답 지연이 존재하면, 입력 신호와 대응되는 출력 신호가 지연되어 생성되므로 피드백 회로의 성능이 저하될 수 있다.
증폭 회로의 출력 신호로부터 응답 지연이 개선된 입력 신호를 복원하는 방법을 제공하는 데 있다. 본 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제들로 한정되지 않으며, 이하의 실시예들로부터 또 다른 기술적 과제들이 유추될 수 있다.
일 측면에 따른, 입력 신호를 복원하는 증폭 회로는 상기 입력 신호를 증폭하여 아날로그 출력 신호를 생성하는, 신호 증폭부; 및 상기 아날로그 출력 신호를 수신하여 디지털 출력 신호로 변환하고, 상기 신호 증폭부의 전달 함수 특성을 기초로, 상기 신호 증폭부의 시정수 및 상기 디지털 출력 신호를 이용하여 디지털 입력 신호를 복원하는, 신호 처리부;를 포함할 수 있다.
또한, 상기 신호 증폭부의 전달 함수(transfer function)가 단극점(single-pole)을 갖는 것일 수 있다.
또한, 상기 신호 처리부가 상기 입력 신호를 복원하는 데 걸리는 시간은 상기 신호 증폭부의 시정수보다 짧을 수 있다.
또한, 상기 신호 처리부는, 상기 신호 증폭부로부터 상기 아날로그 출력 신호를 수신하여 디지털 출력 신호로 변환하는, 제 1 신호 변환부; 및 상기 신호 증폭부의 시정수, 상기 디지털 출력 신호 및 상기 디지털 출력 신호의 지연된 신호를 이용하여 디지털 입력 신호를 복원하는, 신호 복원부;를 포함할 수 있다.
또한, 상기 신호 복원부로부터 상기 디지털 입력 신호를 수신하여, 아날로그 입력 신호로 변환하는, 제 2 신호 변환부;를 더 포함할 수 있다.
또한, 상기 신호 복원부가 상기 디지털 출력 신호를 제 1 주기로 샘플링하면, 상기 지연된 신호는 상기 제 1 주기의 정수 배만큼 지연된 것일 수 있다.
또한, 상기 신호 증폭부는 연산 증폭기, 저항 및 커패시터를 포함하는 것일 수 있다.
또한, 상기 입력 신호는 나노 암페어(nA) 내지 아토 암페어(aA) 범위의 전류 신호이고, 상기 출력 신호는 전압 신호일 수 있다.
또한, 상기 디지털 입력 신호와 기 결정된 임계 값을 비교하여 보정 값을 계산하는, 피드백 계산부;를 더 포함할 수 있다.
또한, 상기 신호 증폭부의 시정수는 1μs 내지 1ms 이고, 상기 제 1 주기는 10kHz 내지 10MHz일 수 있다.
다른 일 측면에 따라, 증폭 회로에서 입력 신호를 복원하는 방법은 상기 입력 신호를 증폭하여 아날로그 출력 신호를 생성하는 단계; 상기 아날로그 출력 신호를 수신하여 디지털 출력 신호로 변환하는 단계; 및 상기 입력 신호와 상기 아날로그 출력 신호에 관한 전달 함수(transfer function) 특성을 기초로, 시정수 및 상기 디지털 출력 신호를 이용하여 디지털 입력 신호를 복원하는 단계;를 포함할 수 있다.
또한, 상기 전달 함수가 단극점(single-pole)을 갖는 것일 수 있다.
또한, 상기 디지털 입력 신호를 복원하는 단계에서, 상기 입력 신호를 복원하는 데 걸리는 시간은 상기 시정수보다 짧을 수 있다.
또한, 증폭 회로에서 입력 신호를 복원하는 방법은 상기 복원된 디지털 입력 신호를 수신하여, 상기 디지털 입력 신호를 아날로그 입력 신호로 변환하는 단계;를 더 포함할 수 있다.
또한, 상기 디지털 입력 신호를 복원하는 단계에서, 상기 디지털 출력 신호의 지연된 신호가 상기 디지털 입력 신호를 복원하기 위해 이용될 수 있다.
또한, 상기 디지털 입력 신호를 복원하는 단계에서, 상기 디지털 출력 신호를 제 1 주기로 샘플링하면, 상기 지연된 신호는 상기 제 1 주기의 정수 배만큼 지연된 것일 수 있다.
또한, 상기 디지털 입력 신호는, 상기 디지털 출력 신호에서 상기 지연된 디지털 출력 신호와 제 1 변수의 곱을 뺀 값이고, 상기 제 1 변수는 상기 시정수 및 지수 함수로 구성된 것일 수 있다.
또한, 상기 입력 신호는 나노 암페어(nA) 내지 아토 암페어(aA) 범위의 전류 신호이고, 상기 아날로그 출력 신호는 전압 신호일 수 있다.
또한, 증폭 회로에서 입력 신호를 복원하는 방법은 상기 디지털 입력 신호와 기 결정된 임계 값을 비교하여 보정 값을 계산하는 단계;를 더 포함할 수 있다.
또한, 상기 시정수는 1μs 내지 1ms 이고, 상기 제 1 주기는 10kHz 내지 10MHz일 수 있다.
상기된 바에 따르면, 간단한 연산을 통해 신호 증폭기의 시정수 효과를 제거한 입력 신호를 복원함으로써, 응답 지연이 개선되는 효과를 얻을 수 있다.
도 1은 신호 증폭기의 입력 함수와 출력 함수를 시간에 따라 도시한 도면이다.
도 2는 일 실시예에 따라, 입력 신호를 복원하는 증폭 회로를 설명하기 위한 블록도이다.
도 3은 다른 실시예에 따라, 입력 신호를 복원하는 증폭 회로를 설명하기 위한 블록도이다.
도 4a는 일 실시예에 따른, 신호 증폭부를 도시한 도면이다.
도 4b는 이상적인 연산 증폭기를 도시한 도면이다.
도 4c는 다른 실시예에 따른, 신호 증폭부를 도시한 도면이다.
도 5a는 일 실시예에 따라, 샘플링 주기 Ts만큼 지연된 출력 신호를 이용하여 입력 신호를 복원하는 증폭 회로를 도시한 도면이다.
도 5b는 다른 일 실시예에 따라, 샘플링 주기 Ts의 정수 배만큼 지연된 출력 신호를 이용하여 입력 신호를 복원하는 증폭 회로를 도시한 도면이다.
도 6은 다른 실시예에 따라, 입력 신호를 복원하는 증폭 회로를 설명하기 위한 블록도이다.
도 7은 일 실시예에 따라, 노이즈 신호가 포함된 출력 신호와 입력 신호를 도시한 도면이다.
도 8a는 일 실시예에 따라, 지연된 출력 신호의 계수 γ가 일 때, 출력 신호를 이용하여 입력 신호를 복원한 결과를 도시한 도면이다.
도 8b는 다른 일 실시예에 따라, 지연된 출력 신호의 계수 γ가 보다 작을 때, 출력 신호를 이용하여 입력 신호를 복원한 결과를 도시한 도면이다.
도 8c는 다른 일 실시예에 따라, 지연된 출력 신호의 계수 γ가 보다 클 때, 출력 신호를 이용하여 입력 신호를 복원한 결과를 도시한 도면이다.
도 9는 일 실시예에 따라, 증폭 회로가 입력 신호를 복원하는 방법을 도시한 흐름도이다.
도 10은 일 실시예에 따라, 증폭 회로가 입력 신호를 복원하는 방법을 구체적으로 도시한 상세 흐름도이다.
본 실시예들에서 사용되는 용어는 본 실시예들에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어들을 선택하였으나, 이는 당 기술분야에 종사하는 기술자의 의도 또는 판례, 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한, 특정한 경우는 임의로 선정된 용어도 있으며, 이 경우 해당 실시예의 설명 부분에서 상세히 그 의미를 기재할 것이다. 따라서, 본 실시예들에서 사용되는 용어는 단순한 용어의 명칭이 아닌, 그 용어가 가지는 의미와 본 실시예들의 전반에 걸친 내용을 토대로 정의되어야 한다.
실시예들에 대한 설명들에서, 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라, 그 중간에 다른 구성요소를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 포함한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 실시예들에 기재된 “...부”, “...모듈”의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
본 실시예들에서 사용되는 “구성된다” 또는 “포함한다” 등의 용어는 명세서에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다.
본 실시예들에서 소문자 함수는 시간 영역에서의 함수를 의미하고, 대문자 함수는 s 영역(복소 주파수 영역)에서의 함수를 의미한다. 예를 들어, 전압 입력 신호 vI는 시간 영역에서 전압 입력 신호 vI(t)를 의미하고, 전압 입력 신호 VI는 s 영역에서 전압 입력 신호 VI(s)를 의미한다.
하기 실시예들에 대한 설명은 권리범위를 제한하는 것으로 해석되지 말아야 하며, 해당 기술분야의 당업자가 용이하게 유추할 수 있는 것은 실시예들의 권리범위에 속하는 것으로 해석되어야 할 것이다. 이하 첨부된 도면들을 참조하면서 오로지 예시를 위한 실시예들을 상세히 설명하기로 한다.
도 1은 신호 증폭기의 입력 함수와 출력 함수를 시간에 따라 도시한 도면이다.
도 1에 도시된 출력 신호(120)는 신호 증폭기의 증폭 이득이 제거된 것으로, 출력 신호(120)의 진폭이 입력 신호(110)의 진폭과 유사하다. 하지만, 신호 증폭기의 응답 지연이 존재하기 때문에, 출력 신호(120)가 입력 신호(110)에 비해 지연될 수 있다. 이러한 응답 지연은 신호 증폭기의 시정수에 따라 달라질 수 있다. 시정수는 신호 증폭기가 작동한 후, 출력 신호(120)가 정상 상태에 도달하기 위해 소요되는 시간을 의미한다. 시정수는 신호 증폭기의 구성 소자에 따라 달라질 수 있다.
예를 들어, 저항 및 커패시터로 구성된 1차 신호 증폭기의 경우, 시정수는 저항과 커패시터의 곱과 같다. 따라서 저항 및 커패시터가 큰 신호 증폭기의 경우, 시정수가 증가하기 때문에 응답 지연도 증가할 수 있다. 반면, 저항 및 인덕터로 구성된 1차 신호 증폭기의 경우, 시정수는 인덕터에서 저항을 나눈 것과 같다. 따라서, 인덕터 값이 크고, 저항 값이 작은 신호 증폭기라면, 시정수가 증가하기 때문에 응답 지연도 증가할 수 있다.
한편, 신호 증폭기 중에서 미소 전류-전압 증폭기는 나노 암페어(nA) 내지 아토 암페어(aA) 범위의 전류를 입력하면 유사한 파형을 갖는 전압 신호가 출력된다. 이러한 미소 전류-전압 증폭기의 경우, 큰 시정수를 갖기 때문에 정상 상태에 도달하는 데 오랜 시간이 요구된다. 특히, 정상 상태에 도달하는 데 오랜 시간이 걸리면, 출력 신호와 입력 신호간 지연 시간도 커지게 되므로 출력 신호에 따른 입력 신호를 피드백 해야 하는 회로에 있어서 성능이 저하될 수 있다. 따라서, 증폭 회로에서 응답 지연이 개선된 신호를 제공하는 방법이 요구된다.
도 2는 일 실시예에 따라, 입력 신호를 복원하는 증폭 회로를 설명하기 위한 블록도이다.
도 2를 참조하면, 입력 신호를 복원하는 증폭 회로(200)는 신호 증폭부(210) 및 신호 처리부(220)를 포함할 수 있다. 증폭 회로(200)는 넓은 주파수 대역에서 균일한 증폭률을 얻기 위한 광대역 증폭 회로, 인덕터와 커패시터를 병렬로 접속시킨 동조 회로를 사용하는 협대역 증폭 회로, 저주파 증폭용의 직류 증폭 회로를 포함할 수 있으나, 이에 제한되지 않는다.
또한, 증폭 회로(200)는 신호를 입력 받아, 증폭된 신호를 출력할 뿐 아니라, 입력 신호를 복원하여 출력할 수 있다. 또한, 증폭 회로(200)는 출력 신호에 대응하는 입력 신호를 복원하여, 기 결정된 임계 값과 비교한 후 보정 값을 계산할 수 있다.
한편, 도 2에서는 입력 신호 및 출력 신호가 모두 전압으로 표시되었으나, 전류 및 전력을 포함하는 다른 종류의 신호가 될 수 있음은 본 실시예와 관련된 기술분야에서 통상의 지식을 가진 자라면 이해할 수 있다.
도 2를 참조하면, 신호 증폭부(210)는 신호를 입력 받아, 증폭된 신호를 출력할 수 있다.
예를 들어, 신호 증폭부(210)는 나노 암페어(nA) 내지 아토 암페어(aA) 범위의 전류를 입력 받아 증폭된 전압 신호를 생성하는, 미소 전류 증폭 회로일 수 있다. 이러한 미소 전류 증폭 회로는 작은 전류를 입력하여 유사한 파형의 전압 신호를 얻을 수 있으므로, 여러 측정 장치를 포함하는 분야에서 활용 될 수 있다. 구체적으로, 미소 전류-전압 증폭기를 포함하는 측정 장치로는 전자가 터널링을 일으키는 현상으로부터 시료의 구조를 알아내는 주사 터널링 현미경(Scanning Tunneling Microscope, STM), 빛을 측정하기 위한 광전자 증폭기, 이온 검출기 및 질량 분석기(Mass spectrometry) 등이 있을 수 있으나, 이에 제한되지 않는다.
또한, 신호 증폭부(210)는 1차 회로일 수 있다. 1차 회로는 입력 신호와 출력 신호간 관계가 1차 미분 방정식으로 기술되는 회로를 의미하며, 저항과 인덕터로 구성된 RL 회로, 저항과 커패시터로 구성된 RC 회로 등을 포함한다.
한편, 신호 증폭부(210)는 전달 함수의 형태를 통해 특성이 분석될 수 있다. 신호 증폭부(210)의 전달 함수 H(s)는 아래와 같이 s 영역으로 변환된 입력 신호와 출력 신호의 비율로 정의된다.
Figure 112015117062557-pat00001
VO(s)는 s 영역에서 출력 신호를 의미하고, VI(s)는 s 영역에서 입력 신호를 의미한다. s 영역은 미분 방정식을 쉽게 풀기 위해 라플라스 변환을 이용하는 경우, 시간 영역 대신 쓰이는 복소 주파수 영역이다. 구체적으로 라플라스 변환이란, 미분 방정식을 풀기 위한 적분 변환 방법으로, 연립 방정식 또는 미분 방정식의 해법뿐만 아니라 제어, 전기공학을 포함하는 공학 분야에서 널리 쓰이는 변환 방법이다.
한편, 전달 함수 H(s)를 통해 신호 증폭부(210)가 단극 증폭부에 해당하는지 여부를 판단할 수 있다. 단극 증폭부란, 전달 함수가 단일 극점을 갖는 증폭부를 의미한다. 즉, 단극 증폭부는 전달 함수 H(s)의 분모 부분이 0 이 되는 s가 하나 인 것으로 정의된다. 단극 증폭부는 출력 신호가 진동하지 않고, 일정 시간이 경과하면 정상 상태에 도달하는 특성이 있다. 따라서, 단극 증폭부는 소정의 신호를 입력 받아 증폭된 신호를 출력하는 증폭 회로에 활용될 수 있다.
또한, 증폭 회로(200)의 신호 처리부(220)는 신호 증폭부(210)로부터 증폭된 출력 신호를 수신하여 입력 신호를 복원할 수 있으나, 신호 처리부(220)에 대한 구체적인 설명은 이하의 해당 도면들에서 보다 상세히 설명하도록 한다.
도 3은 다른 실시예에 따라, 입력 신호를 복원하는 증폭 회로를 설명하기 위한 블록도이다.
도 3을 참조하면, 입력 신호 vI(t)를 복원하는 증폭 회로(300)는 신호 증폭부(310) 및 신호 처리부(320)를 포함할 수 있고, 신호 처리부(320)는 제 1 변환부(321)와 신호 복원부(322)를 포함할 수 있다. 신호 증폭부(310)는 도 2의 신호 증폭부(210)와 대응되므로, 구체적인 설명은 생략하기로 한다
제 1 변환부(321)는 신호 증폭부(310)로부터 아날로그 출력 신호를 수신하여 디지털 출력 신호로 변환할 수 있다.
신호 복원부(322)는 신호 증폭부(310)의 시정수, 디지털 출력 신호 및 디지털 출력 신호의 지연된 신호를 이용하여 디지털 입력 신호를 복원할 수 있다. 도 3을 참조하면, 증폭 회로(300)에 신호 vI(t)를 입력하면, 증폭된 출력 신호 vO(t) 뿐 아니라, 복원된 입력 신호
Figure 112015117062557-pat00002
도 얻을 수 있다.
또한, 신호 처리부(320)는 신호 복원부(322)로부터 디지털 입력 신호를 수신하여 아날로그 입력 신호로 변환하는 제 2 신호 변환부를 더 포함할 수 있으나, 제 2 신호 변환부에 대한 구체적인 설명은 이하의 해당 도면들에서 보다 상세히 설명하도록 한다.
도 4a는 일 실시예에 따른, 신호 증폭부를 도시한 도면이다.
도 4a를 참조하면, 신호 증폭부(410)는 연산 증폭기(420), 저항 RF, 커패시터 CF를 포함할 수 있고, 연산 증폭기(420)는 전압 신호 vI(t)를 입력 받아 전압 신호 vO(t)를 출력할 수 있다. 이때 연산 증폭기(420)가 이상적인 연산 증폭기라고 가정하면, 출력 전압 신호 vO(t)는 전압 입력 신호 vI(t)와 저항 RF, 커패시터 CF를 라플라스 변환하여 계산할 수 있다.
도 4b는 이상적인 연산 증폭기를 도시한 도면이다.
도 4b를 참조하면, 이상적인 연산 증폭기(430)는 개루프(open-loop) 전압 이득 A가 무한대이다. 한편, 실제 연산 증폭기의 경우에도 개루프 전압 이득 A는 수만 내지 수백만 정도가 될 수 있으나, 이에 제한되지 않는다.
또한, 이상적인 연산 증폭기(430)의 입력 임피던스 RI는 무한대이다. 즉, RI는 개방된 것을 의미한다. 따라서, 연산 증폭기(430) 내부로 흐르는 전류는 모두 0[A]이 된다. 한편, 실제적인 연산 증폭기의 입력 임피던스 RI는 연산 증폭기의 종류에 따라 1[Ω] 내지 1000[MΩ]이 될 수 있으나, 이에 제한되지 않는다.
또한, 이상적인 연산 증폭기(430)의 출력 임피던스 RO는 0[Ω]이다. 즉, 이상적인 연산 증폭기(430)는 부하에 관계없이 연산 증폭기(430)의 출력 vO가 모두 부하에 전달되는 것을 의미한다. 한편, 실제 출력 임피던스 RO는 35[Ω] 내지 100[Ω]이 될 수 있으나, 이에 제한되지 않는다.
따라서, 도 4a의 증폭기(420)가 도 4b의 이상적인 연산 증폭기(430)와 동일한 경우, 전압 출력 신호 VO(s)의 라플라스 변환식은 아래와 같다.
Figure 112015117062557-pat00003
H(s)는 전달 함수를 의미하고, s는 복소 주파수를 의미한다. 한편, 신호 증폭부(410)가 도 4a와 같이 저항 및 커패시터로 구성된 1차 RC 회로일 때, 시정수 τ 는 아래와 같다.
Figure 112015117062557-pat00004
예를 들어, RF가 109[Ω] 이고 CF가 0.1[pF]일 때, 시정수 τ는 10-4[초]가 된다. 즉, 최종적으로 도달할 수 있는 출력 신호의 63%까지 증가하는 데 걸리는 시간이 10-4[초]인 것을 의미한다.
도 4c는 다른 실시예에 따른, 신호 증폭부를 도시한 도면이다.
도 4c를 참조하면, 신호 증폭부(410)는 입력 신호가 전류 신호 iI(t)일 수 있다. 만약, 입력 전류 iI(t)가 도 3a의 입력 전압 vI(t) 및 저항 RJ과 iI(t) = vI(t)/RJ [A]을 만족 할 때, 전류 iI(t)를 입력하면, 도 3a과 동일한 출력 전압 신호 vO(t)를 얻을 수 있다. 따라서, 입력 신호가 전류인 신호 증폭부(410)가 포함된 증폭 회로를 전류-전압 변환 증폭 회로라고 정의할 수 있다.
Figure 112015117062557-pat00005
Figure 112015117062557-pat00006
출력 신호 vO(t)는 t에 관한 함수이고, 복원되는 입력 신호 vI(t’)는 t’에 관한 함수라고 가정하면, t’≤t 관계가 성립할 수 있다. 즉, vO(t)를 이용하여 vI(t’) 신호를 복원하는 것이므로, 출력 신호의 시간 t는 입력 신호의 시간 t’보다 항상 빠르거나 같다.
또한, u(t’)는 계단 함수를 의미하고, τ 는 시정수를 나타낸다. RF 및 RJ은 각각 신호 증폭부(320)의 저항 및 입력 저항을 의미한다. 계단 함수 u(t’)는 t’가 0 이상일 때 항상 1이므로 vO(t)는 아래와 같이 정리될 수 있다.
Figure 112015117062557-pat00007
또한, 수학식 5를 참조하여 지연 시간 T 만큼 지연된 출력 신호 v0(t-T)는 아래와 같이 정리될 수 있다.
Figure 112015117062557-pat00008
이때 t”는 T+t’ 와 같다. 만약, 시정수 τ와 지연 시간 T간 관계가 T≪τ 라면, 수학식 6의 vO(t-T)와
Figure 112015117062557-pat00009
의 곱을 수학식 5에서 감산하여 아래와 같이 입력 신호
Figure 112015117062557-pat00010
에 관한 식으로 정리할 수 있다.
Figure 112015117062557-pat00011
수학식 7을 참조하면, 입력 신호
Figure 112015117062557-pat00012
를 정확하게 복원하기 위해서는 적분 방정식을 풀어야 한다. 적분 방정식을 풀기 위해, 리차드슨-루시(Richardson-Lucy) 알고리즘을 이용할 수 있지만, 리차드슨-루시 알고리즘은 여러 개의 반복적인 계산(iteration)을 수행해야 하기 때문에, 실시간으로 입력 신호를 복원해야 할 때 적용하기는 어려울 수 있다. 따라서, 시정수 τ와 지연 시간 T간 관계 T≪τ를 고려하여,
Figure 112015117062557-pat00013
근사식을 아래와 같이 입력 신호
Figure 112015117062557-pat00014
에 관해 도출할 수 있다.
Figure 112015117062557-pat00015
이때 지연 시간 T는 신호 처리부(510)의 샘플링 주기일 수 있다. 수학식 8을 참조하면, T/2만큼 지연된 입력 신호
Figure 112015117062557-pat00016
는 시정수 τ, 출력 신호 v0(t), 샘플링 주기 T 및 샘플링 주기 T만큼 지연된 출력 신호 v0(t-T)를 이용하여 복원될 수 있다. 즉, 복원된 입력 신호
Figure 112015117062557-pat00017
는 t 보다 T/2만큼 지연된 시간에 관한 함수이고, 샘플링 주기 T는 시정수 τ에 비해 아주 작은 값이기 때문에, 복원된 입력 신호
Figure 112015117062557-pat00018
와 비교하면, 출력 신호 v0(t)의 시정수 효과가 제거된 것으로 볼 수 있다.
한편, 수학식 8에서 복원된 입력 신호
Figure 112015117062557-pat00019
의 진폭을 결정하는 계수
Figure 112015117062557-pat00020
를 제거하면, 아래와 같다.
Figure 112015117062557-pat00021
따라서, 수학식 9를 참조하면, 신호 복원부(322)는 수학식 9에 따라 입력 신호
Figure 112015117062557-pat00022
를 복원할 수 있다. 또한, 복원된 입력 신호
Figure 112015117062557-pat00023
는 지연된 출력 신호의 계수 γ에 따라 달라질 수 있다.
실제 증폭 회로(300)가 복원한 입력 신호의 지연 시간은
Figure 112015117062557-pat00024
이다. 즉, 시정수 τ로 인한 지연도 함께 고려해서 입력 신호를 복원해야 한다. 그러나, 시정수 τ은 신호 증폭부(310)의 구성 소자에 따라 미리 결정될 수 있으므로, 복원된 입력 신호
Figure 112015117062557-pat00025
를 통해
Figure 112015117062557-pat00026
를 간단히 계산할 수 있음은 본 실시예와 관련된 기술분야에서 통상의 지식을 가진 자라면 이해할 수 있다.
또한, 이하 실시예들에서 출력 함수 v0와 복원된 입력 함수 vI의 진폭을 결정하는 계수
Figure 112015117062557-pat00027
가 제거된 성능 분석 결과가 도시되었으나, 출력 신호와 입력 신호간 진폭의 비율은 1보다 크거나 작을 수 있음은 본 실시예와 관련된 기술분야에서 통상의 지식을 가진 자라면 이해할 수 있다.
5a 내지 5b는 지연 정도가 다른 출력 신호를 이용해서 입력 신호를 복원하는 실시예를 설명하기 위한 도면이다.
도 5a는 일 실시예에 따라, 샘플링 주기 Ts만큼 지연된 출력 신호를 이용하여 입력 신호를 복원하는 증폭 회로를 도시한 도면이다.
도 5a를 참조하면, 제 1 복원부(511)는 샘플링 주기 Ts에 기초하여 아날로그 출력 신호를 디지털 출력 신호로 변환할 수 있다. 그 후, 신호 복원부(512)는 디지털 출력 신호를 수신하여, n 번째 구성요소 v0(nTs)를 추출하고 샘플링 주기 Ts만큼 지연된 디지털 출력 신호 v0((n-1)Ts)를 추출할 수 있다. 신호 복원부(512)는 지연된 출력 신호 v0((n-1)Ts)에
Figure 112015117062557-pat00028
를 곱하고, 디지털 출력 신호의 n 번째 구성요소 v0(nTs)와 더하여 입력 신호를 복원할 수 있다. 이때 신호 처리부(510)가 입력 신호를 복원하기 위해 필요한 시간은 제 1 복원부(511)에서 아날로그 출력 신호를 디지털 신호로 변환하는 시간과 신호 복원부(512)가 신호를 추출하여 연산을 수행할 때 필요한 시간의 합으로 볼 수 있다. 샘플링 주기 Ts와 지연된 출력 신호의 지연 시간 T가 동일하다면, 수학식 7에서 샘플링 주기 Ts와 신호 증폭부(310)의 시정수 τ간 관계(Ts≪τ)가 전제되었으므로, 제 1 복원부(511)에서 소요되는 시간은 시정수 τ보다 짧을 수 있다. 또한, 신호 복원부(512)는 출력 신호를 추출하고 간단한 연산을 수행하기 때문에, 신호 처리부(510)가 입력 신호를 복원하기 위해 필요한 시간은 시정수 τ보다 짧을 수 있다.
도 5b는 다른 일 실시예에 따라, 샘플링 주기 Ts의 정수 배만큼 지연된 출력 신호를 이용하여 입력 신호를 복원하는 증폭 회로를 도시한 도면이다.
신호 처리부(520)는 샘플링 주기 Ts의 정수 배만큼 지연된 출력 신호를 이용하여 입력 신호를 복원할 수 있다. 즉, 지연된 출력 신호의 지연 시간은 mTs일 수 있다.
도 5b를 참조하면, 제 1 복원부(521)에서 입력 받은 디지털 출력 신호의 n 번째 구성요소를 추출한 후, 신호 복원부(522)는 n번째 출력 신호 v0(nTs)로부터 m 번째 지연된 출력 신호 v0(nTs-mTs)를 추출할 수 있다. 그 후 m 번째 지연된 출력 신호에
Figure 112015117062557-pat00029
를 곱한 후, n 번째 출력 신호 v0(nTs)와 더하면, 복원된 입력 신호
Figure 112015117062557-pat00030
를 얻을 수 있다.
이때 실제 신호 처리부(520)가 복원한 입력 신호의 지연 시간은
Figure 112015117062557-pat00031
이다. 즉, 시정수 τ로 인한 지연도 함께 고려해서 입력 신호를 복원해야 한다. 그러나, 시정수 τ은 신호 증폭부(310)의 구성 소자에 따라 미리 결정될 수 있으므로, 복원된 입력 신호
Figure 112015117062557-pat00032
를 통해
Figure 112015117062557-pat00033
를 간단히 계산할 수 있음은 본 실시예와 관련된 기술분야에서 통상의 지식을 가진 자라면 이해할 수 있다.
도 6은 다른 실시예에 따라, 입력 신호를 복원하는 증폭 회로를 설명하기 위한 블록도이다.
도 6을 참조하면, 신호 처리부(610)는 제 2 변환부(613)를 더 포함할 수 있다. 제 2 변환부(613)는 신호 복원부(612)로부터 디지털 출력 신호
Figure 112015117062557-pat00034
를 입력 받아, 아날로그 출력 신호
Figure 112015117062557-pat00035
로 변환할 수 있다.
제 1 변환부(611)는 도 5a의 제 1 변환부(511)와 대응되므로, 구체적인 설명은 생략하기로 한다.
또한, 도 6에서 신호 복원부(612)는 도 5a의 신호 복원부(512)와 동일하게 도시되었으나, 신호 복원부(612)는 도 5b의 신호 복원부(522)와 동일할 수 있음은 본 실시예와 관련된 기술분야에서 통상의 지식을 가진 자라면 이해할 수 있다.
도 7은 일 실시예에 따라, 노이즈 신호가 포함된 출력 신호와 입력 신호를 도시한 도면이다.
만약 신호 증폭부(310)에 신호(710)가 입력된다면, 신호 증폭부(310)는 노이즈가 포함된 신호(720)를 출력할 수 있다. 도 7을 참조하면, 신호 증폭부(310)의 출력 신호(720)는 진폭 성분이 제거된 것으로, 입력 신호(710)와 유사한 진폭을 가지는 것으로 도시되었으나, 출력 신호와 입력 신호가 진폭의 비율은 1보다 크거나 작을 수 있음은 본 실시예와 관련된 기술분야에서 통상의 지식을 가진 자라면 이해할 수 있다.
또한, 신호 증폭부(310)에서 증폭된 출력 신호
Figure 112015117062557-pat00036
(720)는 출력 신호 vO(t)와 노이즈 신호 n(t)를 포함할 수 있다. 이때 증폭 회로(300)의 성능 분석을 위해, 노이즈 신호 n(t)는 모든 주파수에 걸쳐서 전력 스펙트럼 밀도가 일정한 신호로서, 시간 축에서 가우시안 분포를 따르는 부가적인 백색 가우시안 잡음(Additive White Gaussian noise)임이 전제되었다. 도 7을 참조하면, 도 1과 같이 출력 신호(720)는 신호 증폭부(310)의 시정수 효과에 따라 응답 지연이 발생할 수 있다.
도 8a 내지 도 8c는 수학식 9를 참조하여, 지연된 출력 신호의 계수 γ에 따라 복원된 입력 신호와 신호 증폭부(310)의 입력 신호를 비교한 도면이다.
도 8a는 일 실시예에 따라, 지연된 출력 신호의 계수 γ가
Figure 112015117062557-pat00037
일 때, 출력 신호를 이용하여 입력 신호를 복원한 결과를 도시한 도면이다.
구체적으로 도 8a는 도 7의 노이즈 신호 n(t)가 포함된 출력 신호
Figure 112015117062557-pat00038
(720)를 이용하여 복원된 입력 신호(810)와 신호 증폭부(310)에 입력된 입력 신호(710)를 비교한 도면이다. 즉, 지연된 출력 신호 v0(t-T)의 계수가
Figure 112015117062557-pat00039
이면, 신호 증폭부(310)에 입력된 입력 신호(710)와 매우 유사한 입력 신호를 복원할 수 있다.
도 8b는 다른 일 실시예에 따라, 지연된 출력 신호의 계수 γ가
Figure 112015117062557-pat00040
보다 작을 때, 출력 신호를 이용하여 입력 신호를 복원한 결과를 도시한 도면이다.
도 8c는 다른 일 실시예에 따라, 지연된 출력 신호의 계수 γ가
Figure 112015117062557-pat00041
보다 클 때, 출력 신호를 이용하여 입력 신호를 복원한 결과를 도시한 도면이다.
도 8b 및 도 8c에 도시된 바와 같이, 지연된 출력 신호의 계수 γ가 정확한 값(
Figure 112015117062557-pat00042
)이 아닌 경우, 입력 신호(710)와 복원된 입력 신호(820, 830)간 더 큰 차이가 발생할 수 있다.
도 9는 일 실시예에 따라, 증폭 회로가 입력 신호를 복원하는 방법을 도시한 흐름도이다.
단계 910에서, 신호 증폭부(310)는 입력 신호를 증폭하여 아날로그 출력 신호를 생성할 수 있다. 이때, 입력 신호는 나노 암페어(nA) 내지 아토 암페어(aA) 범위의 전류 신호이고, 출력 신호는 전압 신호일 수 있다.
단계 920에서, 신호 처리부(320)의 제 1 변환부(321)는 아날로그 출력 신호를 수신하여 디지털 출력 신호로 변환할 수 있다. 이때 제 1 변환부(321)는 샘플링 주기 Ts에 따라 아날로그 출력 신호를 샘플링을 할 수 있는데, 샘플링 주기 Ts는 신호 증폭부(310)의 시정수 τ보다 짧은 것으로 전제된다.
예를 들어, 시료의 구조를 알아내는 주사 터널링 현미경은 원자 수준의 분해능으로 표면의 실제 공간 이미지를 측정할 수 있는 장비이다. 주사 터널링 현미경은 주사형의 예리한 전도성 팁을 이용하여 시료 표면에 전자를 쏘아준 후, 전자가 터널링을 일으키는 현상으로부터 시료의 구조를 알아낼 수 있다. 주사 터널링 현미경은 터널링 전류 신호 또는 바이어스 전압을 이용하기 때문에 미소 전류-전압 변환 증폭부를 구비할 수 있다. 이때 주사 터널링 현미경에 포함된 미소 전류-전압 증폭부는 시정수 τ가 1μs 내지 1ms 이므로, 샘플링 주기 Ts는 10kHz 내지 10MHz일 수 있다.
단계 930에서, 신호 처리부(320)의 신호 복원부(322)는 입력 신호와 상기 아날로그 출력 신호에 관한 전달 함수 H(s)의 특성을 기초로, 시정수 및 디지털 출력 신호를 이용하여 디지털 입력 신호를 복원할 수 있다. 예를 들어, 단일 극점을 갖는 1차 증폭부의 경우, 전달 함수 H(s)를 라플라스 역변환하면 지수 함수
Figure 112015117062557-pat00043
와 계단 함수 u(t’)의 곱으로 표현된다. 지수 함수
Figure 112015117062557-pat00044
는 t’가 0 일 때 최고점 1을 시작으로 t’가 증가함에 따라 감소하고, 계단 함수 u(t’)는 t’가 0 이상일 때 1로 유지된다. 따라서, 이런 특성에 기초하여 출력 신호 v0(t)와 지연된 출력 신호 v0(t-T)를 이용하여 입력 신호를 복원할 수 있다. 이때 신호 처리부(320)는 반복적인 계산을 수행할 필요가 없기 때문에, 신호 증폭부(310)의 시정수 τ보다 짧은 시간 동안 입력 신호를 복원할 수 있다.
이때 실제 신호 처리부(320)가 복원한 입력 신호의 지연 시간은
Figure 112015117062557-pat00045
이다. 즉, 시정수 τ로 인한 지연도 함께 고려해서 입력 신호를 복원해야 한다. 그러나, 시정수 τ은 신호 증폭부(310)의 구성 소자에 따라 미리 결정될 수 있으므로, 복원된 입력 신호
Figure 112015117062557-pat00046
를 통해
Figure 112015117062557-pat00047
를 간단히 계산할 수 있다. 따라서, 실시간으로 입력 신호를 복원할 수 있고, 복원된 입력 신호와 비교하여 응답 지연이 개선된 출력 신호를 얻을 수 있다.
한편, 지연된 출력 신호의 지연 시간 T는 신호 처리부(320)에서 출력 신호를 샘플링 하는 주기 Ts의 정수 배일 수 있다.
도 10은 일 실시예에 따라, 증폭 회로가 입력 신호를 복원하는 방법을 구체적으로 도시한 상세 흐름도이다.
단계 1010 은 도 9의 단계 910 와 대응되므로, 구체적인 설명은 생략하기로 한다.
단계 1020에서, 제 1 변환부(521)는 아날로그 출력 신호
Figure 112015117062557-pat00048
를 수신하여 샘플링 주기 Ts를 기초로 하여 디지털 출력 신호 v0(t)로 변환할 수 있다.
단계 1030에서, 신호 복원부(522)는 n 번째 출력 신호 v0(nTs)와, n번째 출력 신호로부터 m 번 지연된 출력신호 v0(nTs-mTs)를 추출할 수 있다. 이때 n과 m은 정수를 의미한다.
단계 1040에서, 신호 복원부(522)는 m 번째 출력 신호 v0(nTs-mTs)에 계수
Figure 112015117062557-pat00049
를 곱한 후, n 번째 출력 신호 v0(nTs)와 더하여 디지털 입력 신호
Figure 112015117062557-pat00050
를 복원할 수 있다. 이때, 실제 신호 처리부(320)는 시정수 τ로 인한 지연도 함께 고려해서 입력 신호를 복원해야 하고, 시정수 τ은 신호 증폭부(310)의 구성 소자에 따라 미리 결정될 수 있다. 따라서, 복원된 입력 신호
Figure 112015117062557-pat00051
를 통해
Figure 112015117062557-pat00052
를 간단히 계산할 수 있다.
단계 1050에서, 제 2 변환부(613)는 복원된 디지털 입력 신호
Figure 112015117062557-pat00053
를 아날로그 출력 신호
Figure 112015117062557-pat00054
로 변환할 수 있다. 단계 1050은 아날로그 출력 신호가 필요한 경우 수행될 수 있으나, 이에 제한되지 않는다.
단계 1060에서, 신호 처리부(520)는 디지털 입력 신호와 기 결정된 임계 값을 비교하여 보정 값을 계산할 수 있다.
예를 들어, 주사 터널링 현미경은 일정 높이 모드 또는 일정 전류 모드가 인가될 수 있다. 이 중에서 일정 전류 모드란, 각 측정 지점에서 피드백에 따라 스캐너 높이를 조정하여 터널링 전류를 일정하게 유지하는 모드를 의미한다. 주사 터널링 현미경에 일정 전류 모드가 인가된 경우, 주사 터널링 현미경에 포함된 증폭 회로는 전류 입력 신호를 일정하게 유지하여야 한다. 이때, 응답 지연이 개선된 입력 신호와 출력 신호를 이용하여, 일정 전류를 유지하기 위한 보정 값을 계산할 수 있다.
본 실시예의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 입력 신호를 복원하는 증폭 회로에 있어서,
    상기 입력 신호를 증폭하여 아날로그 출력 신호를 생성하는, 신호 증폭부; 및
    상기 신호 증폭부로부터 상기 아날로그 출력 신호를 수신하여 디지털 출력 신호로 변환하고, 상기 신호 증폭부의 전달 함수 특성을 기초로, 상기 신호 증폭부의 시정수, 상기 디지털 출력 신호 및 상기 디지털 출력 신호의 지연된 신호를 이용하여 상기 증폭된 입력 신호로부터 디지털 입력 신호를 복원하고, 상기 복원된 디지털 입력 신호를 아날로그 입력 신호로 변환하는, 신호 처리부;
    를 포함하는 증폭 회로.
  2. 제 1 항에 있어서,
    상기 신호 증폭부의 전달 함수(transfer function)가 단극점(single-pole)을 갖는 것인, 증폭 회로.
  3. 제 1 항에 있어서,
    상기 신호 처리부가 상기 입력 신호를 복원하는 데 걸리는 시간은 상기 신호 증폭부의 시정수보다 짧은, 증폭 회로.
  4. 제 1 항에 있어서,
    상기 신호 처리부는,
    상기 신호 증폭부로부터 상기 아날로그 출력 신호를 수신하여 상기 디지털 출력 신호로 변환하는, 제 1 신호 변환부; 및
    상기 신호 증폭부의 시정수, 상기 디지털 출력 신호 및 상기 디지털 출력 신호의 지연된 신호를 이용하여 상기 디지털 입력 신호를 복원하는, 신호 복원부;
    를 포함하는, 증폭 회로.
  5. 제 4 항에 있어서,
    상기 신호 복원부로부터 상기 디지털 입력 신호를 수신하여, 상기 아날로그 입력 신호로 변환하는, 제 2 신호 변환부;
    를 더 포함하는, 증폭 회로.
  6. 제 4 항에 있어서,
    상기 신호 복원부가 상기 디지털 출력 신호를 제 1 주기로 샘플링하면, 상기 지연된 신호는 상기 제 1 주기의 정수 배만큼 지연된 것인, 증폭 회로.
  7. 제 1 항에 있어서,
    상기 신호 증폭부는 연산 증폭기, 저항 및 커패시터를 포함하는, 증폭 회로.
  8. 제 1 항에 있어서,
    상기 입력 신호는 나노 암페어(nA) 내지 아토 암페어(aA) 범위의 전류 신호이고, 상기 출력 신호는 전압 신호인, 증폭 회로.
  9. 제 1 항에 있어서,
    상기 신호 처리부는 상기 디지털 입력 신호와 기 결정된 임계 값을 비교하여 보정 값을 계산하는, 증폭 회로.
  10. 제 6 항에 있어서,
    상기 신호 증폭부의 시정수는 1μs 내지 1ms 이고, 상기 제 1 주기는 10kHz 내지 10MHz인, 증폭 회로.
  11. 증폭 회로에서 입력 신호를 복원하는 방법에 있어서,
    상기 입력 신호를 증폭하여 아날로그 출력 신호를 생성하는 단계;
    상기 아날로그 출력 신호를 수신하여 디지털 출력 신호로 변환하는 단계;
    상기 입력 신호와 상기 아날로그 출력 신호에 관한 전달 함수(transfer function) 특성을 기초로, 시정수 및 상기 디지털 출력 신호를 이용하여 디지털 입력 신호를 복원하는 단계; 및
    상기 복원된 디지털 입력 신호를 수신하여, 상기 디지털 입력 신호를 아날로그 입력 신호로 변환하는 단계를 포함하고,
    상기 디지털 입력 신호를 복원하는 단계에서, 상기 디지털 출력 신호의 지연된 신호가 상기 디지털 입력 신호를 복원하기 위해 이용되는 것인, 방법.
  12. 제 11 항에 있어서,
    상기 전달 함수가 단극점(single-pole)을 갖는 것인, 방법.
  13. 제 11 항에 있어서,
    상기 디지털 입력 신호를 복원하는 단계에서, 상기 입력 신호를 복원하는 데 걸리는 시간은 상기 시정수보다 짧은, 방법.
  14. 삭제
  15. 삭제
  16. 제 11 항에 있어서,
    상기 디지털 입력 신호를 복원하는 단계에서, 상기 디지털 출력 신호를 제 1 주기로 샘플링하면, 상기 지연된 신호는 상기 제 1 주기의 정수 배만큼 지연된 것인, 방법.
  17. 제 16 항에 있어서,
    상기 디지털 입력 신호는, 상기 디지털 출력 신호에서 상기 지연된 디지털 출력 신호와 제 1 변수의 곱을 뺀 값이고,
    상기 제 1 변수는 상기 시정수 및 지수 함수로 구성된 것인, 방법.
  18. 제 11 항에 있어서,
    상기 입력 신호는 나노 암페어(nA) 내지 아토 암페어(aA) 범위의 전류 신호이고, 상기 아날로그 출력 신호는 전압 신호인, 방법.
  19. 제 11 항에 있어서,
    상기 디지털 입력 신호와 기 결정된 임계 값을 비교하여 보정 값을 계산하는 단계;
    를 더 포함하는, 방법.
  20. 제 16 항에 있어서,
    상기 시정수는 1μs 내지 1ms 이고, 상기 제 1 주기는 10kHz 내지 10MHz인, 방법.
KR1020150169278A 2015-11-30 2015-11-30 증폭 회로에서 입력 신호를 복원하는 방법 및 이를 이용하는 증폭 회로 KR102506436B1 (ko)

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