JPS5881315A - 増幅器 - Google Patents
増幅器Info
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- JPS5881315A JPS5881315A JP56179715A JP17971581A JPS5881315A JP S5881315 A JPS5881315 A JP S5881315A JP 56179715 A JP56179715 A JP 56179715A JP 17971581 A JP17971581 A JP 17971581A JP S5881315 A JPS5881315 A JP S5881315A
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- amplifier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、低レベル入力用増幅器に係り、特にモノリシ
ツクＩＣ化に好適なゲイン安定性の優れた増幅器に関す
る。
ツクＩＣ化に好適なゲイン安定性の優れた増幅器に関す
る。
低レベル入力に適した前置増幅用可変ゲインアンプとし
て従来よりインスツルメンテーシヨンアンプと称される
ものがある。第１図に、従来のインスツルメンテーシヨ
ンアンプが示されている。
て従来よりインスツルメンテーシヨンアンプと称される
ものがある。第１図に、従来のインスツルメンテーシヨ
ンアンプが示されている。
すなわち、入力信号ｖ１１が演算増幅器（以下、ＯＰア
ンプと称する）１の（＋）入力端子に入力される。この
ＯＰアンプ１の（−）入力端子には抵抗Ｒ１，Ｒ２が接
続されており、抵抗Ｒ１の他端にはＯＰアンプ２の（−
）入力端子が接続されている。このＯＰアンプ２の（−
）入力端子と出力端子とは抵抗Ｒ３を介して接続されて
いる。また、前記抵抗Ｒ２の他端には、ＯＰアンプ１の
出力端子と抵抗Ｒ４とが接続されている。この抵抗Ｒ４
の他端には、抵抗Ｒ５とＯＰアンプ３の（−）側入力端
子が接続されている。この抵抗Ｒ５の他端はＯＰアンプ
３の出力端子に接続されており、このＯＰアンプ３の出
力端子からの出力信号Ｖ０が出力される。
ンプと称する）１の（＋）入力端子に入力される。この
ＯＰアンプ１の（−）入力端子には抵抗Ｒ１，Ｒ２が接
続されており、抵抗Ｒ１の他端にはＯＰアンプ２の（−
）入力端子が接続されている。このＯＰアンプ２の（−
）入力端子と出力端子とは抵抗Ｒ３を介して接続されて
いる。また、前記抵抗Ｒ２の他端には、ＯＰアンプ１の
出力端子と抵抗Ｒ４とが接続されている。この抵抗Ｒ４
の他端には、抵抗Ｒ５とＯＰアンプ３の（−）側入力端
子が接続されている。この抵抗Ｒ５の他端はＯＰアンプ
３の出力端子に接続されており、このＯＰアンプ３の出
力端子からの出力信号Ｖ０が出力される。
また、ＯＰアンプ２の（＋）入力端子には、入力信号Ｖ
１２が入力されるように構成されており、ＯＰアンプ２
の出力端子には抵抗Ｒ６を介してＯＰアンブ３の（＋）
入力端子が接続されている。このＯＰアンプ３の（＋）
入力端子は、抵抗Ｒ７を介して接地されている。
１２が入力されるように構成されており、ＯＰアンプ２
の出力端子には抵抗Ｒ６を介してＯＰアンブ３の（＋）
入力端子が接続されている。このＯＰアンプ３の（＋）
入力端子は、抵抗Ｒ７を介して接地されている。
このように構成されるインスツルメンテーシヨンアンプ
の増幅率Ｇは、差動入力電圧Ｖ１１〜Ｖ１２に対して、 と表わされる。通常、回路のバランスを保つために Ｒ２＝Ｒ３ Ｒ４＝ Ｒ６ Ｒ５ ＝ Ｒ７
になるように抵抗値が選定される。
の増幅率Ｇは、差動入力電圧Ｖ１１〜Ｖ１２に対して、 と表わされる。通常、回路のバランスを保つために Ｒ２＝Ｒ３ Ｒ４＝ Ｒ６ Ｒ５ ＝ Ｒ７
になるように抵抗値が選定される。
このような回路をモノリシツクＩＣ化（以下、単にＬＳ
Ｉ化と称す）する際に、第１にＬＳＩ上の抵抗値の精度
が悪く、かつ、温度ドリフトが大きいという問題がある
。前者の精度では、抵抗値の絶対値で数十パーセント、
比で数パーセントの誤差を生ずる。また、後者の温度ド
リフトについては抵抗率に依存するが数パーセント／℃
程度のドリフトを生ずる。従つて、これを前置増幅器と
した場合、ゲインの精度と安定性を確保することができ
ない。また、ＬＳＩ化する際第２に、低レベル信号を扱
う場合、全体のゲインを大きくとるとＯＰアンプ１，２
．３のオフセツト電圧の影響を無視することができない
。特にＭＯＳ（ＣＭＯＳを含む）ＬＳＩの場合バイポー
ラＩＣに比べて、この影響が顕著である。すなわち、数
ｍＷの入力信号に対し、各ＯＰアンプは同程度のオフセ
ツト電圧を生じる。
Ｉ化と称す）する際に、第１にＬＳＩ上の抵抗値の精度
が悪く、かつ、温度ドリフトが大きいという問題がある
。前者の精度では、抵抗値の絶対値で数十パーセント、
比で数パーセントの誤差を生ずる。また、後者の温度ド
リフトについては抵抗率に依存するが数パーセント／℃
程度のドリフトを生ずる。従つて、これを前置増幅器と
した場合、ゲインの精度と安定性を確保することができ
ない。また、ＬＳＩ化する際第２に、低レベル信号を扱
う場合、全体のゲインを大きくとるとＯＰアンプ１，２
．３のオフセツト電圧の影響を無視することができない
。特にＭＯＳ（ＣＭＯＳを含む）ＬＳＩの場合バイポー
ラＩＣに比べて、この影響が顕著である。すなわち、数
ｍＷの入力信号に対し、各ＯＰアンプは同程度のオフセ
ツト電圧を生じる。
オフセツト電圧の影響を除去するためにチヨツパ型アン
プが従来から用いられている。例えばそノ基本的な構成
はＥｌｅｃｔｒｏｎｉｃｓ誌１９７３ 年９２７日号に
チヨツパを交流結合アンプの形で示されているがこの目
的をオフセツト電圧対策に絞られている。
プが従来から用いられている。例えばそノ基本的な構成
はＥｌｅｃｔｒｏｎｉｃｓ誌１９７３ 年９２７日号に
チヨツパを交流結合アンプの形で示されているがこの目
的をオフセツト電圧対策に絞られている。
最近ＭＯＳ・ＬＳＩがアナログ回路に適用されつつある
。ＭＯＳ （ＣＭＯＳを含む）ＬＳＩの適用範囲が広が
るにつれて１／ｆノイズが問題になる。特に低レベル信
号を扱かう場合、無視することができなくなる。
。ＭＯＳ （ＣＭＯＳを含む）ＬＳＩの適用範囲が広が
るにつれて１／ｆノイズが問題になる。特に低レベル信
号を扱かう場合、無視することができなくなる。
以上の如く、前置増幅器をＬＳＩ、特にＭＯＳ技術によ
りＬＳＩ化する場合、入力オフセツト電圧、ゲインの精
度及び安定度、１／ｆノイズ対策の全てを満足しなけれ
ば実用に供することは困難である。
りＬＳＩ化する場合、入力オフセツト電圧、ゲインの精
度及び安定度、１／ｆノイズ対策の全てを満足しなけれ
ば実用に供することは困難である。
本発明の目的は、オフセツト電圧の影響を除去し、かつ
ゲイン精度及び安定性の優れた増幅器を提供することに
ある。
ゲイン精度及び安定性の優れた増幅器を提供することに
ある。
本発明は、ＯＰアンプの使用帯域における増幅率をコン
デンサによつてのみ規制できるようにすることによりオ
フセツト電圧の影響を除去し、かつゲイン精度及び安定
性を得ようというものである。
デンサによつてのみ規制できるようにすることによりオ
フセツト電圧の影響を除去し、かつゲイン精度及び安定
性を得ようというものである。
以下、本発明の実施例について説明する。
第２図には、本発明の一実施例が示されている。
図において、Ｖ１１信号の入力端子Ａには、スイツチＳ
１，Ｓ２が接続されている。このスイツチＳ１の他端に
は、ＯＰアンプ１１の（＋）入力端子が接続されている
。また、スイツチＳ２の他端には、ＯＰアンプ１２の（
＋）入力端子が接続さｎている。
１，Ｓ２が接続されている。このスイツチＳ１の他端に
は、ＯＰアンプ１１の（＋）入力端子が接続されている
。また、スイツチＳ２の他端には、ＯＰアンプ１２の（
＋）入力端子が接続さｎている。
このＯＰアンプ１１の（−）入力端子には、抵抗Ｒ１０
とコンデンサＣ１の直列回路を介してＯＰアンプ１２の
（−）入力端子が接続されている。また、このＯＰアン
プ１１の出力端子は、抵抗Ｒ１２を介してＯＰアンプ１
１の（−）入力端子に、また、コンデンサＣ２を介して
ＯＰアンプ１１の（−）入力端子に接続されている。ま
た、ＯＰアンプ１１の出力端子には、抵抗Ｒ１４が接続
されており、この抵抗Ｒ１４の他端には、コンデンサＣ
４とコンデンサＣ５が接続さｎている。このコンデンサ
Ｃ４とコンデンサＣ５の他端とはＯＰアンプ１３の（−
）入力端子が接続されている。このＯＰアンプ１３の出
力端子と（−）入力端子とは、抵抗Ｒ１６とコンデンサ
Ｃ７との並列回路を介して橋絡されている。
とコンデンサＣ１の直列回路を介してＯＰアンプ１２の
（−）入力端子が接続されている。また、このＯＰアン
プ１１の出力端子は、抵抗Ｒ１２を介してＯＰアンプ１
１の（−）入力端子に、また、コンデンサＣ２を介して
ＯＰアンプ１１の（−）入力端子に接続されている。ま
た、ＯＰアンプ１１の出力端子には、抵抗Ｒ１４が接続
されており、この抵抗Ｒ１４の他端には、コンデンサＣ
４とコンデンサＣ５が接続さｎている。このコンデンサ
Ｃ４とコンデンサＣ５の他端とはＯＰアンプ１３の（−
）入力端子が接続されている。このＯＰアンプ１３の出
力端子と（−）入力端子とは、抵抗Ｒ１６とコンデンサ
Ｃ７との並列回路を介して橋絡されている。
一方、Ｖ１２信号の入力端子Ｂには、スイツチＳ３．Ｓ
４が接続されている。このスイツチＳ３，Ｓ４と、前記
スイツチＳ１．Ｓ２とによつて第１の極性切換回路１０
が構成されている。このスイツチＳ３の他端には、ＯＰ
アンプ１１の（＋）入力端子が接続されており、スイツ
チＳ４の他端にはＯＰアンプ１２の（＋）入力端子が接
続さｎている。
４が接続されている。このスイツチＳ３，Ｓ４と、前記
スイツチＳ１．Ｓ２とによつて第１の極性切換回路１０
が構成されている。このスイツチＳ３の他端には、ＯＰ
アンプ１１の（＋）入力端子が接続されており、スイツ
チＳ４の他端にはＯＰアンプ１２の（＋）入力端子が接
続さｎている。
このＯＰアンプ１２の出力端子と（−）入力端子とは抵
抗Ｒ１３とコンデンサＣ８との並列回路によつて橋絡さ
れている。このＯＰアンプ１２、抵抗Ｒ１３、コンデン
サＣ８と、前記ＯＰアンプ１１、抵抗Ｒ１０，Ｒ１１，
Ｒ１２、コンデンサＣ１、Ｃ２とによつて、高入力イン
ピーダンスを低出力インピーダンスに変換するバツファ
回路１６が構成されている。
抗Ｒ１３とコンデンサＣ８との並列回路によつて橋絡さ
れている。このＯＰアンプ１２、抵抗Ｒ１３、コンデン
サＣ８と、前記ＯＰアンプ１１、抵抗Ｒ１０，Ｒ１１，
Ｒ１２、コンデンサＣ１、Ｃ２とによつて、高入力イン
ピーダンスを低出力インピーダンスに変換するバツファ
回路１６が構成されている。
また、ＯＰアンプ１２の出力端子には、抵抗Ｒ１５とコ
ンデンサＣ６の直列回路を介してＯＰアンプ１３の（＋
）入力端子が接続されている。この抵抗Ｒ１５、コンデ
ンサＣ６と、前記抵抗Ｒ１４、コンデンサＣ４，Ｃ５と
によつて入力回路１７が構成されている。
ンデンサＣ６の直列回路を介してＯＰアンプ１３の（＋
）入力端子が接続されている。この抵抗Ｒ１５、コンデ
ンサＣ６と、前記抵抗Ｒ１４、コンデンサＣ４，Ｃ５と
によつて入力回路１７が構成されている。
また、ＯＰアンプ１３の（＋）入力端子は、抵抗Ｒ１７
とコンデンサＣ８の並列回路を介して接地されている。
とコンデンサＣ８の並列回路を介して接地されている。
この抵抗Ｒ１７、コンデンサＣ８とによつて接地回路１
９が構成されている。
９が構成されている。
また、ＯＰアンプ１３の出力端子と（−）入力端子間を
接続する抵抗Ｒ１６とコンデンサＣ７とによつてフイー
ドバツク回路１８が構成されている。
接続する抵抗Ｒ１６とコンデンサＣ７とによつてフイー
ドバツク回路１８が構成されている。
また、ＯＰアンプ１３の出力端子には、抵抗Ｒ１８が接
続されており、この抵抗Ｒ１８の他端には、スイツチＳ
５とスイツチＳ６が接続されている。
続されており、この抵抗Ｒ１８の他端には、スイツチＳ
５とスイツチＳ６が接続されている。
このスイツチＳ５の他端には、スイツチＳ７と、スイツ
チＳ９と、コンデンサＣ９を介してスイツチＳ１０とが
接続されている。また、スイツチＳ６の他端には、スイ
ツチＳ８とスイツチＳ１０とが接続されている。このス
イツチＳ７とスイツチＳ８とスイツチＳ１０の他端は、
それぞれ接地されている。また、スイツチＳ９の他端に
は、０Ｐアンプ１４の（＋）入力端子が接続されている
。
チＳ９と、コンデンサＣ９を介してスイツチＳ１０とが
接続されている。また、スイツチＳ６の他端には、スイ
ツチＳ８とスイツチＳ１０とが接続されている。このス
イツチＳ７とスイツチＳ８とスイツチＳ１０の他端は、
それぞれ接地されている。また、スイツチＳ９の他端に
は、０Ｐアンプ１４の（＋）入力端子が接続されている
。
このＯＦアンプ１４の出力端子と（−）入力端子とは橋
絡されている。また、ＯＰアンプ１４の（＋）入力端子
はコンデンサＣ１０を介して接地されている。
絡されている。また、ＯＰアンプ１４の（＋）入力端子
はコンデンサＣ１０を介して接地されている。
このスイツチＳ５，Ｓ６，Ｓ７．Ｓ８によつて第２の極
性切換回路２０が構成されておシ、スイツチＳ９，Ｓ１
０によつて出力用アナログスイツチ２１が構成されてい
る。
性切換回路２０が構成されておシ、スイツチＳ９，Ｓ１
０によつて出力用アナログスイツチ２１が構成されてい
る。
前記第１の極性切換回路１０と、第２の極性切換回路２
０と、出力用アナログスイツチ２１とは制御回路１５に
よつて同期して作動するように構成されている。
０と、出力用アナログスイツチ２１とは制御回路１５に
よつて同期して作動するように構成されている。
次に、本実施例の動作について説明する。
第３図には、第２図の動作を示すタイムチヤートが示さ
れている。第３図（Ａ）は、第１の極性切換回路１０と
第２の極性切換回路２０のスイツチＳ１，Ｓ４，Ｓ５．
Ｓ８のオン状態を示すものである。また、第３図（Ｂ）
は、第１の極性切換回路１０と第２の極性切換回路２０
のスイツチＳ２．Ｓ３，Ｓ６．Ｓ７のオン状態を示すも
のである。第３図（Ｃ）は、Ｖ１１−Ｖ１２の入力差動
電圧の極性が反転して入力される状態を示すものである
。
れている。第３図（Ａ）は、第１の極性切換回路１０と
第２の極性切換回路２０のスイツチＳ１，Ｓ４，Ｓ５．
Ｓ８のオン状態を示すものである。また、第３図（Ｂ）
は、第１の極性切換回路１０と第２の極性切換回路２０
のスイツチＳ２．Ｓ３，Ｓ６．Ｓ７のオン状態を示すも
のである。第３図（Ｃ）は、Ｖ１１−Ｖ１２の入力差動
電圧の極性が反転して入力される状態を示すものである
。
いま、ＯＰアンプ１１．１２を中心に構成されるバツフ
ァ回路１６の伝達関数Ｇ１は、コンデンサＣ１，Ｃ２，
Ｃ３、抵抗Ｒ１０，Ｒ１１，Ｒ１２，Ｒ１３を、 Ｃ１ ＝Ｃ２＝Ｃｆ１ ｃ３ ＝Ｃｉ１Ｒ１０＝Ｒｉ
１１ Ｒ１１＝Ｒｉ１２Ｒ１２＝ Ｒ１３＝ Ｒｆ
１ とすると、 となる。
ァ回路１６の伝達関数Ｇ１は、コンデンサＣ１，Ｃ２，
Ｃ３、抵抗Ｒ１０，Ｒ１１，Ｒ１２，Ｒ１３を、 Ｃ１ ＝Ｃ２＝Ｃｆ１ ｃ３ ＝Ｃｉ１Ｒ１０＝Ｒｉ
１１ Ｒ１１＝Ｒｉ１２Ｒ１２＝ Ｒ１３＝ Ｒｆ
１ とすると、 となる。
ここでいま、
１＜＜ ω１１Ｃｉ１Ｒｉ１２ １＜＜ｗ１２Ｃｆ１
Ｒｆ１の帯域について考えると、伝達関数Ｇ１は、とな
り、さらに、 Ｒｉ１１ ＜＜ Ｒｉ１２ とすると伝達関数Ｇ１は となる。すなわち、ゲインは、コンデンサの容量比によ
つて決定することができる。
Ｒｆ１の帯域について考えると、伝達関数Ｇ１は、とな
り、さらに、 Ｒｉ１１ ＜＜ Ｒｉ１２ とすると伝達関数Ｇ１は となる。すなわち、ゲインは、コンデンサの容量比によ
つて決定することができる。
なお、ここで
である。
また、
１＜＜ｗ１１Ｃｉ１Ｒｉ１２ ω１２Ｃｆ１Ｒｆ１＜
＜１の帯域について考えると、伝達関数Ｇ１は、となる
。いま、 Ｒｉ１１ ＜＜ Ｒｉ１２ とすると、伝達関数Ｇ１は、 Ｇ１＝１＋２ＳＣｉ１ Ｒｆ１ ・・・・・・・・・・
・・・・・（９）となる。
＜１の帯域について考えると、伝達関数Ｇ１は、となる
。いま、 Ｒｉ１１ ＜＜ Ｒｉ１２ とすると、伝達関数Ｇ１は、 Ｇ１＝１＋２ＳＣｉ１ Ｒｆ１ ・・・・・・・・・・
・・・・・（９）となる。
さらに、
１＜＜ω１１Ｃ１１Ｒｉ２ １＜＜ｗ１２Ｃｆ１Ｒｆ
１の帯域について考えると、伝達関数Ｇ１は、となる。
１の帯域について考えると、伝達関数Ｇ１は、となる。
したがって１段目増幅段の周波数特性は、第４図に示す
如き特性となる。
如き特性となる。
次に、ＯＰアンプ１３によつて構成される増幅部である
２段目の増幅回路の伝達特性について説明する。このＯ
Ｐアンプ１３による伝達関数Ｇ２は、抵抗Ｒ１４，Ｒ１
５，Ｒ１６，Ｒ１７、コンデンサＣ４，Ｃ５，Ｃ６，Ｃ
７，Ｃ８を、Ｒ１４＝ Ｒ１５＝ Ｒｉ２ Ｒ１６
＝ Ｒ１７＝ Ｒｆ２Ｃ４＝ Ｃ５＝Ｃ６＝ Ｃｉ２
Ｃ７＝ Ｃ８＝ Ｃｆ２とすると、 となる。
２段目の増幅回路の伝達特性について説明する。このＯ
Ｐアンプ１３による伝達関数Ｇ２は、抵抗Ｒ１４，Ｒ１
５，Ｒ１６，Ｒ１７、コンデンサＣ４，Ｃ５，Ｃ６，Ｃ
７，Ｃ８を、Ｒ１４＝ Ｒ１５＝ Ｒｉ２ Ｒ１６
＝ Ｒ１７＝ Ｒｆ２Ｃ４＝ Ｃ５＝Ｃ６＝ Ｃｉ２
Ｃ７＝ Ｃ８＝ Ｃｆ２とすると、 となる。
ここでいま、
−１＜＜ω２１Ｃｆ２Ｒｆ２ ω２２Ｃｉ２Ｒｉ２
＜＜ １の帯域について考えると、伝達関数Ｇ２は、と
なる。したがつて、ゲインは、コンデンサの容量比によ
つて決定される。
＜＜ １の帯域について考えると、伝達関数Ｇ２は、と
なる。したがつて、ゲインは、コンデンサの容量比によ
つて決定される。
なお、ω２１、ω２２は
である。
したがつて、２段目増幅段の周波数特性は、第５図に示
す如き特性となる。
す如き特性となる。
いま、ここで、
ω１２＝ω２１ ω１３＝ω２２
とすると
Ｃｆ１Ｒｆ１ ＝ Ｃｆ２Ｒｆ２ ・・・・・・・
・・・・・・・・ （１６）Ｃｉ１Ｒｉ１＝Ｃｉ２Ｒｉ
２ ・・・・・・・・・・・・・・・ （１７）とな
り、総合周波数特性は、第６図に示す如くなる。
・・・・・・・・ （１６）Ｃｉ１Ｒｉ１＝Ｃｉ２Ｒｉ
２ ・・・・・・・・・・・・・・・ （１７）とな
り、総合周波数特性は、第６図に示す如くなる。
したがつて、入力端子Ａ、Ｂから入力される信号は、バ
ツファ回路１６において増幅され、ＯＰアンプ１３には
、両信号の差の電圧Ｖ０１、Ｖ０１＝Ｖ０１１−Ｖ０１
２ なる第３図（Ｄ）に示す如き信号が入力される。
ツファ回路１６において増幅され、ＯＰアンプ１３には
、両信号の差の電圧Ｖ０１、Ｖ０１＝Ｖ０１１−Ｖ０１
２ なる第３図（Ｄ）に示す如き信号が入力される。
この入力信号Ｖ０１は、ＯＰアンプ１３において増幅（
増幅率はＧ２）され、第３図（Ｅ）に示す如きＶ０２な
る信号が出力される。
増幅率はＧ２）され、第３図（Ｅ）に示す如きＶ０２な
る信号が出力される。
いずれも、上記のゲイン倍の出力電圧を出力するが、正
確には、それぞれのＯＰアンプのオフセツト電圧の影響
を受け Ｖ０１’＝Ｖ０１±Ｖｏｆ１・・・・・・・・・・・・
（１８）■０２′＝ｖ０２士ｖ０ｆ２・・・・・・・・
・・・・（１９）（１８） （１９）ともｖ０１’、ｖ
０２’は各出力電圧の波高値の絶対値を示し、士の符号
は出力電圧の極性に対応する。第２の極性切換回路２０
は、ＯＰアンプ１３の出力を同期整流する回路であるが
、上記オフセツト電圧の影響によシ、この電圧ｖ０３＝
Ｖ０３１−Ｖ０３２は第３図（Ｆ）に示すごとく一定値
にはならない。この出力電圧Ｖ０３を出力コンデンサＣ
９に充電した後、第２の極性切換回路２０の各スイツチ
Ｓ５〜Ｓ８の全てがオープン状態の間に第３図（Ｇ）に
示すタイミングでスイツチＳ９Ｓ１０をオンし、出力コ
ンデンサＣ９のチヤージを積分コンデンサＣ１０に積分
する。このように、第２極性切換回路２０、スイツチＳ
９，Ｓ１０と出力コンデンサＣ９によシスイツチトキヤ
パシタを構成しておシ、このスイツチトキヤパシタが積
分回路に接続される場合は、前記のオフセツト電圧の影
響は積分の結果キヤンセルされて零になる。なお第３図
に示す如く、出力コンデンサＣ９のチヤージを積分回路
に注入している間に、第１の極性切換回路１０は、次の
動作に移行することができる。
確には、それぞれのＯＰアンプのオフセツト電圧の影響
を受け Ｖ０１’＝Ｖ０１±Ｖｏｆ１・・・・・・・・・・・・
（１８）■０２′＝ｖ０２士ｖ０ｆ２・・・・・・・・
・・・・（１９）（１８） （１９）ともｖ０１’、ｖ
０２’は各出力電圧の波高値の絶対値を示し、士の符号
は出力電圧の極性に対応する。第２の極性切換回路２０
は、ＯＰアンプ１３の出力を同期整流する回路であるが
、上記オフセツト電圧の影響によシ、この電圧ｖ０３＝
Ｖ０３１−Ｖ０３２は第３図（Ｆ）に示すごとく一定値
にはならない。この出力電圧Ｖ０３を出力コンデンサＣ
９に充電した後、第２の極性切換回路２０の各スイツチ
Ｓ５〜Ｓ８の全てがオープン状態の間に第３図（Ｇ）に
示すタイミングでスイツチＳ９Ｓ１０をオンし、出力コ
ンデンサＣ９のチヤージを積分コンデンサＣ１０に積分
する。このように、第２極性切換回路２０、スイツチＳ
９，Ｓ１０と出力コンデンサＣ９によシスイツチトキヤ
パシタを構成しておシ、このスイツチトキヤパシタが積
分回路に接続される場合は、前記のオフセツト電圧の影
響は積分の結果キヤンセルされて零になる。なお第３図
に示す如く、出力コンデンサＣ９のチヤージを積分回路
に注入している間に、第１の極性切換回路１０は、次の
動作に移行することができる。
以上説明した如く、本発明によればオペアンプ１３を中
心とする増幅回路のゲインはコンデンサの容量比Ｃｉ／
Ｃｆで決まる。ＭＯＳ・ＬＳＩ内におけるコンデンサは
最も性能の良い部品であり、絶対値誤差は数パーセント
以内、容量比の誤差は０．１パーセント以下、温度変化
及び電圧依存性とも抵抗の約１／２０以下である。この
ように良質の部品でおるコンデンサの容量比でゲインが
決定されることは、ゲイン精度及び安定性共に極めて優
れていることを意味する。更にＯＰアンプ１１゜１２を
中心とするバツファ回路のゲインも上記と同様に（７）
式で表わされる容量比によシ設定することが可能であり
、上と同様の優れた増幅回路を得ることができる。した
がつて、本実施例によれば、このように２段の良質の増
幅段を得られ、高ゲインの良質な増幅器を得ることがで
きる。
心とする増幅回路のゲインはコンデンサの容量比Ｃｉ／
Ｃｆで決まる。ＭＯＳ・ＬＳＩ内におけるコンデンサは
最も性能の良い部品であり、絶対値誤差は数パーセント
以内、容量比の誤差は０．１パーセント以下、温度変化
及び電圧依存性とも抵抗の約１／２０以下である。この
ように良質の部品でおるコンデンサの容量比でゲインが
決定されることは、ゲイン精度及び安定性共に極めて優
れていることを意味する。更にＯＰアンプ１１゜１２を
中心とするバツファ回路のゲインも上記と同様に（７）
式で表わされる容量比によシ設定することが可能であり
、上と同様の優れた増幅回路を得ることができる。した
がつて、本実施例によれば、このように２段の良質の増
幅段を得られ、高ゲインの良質な増幅器を得ることがで
きる。
さらに、本実施例によれば、増幅回路のＯＰアンプ１３
のフイードバツク回路に抵抗Ｒ１２＝Ｒ１３＝Ｒｆ１を
並列に挿入することによりω１２＝１／Ｃｆ１Ｒｆ１以
下の帯域のゲイン２０ｄＢ／ｄｅｃで減衰させることが
できる。また、本実施例によれば入カバツファ回路のフ
イードバツクコンデンサＣ１＝Ｃｉ１に並列抵抗Ｒｉ１
２が挿入されていることによりω１１＝１／Ｃｉ１＋Ｒ
ｉ１２以下のゲインを０ｄＢまで減衰させることができ
る。また、さらに本実施例によればＭＯＳにおいては、
バイポーラトランジスタの２０〜４０倍もめるといわれ
る１／ｆノイズを、特に部類になる低周波領域で極めて
有効に減衰させることが可能になる。更に計測制御用の
前置増幅器として問題になる電源周波数のノイズをも有
効に減衰させるととが可能になり、全体として外来ノイ
ズ及び内部ノイズに対しＳ／Ｎ比の良好な前置増幅器を
構成することが可能になる。
のフイードバツク回路に抵抗Ｒ１２＝Ｒ１３＝Ｒｆ１を
並列に挿入することによりω１２＝１／Ｃｆ１Ｒｆ１以
下の帯域のゲイン２０ｄＢ／ｄｅｃで減衰させることが
できる。また、本実施例によれば入カバツファ回路のフ
イードバツクコンデンサＣ１＝Ｃｉ１に並列抵抗Ｒｉ１
２が挿入されていることによりω１１＝１／Ｃｉ１＋Ｒ
ｉ１２以下のゲインを０ｄＢまで減衰させることができ
る。また、さらに本実施例によればＭＯＳにおいては、
バイポーラトランジスタの２０〜４０倍もめるといわれ
る１／ｆノイズを、特に部類になる低周波領域で極めて
有効に減衰させることが可能になる。更に計測制御用の
前置増幅器として問題になる電源周波数のノイズをも有
効に減衰させるととが可能になり、全体として外来ノイ
ズ及び内部ノイズに対しＳ／Ｎ比の良好な前置増幅器を
構成することが可能になる。
また、更に本実施例によれば２段の増幅段を構成するど
のコンデンサの容量値を、アナログスイツチと複数のコ
ンデンサ群により切換えても、容易にかつ安定にゲイン
を可変にすることができる。
のコンデンサの容量値を、アナログスイツチと複数のコ
ンデンサ群により切換えても、容易にかつ安定にゲイン
を可変にすることができる。
また実施例の如き、チヨツパ型アンプは、一種のサンプ
リング回路であり、サンプリング（チヨツピング）周波
数より高域の周波数成分はノイズ源になる。このような
プロセスで発生するノイズは、コンデンサＣ１に接続す
る直列コンデンサＣ５，Ｃ６または抵抗Ｒ１４，Ｒ１５
により任意の周波数より高域のゲインを、低域側と同様
に減衰させることが可能で、これにより有効に除去する
ことができる。
リング回路であり、サンプリング（チヨツピング）周波
数より高域の周波数成分はノイズ源になる。このような
プロセスで発生するノイズは、コンデンサＣ１に接続す
る直列コンデンサＣ５，Ｃ６または抵抗Ｒ１４，Ｒ１５
により任意の周波数より高域のゲインを、低域側と同様
に減衰させることが可能で、これにより有効に除去する
ことができる。
第７図には、本発明の他の実施例が示されている。図中
第２図図示実施例と同一の符号の付されているものは同
一の部品・同一の機能を有するものである。第７図は、
第２図の出力部のみを示したもので第２の極性切換回路
２０の出力端子に、出力コンデンサＣ９に代えて、２個
の出力コンデンサＣ９１，Ｃ９２を接続したもので、そ
れぞれ正極性出力用及び負極性出力用コンデンサを構成
している。この２個のコンデンサを設けたことよシ、ス
イツチＳ１１、Ｓ１２が設けられている。
第２図図示実施例と同一の符号の付されているものは同
一の部品・同一の機能を有するものである。第７図は、
第２図の出力部のみを示したもので第２の極性切換回路
２０の出力端子に、出力コンデンサＣ９に代えて、２個
の出力コンデンサＣ９１，Ｃ９２を接続したもので、そ
れぞれ正極性出力用及び負極性出力用コンデンサを構成
している。この２個のコンデンサを設けたことよシ、ス
イツチＳ１１、Ｓ１２が設けられている。
第８図には、第７図図示スイツチの動作を示すタイムチ
ヤートが示されている。第８図（Ａ）はスイツチＳ５．
Ｓ６のオン状態を、第８図（Ｂ）はスイツチＳ７，Ｓ８
８のオン状態を、第８図（Ｃ）はスイツチＳ９，Ｓ１０
のオン状態を、第８図（Ｄ）はスイツチＳ１１，Ｓ１２
のオン状態をそれぞれ示している。本実施例は、ＯＰア
／ブ１３の出力を充電するタイミングと、積分回路へ放
電するタイミングを完全に重複させるため、スイツチＳ
１１，Ｓ１２、コンデンサＣ９１，Ｃ９２を設けて２組
のスイツチトキヤパシタを構成している。
ヤートが示されている。第８図（Ａ）はスイツチＳ５．
Ｓ６のオン状態を、第８図（Ｂ）はスイツチＳ７，Ｓ８
８のオン状態を、第８図（Ｃ）はスイツチＳ９，Ｓ１０
のオン状態を、第８図（Ｄ）はスイツチＳ１１，Ｓ１２
のオン状態をそれぞれ示している。本実施例は、ＯＰア
／ブ１３の出力を充電するタイミングと、積分回路へ放
電するタイミングを完全に重複させるため、スイツチＳ
１１，Ｓ１２、コンデンサＣ９１，Ｃ９２を設けて２組
のスイツチトキヤパシタを構成している。
したがつて、本実施例によれば、出力コンデンサＣ９１
，Ｃ９２をスイツチトキヤパシタとして使用する出力形
式にしたときのチヨツパ周波数を高くすることが可能と
なる。
，Ｃ９２をスイツチトキヤパシタとして使用する出力形
式にしたときのチヨツパ周波数を高くすることが可能と
なる。
以上説明したように、本発明によれば、オフセツト電圧
の影響を除去し、かつゲイン精度及び安定性を得ること
ができる。
の影響を除去し、かつゲイン精度及び安定性を得ること
ができる。
第１図は従来のインスツルメンテ−シヨンアンプの回路
構成図、第２図は本発明の実施例を示す回路構成図、第
３図は第２図図示実施例のタイムチヤート、第４図は第
２図図示実施例第１段目の増幅特性図、第５図は第２図
図示実施例第２段目の増幅特性図、第６図は第２図図示
実施例の総合増幅特性図、第７図は本発明の他の実施例
を示す回路構成図、第８図は第７図図示スイツチのオン
状態を示す図である。 １０・・・第１の極性切換回路、１１，１２，１３，１
４・・・ＯＰアンプ、１６・・・バツファ回路、１７・
・・入力回路、１８・・・フイードバツク回路、１９・
・・接地回路、２０・・・第２の極性切換回路、２１・
・・出力用アナログスイツチ。
構成図、第２図は本発明の実施例を示す回路構成図、第
３図は第２図図示実施例のタイムチヤート、第４図は第
２図図示実施例第１段目の増幅特性図、第５図は第２図
図示実施例第２段目の増幅特性図、第６図は第２図図示
実施例の総合増幅特性図、第７図は本発明の他の実施例
を示す回路構成図、第８図は第７図図示スイツチのオン
状態を示す図である。 １０・・・第１の極性切換回路、１１，１２，１３，１
４・・・ＯＰアンプ、１６・・・バツファ回路、１７・
・・入力回路、１８・・・フイードバツク回路、１９・
・・接地回路、２０・・・第２の極性切換回路、２１・
・・出力用アナログスイツチ。
Claims (1)
- 【特許請求の範囲】 １、極性の異なる入力信号の入力を相互に切換える第１
の極性切換え手段と、直列コンデンサによつて構成され
る入力回路を有し前記第１の極性切換え手段からの入力
信号を増幅する増幅手段と、前記増幅手段の出力電圧を
規制するコンデンサを有するフイードバツク手段と、前
記増幅手段からの極性の異なる出力信号の出力を相互に
切換え前記第１の極性切換え手段と同期して動作する第
２の極性切換え手段とを有することを特徴とする増幅器
。 ２、特許請求の範囲第１項記載の発明において、上記フ
イードバツク手段は、抵抗が前記コンデンサに並列に接
続されていることを特徴とする増幅器。 ３、極性の異なる入力信号の入力を相互に切換える第１
の極性切換え手段と、直列コンデンサによつて構成され
る入力回路を有し前記第１の極性切換え手段からの入力
信号を増幅する増幅手段と、前記増幅手段の出力電圧を
規制するコンデンサを有するフイードバツク手段と、前
記増幅手段からの極性の異なる出力信号の出力を相互に
切換え前記第１の極性切換え手段と同期して動作する第
２の極性切換え手段とを備えた増幅器において、上記第
１の極性切換手段と上記入力手段の間に２個の演算増幅
器を挿入接続したことを特徴とする増幅器。 ４、特許請求の範囲第３項記載の発明において、上記２
個の演算増幅器の接続は、上記第１の極性切換手段の出
力を各正相入力に、出力を上記入力手段に行なうことを
特徴とする増幅器。 ５、極性の異なる入力信号の入力を相互に切換える第１
の極性切換え手段と、直列コンデンサによつて構成され
る入力回路を有し前記第１の極性切換え手段からの入力
信号を増幅する増幅手段と、前記増幅手段の出力電圧を
規制するコンデンサを有するフイードバツク手段と、前
記増幅手段からの極性の異なる出力信号の出力を相互に
切換え前記第１の極性切換え手段と同期して動作する第
２の極性切換え手段とを備えた増幅器において、上記入
力回路を構成するコンデンサに直列に抵抗を挿入接続し
たことを特徴とする増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56179715A JPS5881315A (ja) | 1981-11-11 | 1981-11-11 | 増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56179715A JPS5881315A (ja) | 1981-11-11 | 1981-11-11 | 増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5881315A true JPS5881315A (ja) | 1983-05-16 |
Family
ID=16070600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56179715A Pending JPS5881315A (ja) | 1981-11-11 | 1981-11-11 | 増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5881315A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014225742A (ja) * | 2013-05-15 | 2014-12-04 | ルネサスエレクトロニクス株式会社 | 信号処理回路、レゾルバデジタルコンバータ、およびマルチパスネステッドミラー増幅回路 |
-
1981
- 1981-11-11 JP JP56179715A patent/JPS5881315A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014225742A (ja) * | 2013-05-15 | 2014-12-04 | ルネサスエレクトロニクス株式会社 | 信号処理回路、レゾルバデジタルコンバータ、およびマルチパスネステッドミラー増幅回路 |
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