JPH01208006A - 全差動形増幅器 - Google Patents
全差動形増幅器Info
- Publication number
- JPH01208006A JPH01208006A JP3332388A JP3332388A JPH01208006A JP H01208006 A JPH01208006 A JP H01208006A JP 3332388 A JP3332388 A JP 3332388A JP 3332388 A JP3332388 A JP 3332388A JP H01208006 A JPH01208006 A JP H01208006A
- Authority
- JP
- Japan
- Prior art keywords
- terminals
- bias voltage
- circuit
- terminal
- circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 13
- 230000008030 elimination Effects 0.000 abstract 1
- 238000003379 elimination reaction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- IRLPACMLTUPBCL-KQYNXXCUSA-N 5'-adenylyl sulfate Chemical compound C1=NC=2C(N)=NC=NC=2N1[C@@H]1O[C@H](COP(O)(=O)OS(O)(=O)=O)[C@@H](O)[C@H]1O IRLPACMLTUPBCL-KQYNXXCUSA-N 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＯＳアナログ回路技術に関し、特に全差動
形増幅器に関する。
形増幅器に関する。
従来、この種の全差動形増幅器においては、第３図や第
４図に示す様な回路構成が取られていた。
４図に示す様な回路構成が取られていた。
第３図の回路図は、Ｔ、Ｃ，Ｃｈｏｉらによって提案さ
れた回路で“旧ｇｈ Ｆｒｅｑｕｅｎｃｙ ＣＭＯ３５
ｗ１ｔｃｈｅｄ−Ｃａｐａｃｉｔｏｒ Ｆｉｌｔｅｒｓ
ｆｏｒ ＣｏｍｍｕｎｉｃａｔｉｏｎｓＡｐｐｌｉ
ｃａｉｏｎ” ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ ５
ｏｌｉｄ−ｓｔａｔｅｓＣＩｒｃｕｒｔｓ、 Ｖｏｌ
、５Ｃ−１８，ＮＯ，６，Ｄｅｃｅｍｂｅｒ１９８３に
掲載されている。本回路で入力端子ＩＮ＋、ＩＮ−に受
けた入力信号を差動形式に接続されたトランジスタＭ３
１．Ｍ３２で増幅し、出力端子ＯＵＴから得られる出力
電圧をトランジスタＭ３５．Ｍ４０がトランジスタＭ３
６．Ｍ４１のソース電位に負帰還をかけている。トラン
ジスタＭ３６．Ｍ４１のソースは互いに接続されている
ので、出力端子ＯＵＴ＋、０ＵＴ−の電位が逆相の場合
は帰還は掛からず、同相の場合は帰還が掛かる。従って
、入力信号の同相成分だけが除去できる。
れた回路で“旧ｇｈ Ｆｒｅｑｕｅｎｃｙ ＣＭＯ３５
ｗ１ｔｃｈｅｄ−Ｃａｐａｃｉｔｏｒ Ｆｉｌｔｅｒｓ
ｆｏｒ ＣｏｍｍｕｎｉｃａｔｉｏｎｓＡｐｐｌｉ
ｃａｉｏｎ” ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ ５
ｏｌｉｄ−ｓｔａｔｅｓＣＩｒｃｕｒｔｓ、 Ｖｏｌ
、５Ｃ−１８，ＮＯ，６，Ｄｅｃｅｍｂｅｒ１９８３に
掲載されている。本回路で入力端子ＩＮ＋、ＩＮ−に受
けた入力信号を差動形式に接続されたトランジスタＭ３
１．Ｍ３２で増幅し、出力端子ＯＵＴから得られる出力
電圧をトランジスタＭ３５．Ｍ４０がトランジスタＭ３
６．Ｍ４１のソース電位に負帰還をかけている。トラン
ジスタＭ３６．Ｍ４１のソースは互いに接続されている
ので、出力端子ＯＵＴ＋、０ＵＴ−の電位が逆相の場合
は帰還は掛からず、同相の場合は帰還が掛かる。従って
、入力信号の同相成分だけが除去できる。
第４図の回路は、Ｄ、Ｂ、Ｒｉｂｎｅｒらによって提案
された回路”８０ＭＨ２ＬＯＷ ０ＦＦＳＥ Ｔ ＣＭ
Ｏ５ＦＵＬＬＹＤＩＦＦＥＲＥＮＴＩＡＬ ＡＮＤ ５
ＩＮＧＬＥ−ＥＮＤＥＤ ＯＰ ＡＭＰＳ”ＰＲＯＣＥ
ＥＤＩＮＧＳ ＯＦ ＩＥＥＥ １９８５ ＣＵＳＴＯ
Ｍ ＩＮＴＥＧＲＡＴＥＤＣＯＮＦＥＲＥＮＣＥｎ ｉ
に掲載されている。同回路では、入力端子ＩＮ＋、ＩＮ
−に受けた入力信号を差動形式に接続されたトランジス
タＭ５１．Ｍ５２で増幅し、トランジスタＭ５６．Ｍ５
７を介して出力端子ＯＵＴ＋、０ＵＴ−に出力し、この
出力電圧の同相電圧を主にトランジスタＭ６４〜Ｍ６７
で構成される二重平衡回路で除去している。トランジス
タＭ６４．Ｍ６５．並びにトランジスタＭ６６、Ｍ６７
で検出された同相成分は合成され、トランジスタＭ４４
．Ｍ４５のゲートに帰還されている。
された回路”８０ＭＨ２ＬＯＷ ０ＦＦＳＥ Ｔ ＣＭ
Ｏ５ＦＵＬＬＹＤＩＦＦＥＲＥＮＴＩＡＬ ＡＮＤ ５
ＩＮＧＬＥ−ＥＮＤＥＤ ＯＰ ＡＭＰＳ”ＰＲＯＣＥ
ＥＤＩＮＧＳ ＯＦ ＩＥＥＥ １９８５ ＣＵＳＴＯ
Ｍ ＩＮＴＥＧＲＡＴＥＤＣＯＮＦＥＲＥＮＣＥｎ ｉ
に掲載されている。同回路では、入力端子ＩＮ＋、ＩＮ
−に受けた入力信号を差動形式に接続されたトランジス
タＭ５１．Ｍ５２で増幅し、トランジスタＭ５６．Ｍ５
７を介して出力端子ＯＵＴ＋、０ＵＴ−に出力し、この
出力電圧の同相電圧を主にトランジスタＭ６４〜Ｍ６７
で構成される二重平衡回路で除去している。トランジス
タＭ６４．Ｍ６５．並びにトランジスタＭ６６、Ｍ６７
で検出された同相成分は合成され、トランジスタＭ４４
．Ｍ４５のゲートに帰還されている。
〔発明が解決しようとする課題〕
上述した従来の第３図に示す回路では、トランジスタＭ
３５．Ｍ４０はトライオード領域で動作しているため、
帰還利得が少なく、同相入力信号に対する帰還量が少な
いため、同相入力電圧が十分除去出来ないという欠点が
ある。
３５．Ｍ４０はトライオード領域で動作しているため、
帰還利得が少なく、同相入力信号に対する帰還量が少な
いため、同相入力電圧が十分除去出来ないという欠点が
ある。
また、上述した第４図に示す回路では、同相帰還回路部
の構成が複雑かつ信号経路が長いため、遅延時間が長く
なって高周波数領域での除去比が高くないという欠点が
あった。
の構成が複雑かつ信号経路が長いため、遅延時間が長く
なって高周波数領域での除去比が高くないという欠点が
あった。
本発明の目的は、帰還量が高く、かつその帰還回路の遅
延時間の短い回路を提供し、高同相入力電圧除去比を持
った全差動形増幅器を提供することにある。
延時間の短い回路を提供し、高同相入力電圧除去比を持
った全差動形増幅器を提供することにある。
本発明の全差動形増幅器は、二つのトランスコンダクタ
ンス形増幅回路と、これらトランスコンダクタンス形増
幅回路に適正なバイアス電圧を供給するバイアス電圧発
生回路とを含み、二つのトランスコンダクタンス形増幅
回路の同種のバイアス電圧入力端子同士がそれぞれ互い
に接続され、バイアス電圧入力端子がそれぞれアナログ
スイッチを介してバイアス電圧発生回路に接続され、二
つのトランスコンダクタンス形増幅回路の出力端子がバ
イアス電圧入力端子にキャパシタを介して接続されてい
る。
ンス形増幅回路と、これらトランスコンダクタンス形増
幅回路に適正なバイアス電圧を供給するバイアス電圧発
生回路とを含み、二つのトランスコンダクタンス形増幅
回路の同種のバイアス電圧入力端子同士がそれぞれ互い
に接続され、バイアス電圧入力端子がそれぞれアナログ
スイッチを介してバイアス電圧発生回路に接続され、二
つのトランスコンダクタンス形増幅回路の出力端子がバ
イアス電圧入力端子にキャパシタを介して接続されてい
る。
本発明によれば、第３図の従来例と比較して、帰還回路
が飽和領域で動作しているため、帰還量が多くて同相信
号除去比が高く、又、第４図の従来例と比較して、帰還
回路がキャパシタのみと単純で遅延時間が短いため、高
い周波数領域まで高い帰還量が得られ、高域での同相除
去比が高い。
が飽和領域で動作しているため、帰還量が多くて同相信
号除去比が高く、又、第４図の従来例と比較して、帰還
回路がキャパシタのみと単純で遅延時間が短いため、高
い周波数領域まで高い帰還量が得られ、高域での同相除
去比が高い。
次に、図面を参照して本発明をより詳細に説明する。
第１図は本発明の一実施例の回路構成図である。
トランスコンダクタンス形増幅回路１，２は同じ構成の
回路であり、各々第２図に示す回路構成をしている。各
トランスコンダクタンス形増幅回路１．２は電流源とし
てのトランジスタＭ６にトランジスタＭ１とＭ２の直列
回路とトランジスタＭ３〜Ｍ５の直列回路とが接続され
ており、入力端子ＩＮは一方の直列回路中のトランジス
タＭ１に与えられている。他のトランジスタＭ２〜Ｍ６
の各ゲートにはそれぞれバイアス電圧入力端子ＢＩＡＳ
１〜ＢＩＡＳ４が接続されている。出力端子はトランジ
スタＭ４とＭ５との接続点に接続されている。入力端子
ＩＮは入力端子１０．１１に該当し、出力端子ＯＵＴは
出力端子２０．２１に該当する。
回路であり、各々第２図に示す回路構成をしている。各
トランスコンダクタンス形増幅回路１．２は電流源とし
てのトランジスタＭ６にトランジスタＭ１とＭ２の直列
回路とトランジスタＭ３〜Ｍ５の直列回路とが接続され
ており、入力端子ＩＮは一方の直列回路中のトランジス
タＭ１に与えられている。他のトランジスタＭ２〜Ｍ６
の各ゲートにはそれぞれバイアス電圧入力端子ＢＩＡＳ
１〜ＢＩＡＳ４が接続されている。出力端子はトランジ
スタＭ４とＭ５との接続点に接続されている。入力端子
ＩＮは入力端子１０．１１に該当し、出力端子ＯＵＴは
出力端子２０．２１に該当する。
同様にバイアス電圧入力端子ＢＩＡＳＩ〜ＢＩＡＳ４は
それぞれバイアス電圧入力端子１２，１６、バイアス電
圧入力端子１３．１７、バイアス電圧入力端子１４．１
８、バイアス電圧入力端子１５゜１９に該当する。
それぞれバイアス電圧入力端子１２，１６、バイアス電
圧入力端子１３．１７、バイアス電圧入力端子１４．１
８、バイアス電圧入力端子１５゜１９に該当する。
第１図に示す本発明の一実施例では、トランスコンダク
タンス形増幅回路１のバイアス電圧入力端子１２，１３
，１４．１５はトランスコンダクタンス形増幅回路２の
バイアス電圧入力端子１６゜１７．１８．１９はそれぞ
れ互いに接続されている。端子１３．１７と端子１４．
１８はそれぞれアナログスイッチ８，９を介してバイア
ス電圧発生回路３の出力端子１６．１７に接続されてい
る。
タンス形増幅回路１のバイアス電圧入力端子１２，１３
，１４．１５はトランスコンダクタンス形増幅回路２の
バイアス電圧入力端子１６゜１７．１８．１９はそれぞ
れ互いに接続されている。端子１３．１７と端子１４．
１８はそれぞれアナログスイッチ８，９を介してバイア
ス電圧発生回路３の出力端子１６．１７に接続されてい
る。
キャパシタ４，５，６．７を介してそれぞれバイアス電
圧入力端子１３と出力端子２０の間、バイアス電圧入力
端子１４と出力端子２０の間、バイアス電圧入力端子１
７と出力端子２１の間、バイアス電圧入力端子１８と出
力端子２１の間が接続されている。増幅回路の入力端子
１０．１１に与えられた信号の電位差は増幅され、出力
端子２０．２１間に出力される。
圧入力端子１３と出力端子２０の間、バイアス電圧入力
端子１４と出力端子２０の間、バイアス電圧入力端子１
７と出力端子２１の間、バイアス電圧入力端子１８と出
力端子２１の間が接続されている。増幅回路の入力端子
１０．１１に与えられた信号の電位差は増幅され、出力
端子２０．２１間に出力される。
次に本実施例の回路の励作を図面を参照しながら説明す
る。入力端子１０．１１に印加された信号はそれぞれト
ランスコンダクタンス形増幅回路１．２で増幅され、出
力端子２０．２１に現れる。
る。入力端子１０．１１に印加された信号はそれぞれト
ランスコンダクタンス形増幅回路１．２で増幅され、出
力端子２０．２１に現れる。
ここでキャパシタ５，７を介して端子１４．１８を接続
する配線上に信号電荷が流入する。この信号電荷量は出
力端子２０．２１の電位が互いに逆相の関係に変化する
場合は、ｕＯＨであるが、同相の場合は、その同相信号
電圧に比例する。端子１３．１７を接続する配線に対し
てもキャパシタ４．６を介して同様となる。いま仮に、
入力端子１０．１１に同相信号が印加されたとすると、
端子１３，１４，１７．１８にキャパシタ４，５゜６．
７を介して信号電圧が発生し、第２図のトランジスタＭ
４．Ｍ５のゲート電圧が変化し、負帰還が掛かって同相
信号が抑圧される。アナログスイッチ８，９はそれぞれ
定期的にオン状態になって、端子１３．１７の電位を端
子１６の電位にリセットし、端子１４．１８の電位を端
子１７の電位にリセットする。
する配線上に信号電荷が流入する。この信号電荷量は出
力端子２０．２１の電位が互いに逆相の関係に変化する
場合は、ｕＯＨであるが、同相の場合は、その同相信号
電圧に比例する。端子１３．１７を接続する配線に対し
てもキャパシタ４．６を介して同様となる。いま仮に、
入力端子１０．１１に同相信号が印加されたとすると、
端子１３，１４，１７．１８にキャパシタ４，５゜６．
７を介して信号電圧が発生し、第２図のトランジスタＭ
４．Ｍ５のゲート電圧が変化し、負帰還が掛かって同相
信号が抑圧される。アナログスイッチ８，９はそれぞれ
定期的にオン状態になって、端子１３．１７の電位を端
子１６の電位にリセットし、端子１４．１８の電位を端
子１７の電位にリセットする。
以上説明したように本発明は、全差動形増幅器の同相信
号除去回路にキャパシタとスイッチからなる構成を提案
し、同相信号除去特性の改善を行うものである。本実施
例の回路構成では、約３０ｄＢの同相除去比がＤＣ−４
０ＭＨｚの周波数範囲で得られた。
号除去回路にキャパシタとスイッチからなる構成を提案
し、同相信号除去特性の改善を行うものである。本実施
例の回路構成では、約３０ｄＢの同相除去比がＤＣ−４
０ＭＨｚの周波数範囲で得られた。
第１図は本発明の一実施例の回路構成図であり、第２図
は本発明の一実施例で用いる各トランスコンダクタンス
形増幅回路の回路構成図であり、第３図、第４図は従来
の構成を示す回路構成図である。 ■、２・・・・・・トランスコンダクタンス形増幅回路
、３・・・・・・バイアス電圧発生回路、４．５．６．
７・・・・・・キャパシタ、８，９・・・・・・アナロ
グスイッチ、１０゜１１・・・・・・全差動形増幅器の
入力端子、２０．２１・・・・・・全差動形増幅器の出
力端子、ＩＮ十、ＩＮ−・・・・・・入力端子、ＯＵＴ
＋、○ＵＴ−・・印・出力端子、Ｍｌ−Ｍ６９・・・・
・・トランジスタ、ＢＩＡＳＩ−４・・・・・・バイア
ス電圧入力端子、ＶＤＤ・・・・・・正の電源線、ｖＳ
Ｓ・・・・・・負の電源線。 代理人 弁理士 内 原 晋
は本発明の一実施例で用いる各トランスコンダクタンス
形増幅回路の回路構成図であり、第３図、第４図は従来
の構成を示す回路構成図である。 ■、２・・・・・・トランスコンダクタンス形増幅回路
、３・・・・・・バイアス電圧発生回路、４．５．６．
７・・・・・・キャパシタ、８，９・・・・・・アナロ
グスイッチ、１０゜１１・・・・・・全差動形増幅器の
入力端子、２０．２１・・・・・・全差動形増幅器の出
力端子、ＩＮ十、ＩＮ−・・・・・・入力端子、ＯＵＴ
＋、○ＵＴ−・・印・出力端子、Ｍｌ−Ｍ６９・・・・
・・トランジスタ、ＢＩＡＳＩ−４・・・・・・バイア
ス電圧入力端子、ＶＤＤ・・・・・・正の電源線、ｖＳ
Ｓ・・・・・・負の電源線。 代理人 弁理士 内 原 晋
Claims (1)
- 二つのトランスコンダクタンス形増幅回路と、各トラ
ンスコンダクタンス形増幅回路に適正なバイアス電圧を
供給するバイアス電圧発生回路とを含み、前記二つのト
ランスコンダクタンス形増幅回路の同種のバイアス電圧
入力端子同士がそれぞれ互いに接続され、該バイアス電
圧入力端子がそれぞれアナログスイッチを介して前記バ
イアス電圧発生回路に接続され、前記二つのトランスコ
ンドクタンス形増幅回路の出力端子が前記バイアス電圧
入力端子にキャパシタを介して接続されていることを特
徴とする全差動形増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3332388A JPH01208006A (ja) | 1988-02-15 | 1988-02-15 | 全差動形増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3332388A JPH01208006A (ja) | 1988-02-15 | 1988-02-15 | 全差動形増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01208006A true JPH01208006A (ja) | 1989-08-22 |
Family
ID=12383351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3332388A Pending JPH01208006A (ja) | 1988-02-15 | 1988-02-15 | 全差動形増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01208006A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH077340A (ja) * | 1993-06-15 | 1995-01-10 | Nec Corp | 全差動増幅器 |
| JP2002529950A (ja) * | 1998-11-02 | 2002-09-10 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 差分出力の同相モードフィードバックを持つデバイス |
| JP2008289156A (ja) * | 2007-05-21 | 2008-11-27 | Seiko Epson Corp | 増幅器、および低ノイズ増幅器（ｌｎａ）の利得を制御する方法 |
-
1988
- 1988-02-15 JP JP3332388A patent/JPH01208006A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH077340A (ja) * | 1993-06-15 | 1995-01-10 | Nec Corp | 全差動増幅器 |
| JP2002529950A (ja) * | 1998-11-02 | 2002-09-10 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 差分出力の同相モードフィードバックを持つデバイス |
| JP4665112B2 (ja) * | 1998-11-02 | 2011-04-06 | エスティー‐エリクソン、ソシエテ、アノニム | 差分出力の同相モードフィードバックを持つデバイス |
| JP2008289156A (ja) * | 2007-05-21 | 2008-11-27 | Seiko Epson Corp | 増幅器、および低ノイズ増幅器（ｌｎａ）の利得を制御する方法 |
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