JP6158521B2

JP6158521B2 - 演算増幅回路

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Publication number: JP6158521B2
Application number: JP2013016110A
Authority: JP
Inventors: 勉冨岡
Original assignee: Ablic Inc
Current assignee: Ablic Inc
Priority date: 2013-01-30
Filing date: 2013-01-30
Publication date: 2017-07-05
Anticipated expiration: 2033-01-30
Also published as: JP2014147050A; US20140210547A1; US9172332B2

Description

本発明は、演算増幅回路に関する。

図８は、従来の演算増幅回路を示すブロック図である。
入力端子Ｖinn及びＶinpに信号電圧が入力されると、チョッピング回路８１により信号電圧が高周波に変調される。変調された信号電圧は、増幅段８２に入力され増幅される。このとき、変調された信号電圧と共に増幅段８２の入力オフセット電圧も同時に増幅される。増幅段８２の出力電圧は、チョッピング回路８３に入力され、信号電圧の復調と増幅段８２の入力オフセット電圧の高周波への変調が行われる。このオフセット電圧の変調電圧は、チョッピング雑音となる。チョッピング回路８３の出力する信号電圧は、増幅段８４と容量８５及び８６で構成される積分回路で積分されて三角波となる。積分回路の出力は、スイッチトキャパシタ型ノッチフィルタ８７に入力される。スイッチトキャパシタ型ノッチフィルタ８７は、スイッチ９３〜１００と容量１０１〜１０３とで構成される。スイッチ９３〜９４及び９９〜１００の制御クロックとスイッチ９５〜９８の制御クロックは、周波数がチョッピング回路８１及び８３の制御クロックと同じで、波形が反転した関係にある。

ここで、信号電圧は直流電圧とし、チョッピング回路８２及び８３の制御クロックとスイッチトキャパシタ型ノッチフィルタ８７の制御クロックの位相差は９０°であると仮定する。このとき、容量１０１及び容量１０２は、周期的なスイッチトキャパシタ型ノッチフィルタ８７の信号電圧の一定のポイントの電荷を保持して容量１０３に転送する。そのため、容量１０３に蓄積される電荷は常に一定となる。これにより増幅段８２の入力オフセット電圧成分が除去される。

スイッチトキャパシタ型ノッチフィルタ８７の出力する信号電圧は、増幅段８８によって増幅され、増幅段８０によって増幅された信号電圧と加算される。さらに、その信号電圧は増幅段８９よって増幅され、演算増幅回路の出力電圧となる。増幅段８２の入力オフセット電圧が除去されているため、この演算増幅回路に帰還をかけて使用すると演算増幅器の入力オフセット電圧を小さく見せることが可能である。また、このときスイッチトキャパシタ型ノッチフィルタ８７により増幅段８２の入力オフセット電圧を変調することによるチョッピング雑音も除去される。

米国特許第７５３５２９５号明細書

図８に示す従来の演算増幅回路は、チョッピング回路８１及び８３の制御クロックとスイッチトキャパシタ型ノッチフィルタの制御クロックとの位相差が９０°からずれた場合、容量１０１及び容量１０２の保持期間に保持される電荷が異なってしまう。そのため、容量１０３は、一定のポイントの電荷を保持できず、周期的に電荷が変化する。従って、スイッチトキャパシタ型ノッチフィルタ８７の出力にチョッピング雑音が発生してしまう。

本発明は、上記課題に鑑みてなされ、チョッピング回路８１及びチョッピング回路８３の制御クロックとスイッチトキャパシタ型ノッチフィルタの制御クロックとの位相差によらず、チョッピング雑音除去可能な演算増幅回路を提供する。

本発明は、上記課題を解決するため、以下のような構成の演算増幅回路とした。
演算増幅回路の入力端子に接続される第一増幅段と、演算増幅回路の入力端子に接続され、第一クロックで制御され、入力信号を変調する機能を有する第一チョッピング回路と、第一チョッピング回路の出力端子に接続される第二増幅段と、第二増幅段の出力端子に接続され、第一クロックで制御され、入力信号を復調する機能を有する第二チョッピング回路と、第二チョッピング回路の出力端子に接続され、入力信号を積分する機能を有する積分回路と積分回路の出力端子に接続されるＦＩＲフィルタと、ＦＩＲフィルタの出力端子に接続される第三増幅段と、第一増幅段の出力端子及び第三増幅段の出力端子に接続され、出力端子が演算増幅回路の出力端子に接続される第四増幅段と、を備える演算増幅回路。

上述のように構成した本発明の演算増幅回路は、ＦＩＲフィルタを用いてＦＩＲフィルタの入力信号とＦＩＲフィルタの入力信号を遅延させた信号を加算することでチョッピング雑音除去可能である。従って、クロックの位相差ばらつきに強い演算増幅回路を提供することが出来る。

本実施形態の演算増幅回路を示すブロック図である。本実施形態の演算増幅回路の入力オフセット電圧除去を示すタイミングチャートである。本実施形態の演算増幅回路の入力信号増幅を示すタイミングチャートである。本実施形態の演算増幅回路のＦＩＲフィルタの他の例を示す回路図である。本実施形態の演算増幅回路の他の例の入力オフセット電圧除去を示すタイミングチャートである。本実施形態の演算増幅回路の他の例の入力信号増幅を示すタイミングチャートである。本実施形態の演算増幅回路のＦＩＲフィルタの他の例を示す回路図である。従来の演算増幅回路を示すブロック図である。

以下、本発明の実施形態を、図面を参照して説明する。
図１は、本実施形態の演算増幅回路を示すブロック図である。
本実施形態の演算増幅回路は、増幅段１０、チョッピング回路１１、増幅段１２、チョッピング回路１３、増幅段１４と容量１５と容量１６とで構成される積分回路、遅延回路２４と重み付け回路２５と重み付け回路２６と加算回路２７と加算回路２８で構成されるＦＩＲフィルタ１８、増幅段１９、増幅段２０、位相補償容量２１、位相補償容量２２、位相補償容量２３を備える。

チョッピング回路１１の入力端子は、演算増幅回路の入力端子Ｖinn及びＶinpに接続される。増幅段１２の入力端子は、チョッピング回路１１の出力端子に接続される。チョッピング回路１３の入力端子は、増幅段１２の出力端子に接続される。増幅段１４と容量１５と容量１６とで構成される積分回路の入力端子は、チョッピング回路１３の出力端子と接続される。重み付け回路２５の入力端子は、増幅段１４の出力端子に接続される。遅延回路２４の入力端子は、増幅段１４の出力端子に接続される。重み付け回路２６の入力端子は、遅延回路２４の出力端子に接続される。加算回路２７の入力端子は、重み付け回路２５及び重み付け回路２６の第１の出力端子に接続される。加算回路２８の入力端子は、重み付け回路２５及び重み付け回路２６の第２の出力端子に接続される。増幅段１９の入力端子は、加算回路２７及び２８の出力端子に接続される。増幅段１０との入力端子は、演算増幅回路の入力端子Ｖinn及びＶinpに接続される。増幅段２０の一方の入力端子は、増幅段１０の出力端子と増幅段１９の出力端子に接続される。増幅段２０の他方の入力端子は、接地端子に接続される。演算増幅回路の出力端子は、増幅段２０の出力端子に接続される。位相補償容量２１は、増幅段２０の出力端子と一方の入力端子の間に接続される。位相補償容量２２は、増幅段２０の出力端子と増幅段１４の一方の入力端子の間に接続される。位相補償容量２３は、増幅段１４の他方の端子と接地端子の間に接続される。

遅延回路２４と重み付け回路２５及び２６と加算回路２７及び２８は、ＦＩＲフィルタ１８を構成する。重み付け回路２５及び２６は、ここでは増幅率０．５のアンプで構成している。

次に、本実施形態の演算増幅回路の動作について説明する。
図２は、本実施形態の演算増幅回路の入力オフセット電圧除去を示すタイミングチャートである。図２は、入力信号電圧Ｖｉｎ＝０の場合における、増幅段１２の入力オフセット電圧Ｖｏｓの除去について示してある。

ここで、増幅段１２の入力オフセット電圧は０Ｖと仮定する。波形(ａ)は、チョッピング回路１１及び１２の制御クロックを示している。入力信号電圧Ｖｉｎは、チョッピング回路１１で変調され、増幅段１２で増幅され、チョッピング回路１３で復調される。増幅段１２の入力オフセット電圧Ｖｏｓは、増幅段１２で増幅され、チョッピング回路１３で変調される。そして、入力信号電圧Ｖｉｎと増幅段１２の入力オフセット電圧Ｖｏｓは、積分回路で積分され、加算されて電圧として出力される。波形（ｂ）は、積分回路の出力端子の電圧を示している。入力信号電圧Ｖｉｎ＝０を仮定しているため、積分回路の出力でも入力信号電圧Ｖｉｎの成分は０Ｖとなり、積分回路の出力端子の波形（ｂ）は増幅段１２の入力オフセット電圧Ｖｏｓ成分のみとなる。積分回路の出力端子の波形（ｂ）は、ＦＩＲフィルタ１８の入力端子に入力される。ここで、重み付け回路２５と重み付け回路２６の増幅率を０．５、遅延回路２４の遅延時間をチョッピング回路１１及び１２の制御クロック（ａ）の半周期とする。波形（ｃ）は、重み付け回路２５の出力端子の電圧を示している。波形（ｃ）は、積分回路の出力端子の波形（ｂ）が０．５倍された電圧となる。また、波形（ｄ）は、重み付け回路２６の出力端子の電圧を示している。波形（ｄ）は、積分回路の出力端子の波形（ｂ）が遅延回路２４で制御クロック（ａ）の半周期分遅延され、０．５倍された電圧となる。重み付け回路２５の波形（ｃ）と重み付け回路２６の波形（ｄ）とは、振幅が同じで極性が反転した電圧となる。波形（ｅ）は、加算回路２７の出力端子の電圧を示している。波形（ｅ）は、重み付け回路２５の波形（ｃ）と重み付け回路２６の波形（ｄ）とを加算した電圧である。従って、加算回路２７の出力端子の電圧は０Ｖになる。これは、増幅段１２の入力オフセット電圧Ｖｏｓが除去されたことを示している。

図３は、増幅段１２及び増幅段１４の入力オフセット電圧を０Ｖと仮定した場合の入力信号電圧Ｖｉｎの増幅について示すタイミングチャートである。波形(ａ)は、チョッピング回路１１及び１２の制御クロックを示している。入力信号電圧Ｖｉｎの周波数は、制御クロック（ａ）よりも十分に低い周波数であると仮定する。波形（ｂ）は、積分回路の出力端子の電圧を示している。波形（ｂ）は、入力信号電圧Ｖｉｎがチョッピング回路１１で変調され、増幅段１２で増幅され、チョッピング回路１３で復調され、積分回路で積分された電圧を示している。入力信号電圧Ｖｉｎは、制御クロック（ａ）よりも十分低い周波数のため、チョッピング回路１１による変調とチョッピング回路１３による復調の影響をほとんど受けない。波形（ｃ）は、重み付け回路２５の出力端子電圧を示している。波形（ｃ）は、積分回路の出力端子の波形（ｂ）が０．５倍された電圧となる。また、波形（ｄ）は、重み付け回路２６の出力端子の電圧を示している。波形（ｄ）は、積分回路の出力端子の波形（ｂ）が遅延回路２４で制御クロック（ａ）の半周期分遅延され、０．５倍された電圧となる。波形（ｅ）は、加算回路２７の出力端子の電圧を示している。波形（ｅ）は、重み付け回路２５の出力端子の波形（ｃ）と重み付け回路２６の出力端子の波形（ｄ）とを加算した電圧である。波形（ｅ）は、積分回路の出力端子の波形（ｂ）にほぼ等しい電圧となる。これは、入力信号電圧がほぼ線形に増幅されたことを示している。

上述の説明により、本発明の実施形態の演算増幅回路は増幅段１２の入力オフセット電圧を除去しつつ、入力信号電圧Ｖｉｎを増幅可能なことが示された。

図４は、本実施形態の演算増幅回路のＦＩＲフィルタ１８の他の例を示す回路図である。図４のＦＩＲフィルタ１８は、スイッチ４０〜５０と容量５１〜５４とを備える。
重み付け回路２５は、スイッチ４０〜４１と容量５１とで構成される。遅延回路２４と重みづけ回路２６は、スイッチ４４〜４７と容量５２〜５３とで構成される。加算回路２７は、スイッチ４２〜４３とスイッチ４８〜４９と容量５４とで構成される。スイッチ５０は、容量５３のリセット用スイッチである。

図５は、図４のＦＩＲフィルタ１８を用いた本実施形態の演算増幅回路の入力オフセット電圧除去を示すタイミングチャートである。入力信号電圧Ｖｉｎ＝０の場合における増幅段１１の入力オフセット電圧Ｖｏｓの除去について示す。
波形（ａ）は、演算増幅回路の入力信号電圧Ｖｉｎを示している。ここで、増幅段１２の入力オフセット電圧は０Ｖと仮定する。また、容量５２と容量５３の容量値は等しく、容量５１の容量値はその１／２とする。波形（ｂ）は、チョッピング回路１１及び１２の制御クロックである。波形（ｃ）は、積分回路の出力端子電圧を示している。

波形（ｄ）はスイッチ４２〜４５とスイッチ４８〜４９の制御クロック、波形（ｅ）はスイッチ４６〜４７の制御クロック、波形（ｆ）はスイッチ５０の制御クロックである。スイッチ４０〜４１は、制御クロック（ｄ）の反転したクロックで制御される。制御クロック（ｄ）は、制御クロック（ｂ）から一定時間位相がシフトされた電圧である。制御クロック（ｅ）と制御クロック（ｆ）とは、制御クロック（ｄ）がＬｏｗのときにそれぞれ制御クロック（ｄ）の１／４周期だけＨｉｇｈとなる。

図４のＦＩＲフィルタ１８は、波形（ｃ）の電圧が入力されると、以下のように動作する。波形（ｇ）は、容量５１の電圧を示している。波形（ｈ）は、容量５２の電圧を示している。波形（ｉ）は、容量５３の電圧を示している。波形（ｊ）は、容量５４の電圧を示している。

容量５１の電圧は、制御クロック（ｄ）がＬｏｗの時に積分回路の出力端子の電圧に追従する。容量５２の電圧は、制御クロック（ｄ）がＨｉｇｈの時に積分回路の出力端子の電圧に追従する。容量５３の電圧は、制御クロック（ｄ）がＬｏｗかつ制御クロック（ｆ）がＨｉｇｈの時にリセットされる。そして、制御クロック（ｄ）がＬｏｗで制御クロック（ｅ）がＨｉｇｈの時に、容量５２の電圧と容量５３の電圧とが平均化される（波形（ｉ））。そして、制御クロック（ｄ）がＨｉｇｈのときに、容量５１と容量５３の電圧が容量５４で平均化される（波形（ｊ））。ここで、容量５２と容量５３の容量値は等しく、容量５１の容量値はその１／２なので、容量５４の電圧は常にゼロになる。すなわち、ＦＩＲフィルタ１８の出力端子の電圧が０Ｖになる。これは、増幅段１１の入力オフセット電圧Ｖｏｓは除去されたことを示している。また、チョッピング回路１１及び１２の制御クロック（ｂ）と制御クロック（ｄ）の位相差によらず増幅段１２の入力オフセット電圧Ｖｏｓを除去することが可能であり、位相差のばらつきに強い構成である。

図６は、図３と同様に、増幅段１２及び増幅段１４の入力オフセット電圧を０Ｖと仮定した場合の、入力信号電圧Ｖｉｎの増幅について示すタイミングチャートである。波形（ａ）は、演算増幅回路の入力信号電圧Ｖｉｎを示している。入力信号電圧Ｖｉｎの周波数は、チョッピング回路１１及び１２の制御クロック（ｂ）よりも十分に低い周波数であると仮定する。

波形（ｅ）は、容量５１の電圧を示している。波形（ｆ）は、容量５２の電圧を示している。波形（ｇ）は、容量５３の電圧を示している。波形（ｈ）は、容量５４の電圧を示している。波形（ｉ）は、ＦＩＲフィルタ１８の出力端子の電圧を示している。ＦＩＲフィルタ１８の出力端子の電圧は、積分回路の出力端子の電圧とほぼ等しい電圧となる。これは、入力信号電圧Ｖｉｎがほぼ線形に増幅されたことを示している。

上述の説明により、演算増幅回路は増幅段１２の入力オフセット電圧を除去しつつ、入力信号電圧Ｖｉｎを増幅可能なことが示された。また、チョッピング回路１１及び１２の制御クロック（ｂ）と制御クロック（ｄ）の位相差によらず増幅段１２の入力オフセット電圧を除去可能であり、位相差のばらつきに強い構成であることが示された。

図７は、本実施形態の演算増幅回路のＦＩＲフィルタの他の例を示す図である。
図７のＦＩＲフィルタ１８は図４の回路に、スイッチ５５〜５６と容量５７とが追加された。容量５７の容量値は、容量５１の容量値と等しい。スイッチ５５〜５６は、スイッチ４０〜４１と同様に制御クロック（ａ）の反転電圧で制御される。これにより、ＦＩＲフィルタ１８の入力側を見込んだ容量値が、制御クロック（ａ）がＨｉｇｈの時は容量５２の容量値であり、Ｌｏｗの時は容量５１と容量５７の容量値である。これは、ＦＩＲフィルタ１８の入力側を見込んだ容量値が常に一定であることを示している。

１０、１２、１４、１９、２０増幅段
１１、１３チョッピング回路
１８ＦＩＲフィルタ
２４遅延回路
２５、２６重み付け回路
２７、２８加算回路

Claims

入力端子に入力された信号を増幅して出力端子に出力する演算増幅回路であって、
前記演算増幅回路の入力端子に接続される第一増幅段と、
前記演算増幅回路の入力端子に接続され、第一クロックで制御され、入力信号を変調する機能を有する第一チョッピング回路と、
前記第一チョッピング回路の出力端子に接続される第二増幅段と、
前記第二増幅段の出力端子に接続され、前記第一クロックで制御され、入力信号を復調する機能を有する第二チョッピング回路と、
前記第二チョッピング回路の出力端子に接続され、入力信号を積分する機能を有する積分回路と
前記積分回路の出力端子に接続されるＦＩＲフィルタと、
前記ＦＩＲフィルタの出力端子に接続される第三増幅段と、
前記第一増幅段の出力端子及び前記第三増幅段の出力端子に接続され、出力端子が前記演算増幅回路の出力端子に接続される第四増幅段と、
を備え、
前記ＦＩＲフィルタは、
前記ＦＩＲフィルタの入力端子に接続され、一定の増幅率を有する第一重み付け回路と、
前記ＦＩＲフィルタの入力端子に接続され、入力信号を一定時間遅延させて出力する機能を有する遅延回路と、
前記遅延回路の出力端子に接続され、一定の増幅率を有する第二重み付け回路と、
前記第一重み付け回路の出力端子及び前記第二重み付け回路の出力端子に接続され、入力信号を加算する機能を有する加算回路と、
を備えることを特徴とする演算増幅回路。
前記ＦＩＲフィルタは、
前記ＦＩＲフィルタの入力端子に接続され、前記第一クロックと波形が同じで位相が異なる第二クロックで制御される第一スイッチと、
前記第一スイッチの出力端子に接続される第一容量と、
前記第一スイッチの出力端子に接続され、前記第二クロックと極性が反転した第三クロックで制御される第二スイッチと、
前記ＦＩＲフィルタの入力端子に接続され、前記第三クロックで制御される第三スイッチと、
前記第三スイッチの出力端子に接続される第二容量と、
前記第三スイッチの出力端子に接続され、前記第三クロックと同期した第四クロックで制御される第四スイッチと、
前記第四スイッチの出力端子に接続される第三容量と、
前記第四スイッチの出力端子に接続され、前記第三クロックで制御される第五スイッチと
前記第二スイッチの出力端子及び前記第五スイッチの出力端子に接続される第四容量と、
前記第三容量の両端に接続され、前記第三クロックと同期した第五クロックで制御される第六スイッチと、
を備えることを特徴とする請求項１に記載の演算増幅回路。
前記ＦＩＲフィルタの入力端子に接続され、前記第二クロックで制御される、直列接続した第七スイッチと第七容量を備えた、
ことを特徴とする請求項２に記載の演算増幅回路。
一端が前記演算増幅回路の出力端子に接続され、他端が前記第四増幅段の入力端子に接続される第一位相補償容量と、
一端が前記演算増幅回路の出力端子に接続され、他端が前記第二増幅段の出力端子に接続される第二位相補償容量と、
を備えることを特徴とする請求項１に記載の演算増幅回路。
前記積分回路は、
入力端子が前記積分回路の入力端子に接続された第五増幅段と、
一端が前記第五増幅段の出力端子に接続され、他端が前記第五増幅段の入力端子に接続された第三位相補償容量と、
を備えることを特徴とする請求項１に記載の演算増幅回路。