JP2014206869A - 基板設計支援装置、基板設計支援方法、及び基板設計支援プログラム - Google Patents

Abstract

【課題】１つの側面では、１つの側面では、複数の層が積層された多層基板において生じる反りを抑制する。【解決手段】基板設計支援装置１０には、多層基板の設計情報１２が入力される。入力された多層基板の設計情報１２に基づいて、算出部１４は、多層基板を複数の一対の層に分類し、かつ分類した複数の一対の層の各々に対して多層基板の反りに関係する所定の基板設計要素の総量の差を求める。補正部は、求めた所定の基板設計要素の総量の差に基づいて、複数の一対の層のうちの少なくとも１つの一対の層について少なくとも一方の層における所定の基板設計要素の量を補正する。所定の基板設計要素の量を補正するときには、所定の基板設計要素の総量の差が所定範囲内に収まるように、補正される。これによって、複数の一対の層の各々に対し、所定の基板設計要素の総量を均等化でき、多層基板の反りを抑制できる。【選択図】図１

Description

開示の技術は、基板設計支援装置、基板設計支援方法、及び基板設計支援プログラムに関する。

プリント基板等の回路基板の設計は、ＣＡＤ（computer aided design）システムなどの図形処理システムを用いて行うことが一般的になってきている。また、回路基板を設計する場合、回路基板に実装される部品の位置及び大きさを考慮して、配線等の配置が決定される。回路基板は、図形処理システムを用いて設計された回路基板の情報を使用して製造される。回路基板には部品が実装されて、回路基板及び部品を含むデバイスが完成される。

ところで、例えば、回路基板に部品を実装するときにおける接続不良を抑止するために、製造された回路基板には、高い平坦度が求められる。また、回路基板及び部品を含むデバイスは、製品に搭載される。近年、製品の小型化、及び薄型化に伴って、回路基板及び部品を含むデバイスの高精度の組み込み精度が求められる場合がある。デバイスの高精度の組み込み精度を達成するためには、製造された回路基板に、高い平坦度が求められる。ところが、部品の高密度化及び回路基板の大型化に伴って、製造される回路基板の反りが大きくなる場合がある。回路基板に反りがある場合には、部品の接続不良が増加する等の事象が生じる場合がある。部品の接続不良が増加する等の事象が生じる場合、回路基板の設計段階までさかのぼり回路基板の反りを考慮して回路基板の設計が変更される。従って、図形処理システムを用いて回路基板を設計するときから、回路基板の反りを考慮することが好ましい。

回路基板の反りを考慮する技術は複数知られている。例えば、図形処理システムによるＣＡＤデータを使用して回路基板の表面層の反りの度合いを求め、部品を実装するときに部品の接続不良が増加する等の事象が生じない所定値になるように回路基板における配線などを補正する技術が知られている。また、回路基板の表面層が熱によって発生する反りの量を、シミュレーションを用いて求める技術も知られている。また、リフロー炉内の温度分布をシミュレーションで求め、回路基板の表面層が所定範囲内に収まるように部品の位置を変更する技術が知られている。

特開２００５−１９０２０６号公報 国際公開第２００８／００１９２２号パンフレット 国際公開第０１／０５０３５６号パンフレット

しかしながら、製品の小型化、薄型化、及び部品の高密度化等の要求に対応するために、回路基板として層毎に複雑な形状及び複雑な回路を含む複数の層が積層された多層基板が増加している。回路基板の反りは、表面層が確認しやすいので、実装される部品の位置及び大きさを補正して、配線等の配置を決定することができる。ところが、多層基板内の内部層による反りは、確認することができない。従って、多層基板の表面層を対象として、製造される回路基板の平坦度を向上させることは困難である。

１つの側面では、複数の層が積層された多層基板において生じる反りを抑制することを目的とする。

開示の技術は、算出部によって、入力された多層基板の設計情報に基づき、多層基板の各層を複数の一対の層に分類されると共に、分類した複数の一対の層の各々に対して多層基板の反りに関係する所定の基板設計要素の総量の差が求められる。補正部では、求めた所定の基板設計要素の総量の差に基づいて、複数の一対の層のうちの少なくとも１つの一対の層について少なくとも一方の層における所定の基板設計要素の量が補正される。所定の基板設計要素の量を補正するときには、所定の基板設計要素の総量の差が所定範囲内に収まるように、補正処理が実行される。これによって、多層基板に含まれる複数の一対の層の各々に対して、所定の基板設計要素の総量を均等化でき、多層基板の反りを抑制することができる。

１つの実施態様では、複数の層が積層された多層基板において生じる反りを抑制できる、という効果を有する。

基板設計支援装置の概略構成の一例を示すブロック図である。 コンピュータで実現する基板設計支援装置の一例を示すブロック図である。 回路基板の一例を示すイメージ図である。 反り予測処理を含む解析処理の流れの一例を示すフローチャートである。 電気特性解析処理の流れの一例を示すフローチャートである。 評価処理の流れの一例を示すフローチャートである。 自動修正処理の流れの一例を示すフローチャートである。 回路基板の反りの説明図である。 修正処理の流れを示すフローチャートである。 ベタ抜き追加処理の流れの一例を示すフローチャートである。 ベタ抜き追加を実行した場合の一例を示すイメージ図である。 一部のベタ抜きを削除した場合の一例を示すイメージ図である。 ベタ追加処理の流れの一例を示すフローチャートである。 ベタ挿入可能領域の設定を実行した場合の一例を示すイメージ図である。 一部にベタ抜きを実行した場合の一例を示すイメージ図である。 ビア追加処理の流れの一例を示すフローチャートである。 ビア挿入可能領域にビアを追加した場合の一例を示すイメージ図である。 一部のビアを削除した場合の一例を示すイメージ図である。 回路基板を修正した処理結果の一例を示す説明図である。 回路基板のビア数の関係の一例を示すイメージ図である。 回路基板に対して、ビア数の差分と反り量との関係の一例を示すイメージ図である。

以下、図面を参照して開示の技術の実施形態の一例を詳細に説明する。

図１に、本実施形態に係る基板設計支援装置１０の一例を示す。基板設計支援装置１０にはＣＡＤシステムなどの図形処理システムから回路基板の設計情報１２が入力される。基板設計支援装置１０は算出部１４、補正部２０、及び表示部２２を備えている。算出部１４は、解析部１６、及び導出部１８を含んでいる。

なお、基板設計支援装置１０は開示の技術における基板設計支援装置の一例である。また、算出部１４は開示の技術における算出部の一例であり、補正部２０は開示の技術における補正部の一例であり、及び表示部２２は開示の技術における表示部の一例である。また、解析部１６は開示の技術における解析部の一例であり、導出部１８は開示の技術における導出部の一例である。

基板設計支援装置１０には、回路基板としての複数の層が積層された多層基板の設計情報１２が入力される。入力された多層基板の設計情報１２に基づいて、算出部１４は、多層基板を複数の一対の層に分類すると共に、分類した複数の一対の層の各々に対して多層基板の反りに関係する所定の基板設計要素の総量の差を求める。補正部では、所定の基板設計要素の総量の差に基づいて、求めた所定の基板設計要素の総量の差に基づいて、複数の一対の層のうちの少なくとも１つの一対の層について少なくとも一方の層における所定の基板設計要素の量が補正される。所定の基板設計要素の量を補正するときには、所定の基板設計要素の総量の差が所定範囲内に収まるように、補正処理が実行される。これによって、多層基板に含まれる複数の一対の層の各々に対して、所定の基板設計要素の総量を均等化でき、多層基板の反りを抑制することができる。

図２に、基板設計支援装置１０をコンピュータ３０で実現する一例を示す。コンピュータ３０はＣＰＵ３２、メモリ３４、及び不揮発性の記憶部３６を備えている。ＣＰＵ３２、メモリ３４、及び記憶部３６は、バス６２を介して互いに接続されている。また、コンピュータ３０は、ディスプレイ５２、キーボード５４、及びマウス５６を備え、ディスプレイ５２、キーボード５４、及びマウス５６はバス６２を介して互いに接続されている。また、コンピュータ３０はコンピュータネットワーク等に接続するためのインタフェース（Ｉ／Ｏ）６０及び記録媒体５９が挿入され、挿入された記録媒体５９に対して読み書きするための装置（Ｒ／Ｗ）５８がバス６２に接続されている。なお、記憶部３６はＨＤＤ(Hard Disk Drive)やフラッシュメモリ等によって実現できる。

記憶部３６には、コンピュータ３０を基板設計支援装置１０として機能させるための基板設計支援プログラムの一例として反り予測プログラム３８が記憶されている。反り予測プログラム３８は、解析プロセス４０、導出プロセス４２、及び補正プロセス４４を含んでいる。ＣＰＵ３２が反り予測プログラム３８を記憶部３６から読み出してメモリ３４に展開し、反り予測プログラム３８が有するプロセスを順次実行することで、コンピュータ３０は、図１に示す基板設計支援装置１０として動作する。また、ＣＰＵ３２が解析プロセス４０を実行することで、コンピュータ３０は、図１に示す解析部１６として動作し、ＣＰＵ３２が導出プロセス４２を実行することで、コンピュータ３０は、図１に示す導出部１８として動作する。なお、ＣＰＵ３２が解析プロセス４０及び導出プロセス４２を実行することで、コンピュータ３０は、図１に示す算出部１４として動作する。また、ＣＰＵ３２が補正プロセス４４を実行することで、コンピュータ３０は、図１に示す補正部２０として動作する。

また、記憶部３６には、プリント基板等の回路基板の電気特性を解析するための電気特性解析プロセス４６が記憶されている。また、記憶部３６には、コンピュータ３０を、プリント基板等の回路基板を設計する際に使用されるＣＡＤシステムなどの図形処理システムとして機能させるためのＣＡＤプログラム５０が記憶されている。また、記憶部３６は、コンピュータ３０を図形処理システムとして機能させて作成された設計情報としてのＣＡＤファイル４８を記憶することができる。

なお、本実施形態では、基板設計支援装置１０はコンピュータネットワークに接続可能な一例を示すが、基板設計支援装置１０はコンピュータネットワークに接続可能なことに限定さない。つまり、開示の技術における基板設計支援装置１０の一例は、コンピュータ３０のみで実現できるようにしてもよい。この場合、装置（Ｒ／Ｗ）５８により読み書きされる記録媒体に含まれるＣＡＤファイル等のデータを利用することができる。

次に、本実施形態の作用を説明する。なお、本実施形態では、回路基板として７層が積層された回路基板６４を多層基板の一例として説明する。

図３に、回路基板６４の一例を示す。回路基板６４は、第１層（Ｌ１）、第２層（Ｌ１−Ｌ２）、第３層（Ｌ２）、第４層（Ｌ２−Ｌ３）、第５層（Ｌ３）、第６層（Ｌ３−Ｌ４）、及び第７層（Ｌ４）の７層が積層される多層基板である。なお、図３に示す一例では、第１層（Ｌ１）、第３層（Ｌ２）、第５層（Ｌ３）、及び第７層（Ｌ４）は、導体層であり、第２層（Ｌ１−Ｌ２）、第４層（Ｌ２−Ｌ３）、及び第６層（Ｌ３−Ｌ４）が絶縁層である場合を説明する。

図４に、反り予測処理を含む解析処理の流れの一例を示す。図４に示す反り予測処理を含む解析処理は、基板設計支援プログラムの一例として実行される反り予測プログラム３８による処理の一例を含んでいる。回路基板６４は、反りの抑制することが好ましく、また、回路基板６４本来の機能である電気的な特性を良好に維持することも重要である。本実施形態は、電気特性解析及び反り解析を選択的に実行できる。電気特性解析及び反り解析の双方の解析について良好な結果を得る回路基板６４が製品に実装される回路基板６４として好ましいものになる。

ＣＰＵ３２は、解析処理が実行されると、ステップ１００において、反り解析処理を実行するか否かを判断する。ステップ１００において否定判断されると、回路基板６４の電気特性の解析処理が実行され、肯定判断されると、回路基板６４の反りの解析処理が実行される。

電気特性の解析処理では、ステップ１０２において、電気特性解析処理が実行される。電気特性解析処理が終了すると、ステップ１０４において回路基板６４の電気特性の解析結果が良好であるか否かが判断される。ステップ１０２の判断処理は、ステップ１０２で解析する回路基板６４の電気特性の各々に対して、例えば、所定特性値以上を良好または所定特性範囲内を良好と定め、解析結果の電気特性値が所定特性値以上または所定特性範囲内であるか否かを判断すればよい。ステップ１０４で肯定判断される場合には、回路基板６４の電気特性が良好であるため、本処理ルーチンを終了する。なお、回路基板６４の電気特性が良好であることを示す情報をディスプレイ５２に表示してもよい。一方、ステップ１０４で否定判断される場合、ステップ１０６において回路基板６４の電気特性を修正する既知の処理を実行した後、ステップ１０２へ戻る。

なお、電気特性の解析処理は、ＣＰＵ３２が電気特性解析プロセス４６を実行することにより実現できる。つまり、ＣＰＵ３２が電気特性解析プロセス４６を記憶部３６から読み出してメモリ３４に展開し、電気特性解析プロセス４６を実行することで、コンピュータ３０により、電気特性の解析処理が実行される。

図５に、図４に示すステップ１０２において実行される電気特性解析処理の流れの一例を示す。まず、回路基板６４の設計情報を含むＣＡＤファイル４８が取得され、回路基板６４の配線について三次元形状を示す情報が作成される（ステップ１２０）。次に、三次元電磁場解析と回路解析が共に実行される（ステップ１２２）。三次元電磁場解析と回路解析の実行では、回路基板６４に実装する部品の電気特性を示す情報が取得され、回路基板６４に対して三次元解析が実行され、実装される部品の回路解析が実行される。次に、基板配線の電気特性が抽出される（ステップ１２４）。次に、回路基板６４及び実装される部品による回路モデルが作成され（ステップ１２６）、作成された回路モデルを用いて回路解析が実行される（ステップ１２８）。次に、三次元電磁場解析及び回路解析の実行による結果を示す情報と、回路モデルを用いた回路解析の結果を示す情報を解析結果として記憶し、本処理ルーチンを終了する。解析結果の一例には、ドライバ−レシーバ間のクロストーク、及びレシーバの受信波形などがある。

図４に示すステップ１００において肯定判断される場合、回路基板６４の反り予測処理が実行され、ステップ１０８へ進む。ステップ１０８では、回路基板６４の反り解析処理が実行される。回路基板６４の反り解析処理では、回路基板６４のＣＡＤファイル４８が取得され、例えばＣＡＤプログラム５０が有する解析機能を用いて回路基板６４の反り量を求める解析処理が実行される。解析処理の結果を示す情報は、メモリ３４に記憶される。次に、ステップ１１０において、回路基板６４の反り解析処理における解析結果が評価される（詳細は後述）。次のステップ１１２では、ステップ１１０における評価結果が良好であるか否かが判断される。ステップ１１２において肯定判断される場合には本処理ルーチンを終了し、否定判断される場合にはステップ１１４へ進む。ステップ１１４では、ステップ１１０における評価結果が表示され、次のステップ１１６において自動修正処理（詳細は後述）が実行された後に、ステップ１０８に戻る。なお、ステップ１１４では、ステップ１１０における評価結果をディスプレイ５２に表示したり、評価結果のうち注意箇所を明示してディスプレイ５２に表示したりすることができる。

なお、回路基板６４の反り予測処理は、ＣＰＵ３２が反り予測プログラム３８を実行することにより実現できる。つまり、ＣＰＵ３２が反り予測プログラム３８を記憶部３６から読み出してメモリ３４に展開し、反り予測プログラム３８を実行することで、コンピュータ３０により、回路基板６４の反り予測処理が実行される。

また、回路基板６４の反りの解析処理（ステップ１０８の処理）は、ＣＰＵ３２が反り予測プログラム３８に含まれる解析プロセス４０を実行することにより実現できる。つまり、ＣＰＵ３２が解析プロセス４０を記憶部３６から読み出してメモリ３４に展開し、解析プロセス４０を実行することで、コンピュータ３０により、回路基板６４の反りの解析処理が実行される。また、回路基板６４の自動修正処理は、ＣＰＵ３２が導出プロセス４２及び補正プロセス４４を実行することにより実現できる。つまり、ＣＰＵ３２が導出プロセス４２及び補正プロセス４４を記憶部３６から読み出してメモリ３４に展開し、導出プロセス４２及び補正プロセス４４を実行することで、コンピュータ３０により、回路基板６４の自動修正処理が実行される。

次に、コンピュータ３０において実行される評価処理の具体例を説明する。図６に、図４に示すステップ１１０において実行される評価処理の流れの一例を示す。

まず、ステップ１４０では、評価対象の回路基板６４の解析結果が取得される。つまり、図４に示すステップ１０８において、メモリ３４に記憶された解析結果が読み取られる。次のステップ１４２では、評価対象の回路基板６４の実測値を含む部品情報が取得される。ステップ１４２では、回路基板６４の反りに関する実測値、及び回路基板６４に実装される部品の形状及び電気特性などの各種情報が読み取られる。回路基板６４の反りに関する実測値は、回路基板６４を製造するときに計測することができ、回路基板６４のＣＡＤファイル４８に関連付けて記憶させることができる。

なお、ステップ１４２では、評価対象の回路基板６４の解析結果に対して、回路基板６４の反りに関する実測値を考慮して回路基板６４の反りを示す情報を作成することができる。例えば、解析結果の回路基板６４の反りを示す情報の値と、実測値とを比較し、解析結果を超える実測値である場合に、解析結果の情報の値と、実測値との差分値を解析結果の情報の値に加算することができる。

次に、ステップ１４４では、変数ｉに「１」がセット（ｉ＝１）され、次のステップ１４６において、回路基板６４に搭載される全ての部品のうち、ｉ番目の部品が評価対象実装部品として設定される。次に、ステップ１４８では、ステップ１４０で取得した反りの解析結果のうち、回路基板６４における評価対象実装部品の位置を含む周辺エリアの反りの解析結果が反りの分布として抽出される。次に、ステップ１５０において、ステップ１４８で抽出された反りの分布で示される各反り量が予め定めた所定値以内か否かが判断される。ステップ１５０の判断処理で用いられる予め定めた所定値は、回路基板６４の反り量として許容できる値が予め定められる。ステップ１５０で肯定判断される場合、ステップ１５４へ進み、否定判断される場合、ステップ１５２において現在のｉ番目の部品に所定値を超える評価対象実装部品を示す識別ＩＤが付与され、メモリ３４に記憶される。

次に、ステップ１５４では、回路基板６４に搭載される全ての部品について、ステップ１４６〜ステップ１５２の処理が終了したか否かが判断され、否定判断される場合、ステップ１５６において変数ｉがインクリメントされ、ステップ１４６へ戻る。一方、ステップ１５４において肯定判断される場合、ステップ１５８において、注意部品があるか否かが判断される。ステップ１５８の判断処理は、ステップ１５２の処理において付与された識別ＩＤがメモリ３４に記憶されているか否かを判別することにより、判断することができる。

ステップ１５８において否定判断される場合、ステップ１６２において、注意部品がないことを示す情報を含む解析結果が、評価結果を示す情報としてディスプレイ５２に表示される。一方、ステップ１５８で肯定判断される場合、ステップ１６０において、所定値を超える評価対象実装部品として識別ＩＤが付与されている部品が注意部品として記憶され、ステップ１６２に進み、記憶された注意部品がディスプレイ５２に表示される。

次に、コンピュータ３０において実行される自動修正処理の具体例を説明する。図７に、図４に示すステップ１１６において実行される自動修正処理の流れの一例を示す。

まず、ステップ１７０では、反りによる変位が所定値を超える領域が抽出され、抽出された領域が修正対象領域として設定される。ステップ１７０において用いられる所定値は、回路基板６４の一部において反りの量として許容できる値が予め定められている。ステップ１７０では、解析結果（図４に示すステップ１０８の処理結果）により示される反りの量に応じた回路基板６４の変位量が所定値を超える回路基板６４上の領域が抽出される。図８に一例を示すように、回路基板６４の変位を示す特性曲線６６が所定値を超える値となる回路基板６４上の領域が抽出される。

次に、ステップ１７２では、回路基板６４における複数の層のうち、導体層を対象として修正対象領域内の銅の含有率（Ｃｕ含有率）が求められる。銅の含有率は、修正対象領域の面積と、銅が占める面積との面積比により求めることができる。次のステップ１７４では、回路基板６４における複数の層のうち、絶縁層を対象として修正対象領域内のビア（Ｖｉａ）の数が求められる。次に、ステップ１７６では、回路基板６４の各層に対する層ペアが設定される。層ペアは、回路基板６４の中心に対して対称の位置の一対の層が設定される。図３に示す一例では、回路基板６４の中心部（例えば中心の層）を中心として外部の層から内部に層に向って順に層ペアが設定される。つまり、最外層の第１層（Ｌ１）及び第７層（Ｌ４）が層ペア６４Ａに設定され、第２層（Ｌ１−Ｌ２）及び第６層（Ｌ３−Ｌ４）が層ペア６４Ｂに設定され、第３層（Ｌ２）及び第５層（Ｌ３）が層ペア６４Ｃに設定される。また、ステップ１７６では、設定された層ペアごとに対称性を示す情報が導出される。対称性を示す情報には、導体層を対象とする場合、層ペアの各層間の銅の含有率（Ｃｕ含有率）の差分値が対応される。また、絶縁層を対象とする場合、層ペアの各層間のビア（Ｖｉａ）の数の差分値が対応される。

次に、ステップ１７８では、変数ｉに「１」がセット（ｉ＝１）され、次のステップ１８０において、回路基板６４内でｉ番目の層ペアが設定される。従って、ステップ１８０では、ｉ番目の層ペアに関する対称性を示す情報を特定することができる。次に、ステップ１８２では、ステップ１８０で特定した対称性を示す情報に基づいて、ｉ番目の層ペアについて対称性を有するか否かが判断される。ステップ１８２で肯定判断される場合、ステップ１８６へ進み、否定判断される場合、ステップ１８４において現在のｉ番目の層ペアの各層が対称性を有するように修正処理が実行され（詳細は後述）、ステップ１８６へ進む。

ステップ１８６では、回路基板６４内に設定された全ての層ペアについて、ステップ１８０〜ステップ１８４の処理が実行されたか否かが判断され、否定判断される場合、ステップ１９０において変数ｉがインクリメントされ、ステップ１８０に戻る。一方、ステップ１８６において肯定判断される場合、ステップ１８８において、ステップ１８４において実行された層ペアが対称性を有するように修正された部分がディスプレイ５２に表示され、本処理ルーチンが終了される。

なお、回路基板６４の自動修正処理における層ペアの設定及び対称性を示す情報の導出に関する処理は、導出プロセス４２を実行することにより実現できる。また、層ペアの各層が対称性を有するように実行される修正処理は、ＣＰＵ３２が補正プロセス４４を実行することにより実現できる。

次に、コンピュータ３０において実行される修正処理の具体例を説明する。図９に、図７に示すステップ１８４において実行される修正処理の流れの一例を示す。

ステップ２００では、修正処理の対象の層ペア（図７に示すステップ１８０で特定）が導体層であるか否かが判断される。ステップ２００において肯定判断される場合、ステップ２０２へ進み、修正処理の対象の層ペアにおける銅が多い層にベタの配線があるか否かが判断される。つまり、ステップ２０２では、修正処理の対象の層ペアの各層の銅の含有率を取得し、銅の含有率が多い層に、ベタの配線があるか否かが判断される。ステップ２０２で否定判断される場合、ステップ２０４へ進み、他方の層、つまり銅の含有率が少ない層に所定規則に従ってベタの配線を追加する処理が実行される（詳細は後述）。次のステップ２０６では、ベタの配線が追加された層ペアに対称性があるか否かが判断される。ステップ２０６で否定判断される場合、対称性を有しないことを示す銅の含有率の差分値をディスプレイ５２に表示する処理が実行される。一方、ステップ２０６において肯定判断される場合には、ステップ２１４へ進む。

ステップ２０２において肯定判断される場合、ステップ２１０において、修正処理の対象の層ペアの銅が多い層に存在するベタの配線に対して、ベタの領域を減少させるためにベタの抜きを追加する処理が実行される（詳細は後述）。次のステップ２１２では、ベタに抜きが追加された層ペアに対称性があるか否かが判断される。ステップ２１２で否定判断される場合、ステップ２０４へ進み、肯定判断される場合、層ペアが対称性を有する修正が完了したことを示す情報をディスプレイ５２に表示する処理が実行される。

修正処理の対象の層ペア（図７に示すステップ１８０で特定）が絶縁層である場合、ステップ２００で否定判断され、ステップ２１６へ進む。ステップ２１６では、ビアの数が少ない層に所定規則に従ってビアを追加する処理が実行される（詳細は後述）。次のステップ２１８では、ビアが追加された層ペアに対称性があるか否かが判断される。ステップ２１８で肯定判断される場合、ステップ２２０において、絶縁層の層ペアが対称性を有する修正が完了したことを示す情報をディスプレイ５２に表示する処理が実行される。ステップ２１８で否定判断される場合、ステップ２２２において、ステップ２１６で追加したビアの直径を大きくする処理が実行され、ステップ２２４へ進む。ステップ２２４では、追加されたビアの直径が大きくされた層を含む層ペアに対称性があるか否かが判断される。ステップ２２４で否定判断される場合、対称性を有しないことを示す銅の含有率の差分値をディスプレイ５２に表示する処理が実行される。一方、ステップ２２４において肯定判断される場合には、ステップ２２０へ進み、絶縁層の層ペアが対称性を有する修正が完了したことを示す情報をディスプレイ５２に表示する処理が実行される。

次に、導体層の層ペアのうち、銅の含有率が多くかつベタの配線が存在する層に対して、ベタの領域を減少させるためのベタの抜きを追加する処理（図９に示すステップ２１０）の一例を説明する。図１０に、図９に示すステップ２１０において実行されるベタ抜き追加処理の流れの一例を示す。

ステップ２３０では、目標面積Ｘが算出され、かつベタの面積Ａが算出される。ベタの面積Ａは、導体層の層ペアのうち、銅の含有率が多くかつベタの配線が存在する層におけるベタの面積である。また、目標面積Ｘは、導体層の層ペアのうちの他方の層におけるベタの面積である。なお、目標面積Ｘは、導体層の層ペアのうちの他方の層における銅の含有率に対応する面積を定めてもよい。次に、ステップ２３２において、所定の規則に従って、銅の含有率が多くかつベタの配線が存在する層におけるベタの配線領域に抜きを追加する処理が実行される。ステップ２３２における所定の規則には、ベタの配線領域に追加することが可能なベタ抜きのサイズ及び形状、並びに配置の周期性がある。

図１１に、所定の規則に従って、ベタ抜き追加の処理を実行した場合の一例を示す。導体層の層ペアのうちの一方におけるベタの領域６８に対して、所定形状（図１１では円形）及び所定サイズの抜き領域７０が一定間隔で（周期的に）設定される。設定された複数の抜き領域７０を、ベタの領域６８から除外することにより、ベタの抜きが追加される。

次に、ステップ２３４では、抜きが追加されたベタの領域６８の面積Ｂが算出され、ステップ２３６においてＸ＜Ｂか否かが判断される。目標面積Ｘ及び面積Ｂが一致する場合、または目標面積Ｘが面積Ｂより大きい場合、ステップ２３６において否定判断されて、本処理ルーチンが終了される。一方、Ｘ＜Ｂの場合、ステップ２３６で肯定判断される。ステップ２３６で肯定判断される場合、過剰にベタの抜きが追加されているので、ステップ２３８において、ステップ２３２で追加したベタの抜きを一部削除する補正処理が実行されて、本処理ルーチンが終了される。

図１２に、過剰にベタの抜きが追加されるときに一部のベタ抜きを削除した場合の一例を示す。図１２に示すように、過剰にベタ抜きが設定されたベタの領域６８（図１１）から、抜き領域７０の一部が削除される。

なお、ステップ２３８では、抜き領域７０の一部を削除するにあたり、ベタの領域６８において、均等に、抜きが追加（または削除）されることが好ましい。つまり、ベタの領域６８において銅の分布をバランスさせ、ベタの領域６８において、銅の占有領域が偏らないようにさせることが好ましい。例えば、ステップ２３８では、過剰に追加された抜き領域７０が、等間隔で削除される。等間隔の一例には、｛Ｂ／（Ｂ−Ｘ）｝で求まる数を抜き間隔として設定することができる。

次に、導体層の層ペアのうち、銅の含有率が少ない層に対して、ベタの領域を拡大するためのベタの配線を追加する処理（図９に示すステップ２０４）を説明する。図１３に、図９に示すステップ２０４において実行されるベタ追加処理の流れの一例を示す。

ステップ２４０では、目標面積Ｙが算出される。目標面積Ｙは、導体層の層ペアのうちの銅の含有率が少ない層に対する他方の層におけるベタの面積である。なお、目標面積Ｙは、導体層の層ペアのうちの他方の層における銅の含有率に対応する面積を定めてもよい。次に、ステップ２４２において、導体層の層ペアのうちの銅の含有率が少ない層に対して、配線規則に従って、ベタの挿入が可能な領域が設定される。ステップ２４２における配線規則には、配線領域から一定距離までをベタ禁止領域とすること、ビアを設けることが可能であること、予め定められたベタ禁止領域は除外すること等がある。

図１４に、配線規則に従って、ベタの挿入が可能な領域の設定処理を実行した場合の一例を示す。図１４の例では、ベタ禁止領域７４が除外され、複数のベタ挿入可能領域７２が設定される場合が示されている。

次に、ステップ２４４では、ベタ挿入可能領域７２の面積Ｃが算出され、次のステップ２４６においてＹ＜Ｃか否かが判断される。目標面積Ｙ及び面積Ｃが一致する場合、または目標面積Ｙが面積Ｃより大きい場合、ステップ２４６において否定判断されて、本処理ルーチンが終了される。一方、Ｙ＜Ｃの場合、ステップ２４６において肯定判断される。ステップ２４６において肯定判断される場合、過剰にベタが追加されているので、ステップ２４８において、ステップ２３２で追加したベタの抜きを一部削除する補正処理が実行されて、本処理ルーチンを終了する。なお、ステップ２４８における補正処理は、図１０に示すベタの領域を減少させるためのベタの抜きを追加する処理を実行することができる。

図１５に、過剰にベタが追加されるときに一部にベタ抜き処理を実行した場合の一例を示す。図１５に示すように、過剰にベタが追加されたベタの領域７２（図１１）から、抜き領域７０の追加によってベタの領域７２の一部が削除される。

次に、絶縁層の層ペアのうち、ビアの数が少ない層にビアを追加する処理（図９に示すステップ２１６）を説明する。図１６に、図９に示すステップ２１６において実行されるビア追加処理の流れの一例を示す。

ステップ２５０では、目標ビア数Ｚが算出される。目標ビア数Ｚは、絶縁層の層ペアのうち、ビアの数が少ない層の他方の層におけるビアの数を設定することができる。なお、目標ビア数Ｚは、予め経験的に確認されているビア数を定めてもよい。次に、ステップ２５２において、所定の規則に従って、ビア挿入可能領域が設定される。次に、ステップ２５４では、ステップ２５２で設定されたビア挿入可能領域に挿入可能なビアの数Ｄが算出される。なお、ステップ２５４におけるビア挿入可能領域に挿入可能なビアは、ビアのサイズ及び形状、並びに配置の周期性に基づいて決定される。

ステップ２５２におけるビア挿入可能領域は、絶縁層にビアを設けることが可能な領域であり、設けるビアを含む一定の周辺領域により定められる領域である。また、ステップ２５２における所定の規則には、回路基板６４のデザインルールを使用することができる。デザインルールの一例には、対象の絶縁層に積層されている上層または下層における導体層（信号層）の配線から一定の領域をビア禁止領域としてビアを追加しない等の規則がある。また、他例として、対象の絶縁層に積層されている上層または下層における導体層（信号層）に設定されるベタをビア禁止領域としてビアを追加しない等の規則がある。また、その他例として、予め定めたビア禁止領域にはビアを追加しない等の規則等がある。

図１７に、所定の規則に従って設定されたビア挿入可能領域７６に、ビア７８の追加を実行した場合の一例を示す。絶縁層の層ペアのうちの一方に設定されたビア挿入可能領域７６に対して、所定形状（図１７では円形）及び所定サイズのビア７８が一定間隔で（周期的に）設定される。

次に、ステップ２５６においてＺ＜Ｄか否かが判断される。目標ビア数Ｚ及び挿入可能なビア数Ｄが一致する場合、または目標ビア数Ｚが挿入可能なビア数Ｄより大きい場合、ステップ２５６において否定判断されて、本処理ルーチンが終了される。一方、Ｚ＜Ｄの場合、ステップ２５６で肯定判断される。ステップ２５６で肯定判断される場合、過剰にビアが追加されているので、ステップ２５８において、ステップ２５４で追加したビアの数を減少させる補正処理が実行されて、本処理ルーチンが終了される。

図１８に、過剰にビア７８が追加されるときに一部のビア７８が削除された場合の一例を示す。図１８に示すように、過剰にビア７８が設定されたビア挿入可能領域７６（図１７）から、ビア７８の一部が削除される。

なお、ステップ２５８では、ビア７８の一部を削除するにあたり、ビア挿入可能領域７６において、均等に、ビア７８が追加（または削除）されることが好ましい。つまり、ビア挿入可能領域７６においてビア７８の配置をバランスさせ、ビア挿入可能領域７６において、ビア７８の占有領域が偏らないようにさせることが好ましい。例えば、ステップ２５８では、過剰に追加された抜き領域７０が、等間隔で削除される。等間隔の一例には、｛Ｄ／（Ｄ−Ｚ）｝で求まる数を抜き間隔として設定することができる。

次に、コンピュータ３０により実現した基板設計支援装置１０により、回路基板６４の修正処理を実行した場合における回路基板６４の反りについてのシミュレーション結果を説明する。

図１９に、本実施形態に係る基板設計支援装置１０において、層ペアについて銅の含有率に対称性を有するように、回路基板の設計情報を修正した処理結果の一例を示す。層ペアにおける銅の含有率の差分値が大きくなるにしたがって反り量が増加する。しかし、銅の含有率の差分値について、減少傾向に修正するに従って、反り量が改善されることが確認できる。図１９では、銅の含有率の差分値を５０％減少させる場合を１点鎖線で示し、６０％減少させる場合を点線で示し、７０％減少させる場合を実線で示す。

図２０に、７種類の回路基板６４について、層間のビア数を示す。また、図２１に、７種類の回路基板６４に対して、ビア数の差分と反り量との関係を示す。図２１に示すように内層のビア数の差分を小さくすることによって、反り量が改善されることが確認できる。

以上説明したように、本実施形態では、回路基板６４の設計情報１２に基づいて、回路基板６４を複数の層ペアに分類すると共に、各層ペアに対して回路基板６４の反りに関係する銅の含有率、及びビアの数の差分値を求める。求めた差分値が小さくなるように、層ペアの少なくとも一方の層の銅の含有率、及びビアの数が補正される。これによって、回路基板６４の反りを抑制することができる。

なお、上記では基板設計支援装置１０をコンピュータ３０により実現する一例を説明した。しかし、これらの構成に限定されるものではなく、上記説明した要旨を逸脱しない範囲において、各種の改良及び変更を行っても良いのはもちろんである。

また、上記ではプログラムが記憶部に予め記憶（インストール）されている態様を説明したが、これに限定されるものではない。例えば、開示の技術におけるプログラムは、ＣＤ−ＲＯＭやＤＶＤ−ＲＯＭ等の記録媒体に記録されている形態で提供することも可能である。

本明細書に記載された全ての文献、特許出願及び技術規格は、個々の文献、特許出願及び技術規格が参照により取り込まれることが具体的かつ個々に記された場合と同程度に、本明細書中に参照により取り込まれる。

以上の実施形態に関し、更に以下の付記を開示する。

（付記１）
複数の層が積層された多層基板の設計情報に基づいて、前記多層基板の各層を複数の一対の層に分類し、前記複数の一対の層の各々に対して前記多層基板の反りに関係する所定の基板設計要素の総量の差を求める算出部と、
求めた前記所定の基板設計要素の総量の差に基づいて、前記所定の基板設計要素の総量の差が所定範囲内に収まるように、前記複数の一対の層のうちの少なくとも１つの一対の層について少なくとも一方の層における前記所定の基板設計要素の量を補正する補正部と、
を備えた基板設計支援装置。

（付記２）
前記多層基板は、回路基板であり、
前記算出部は、前記多層基板の中心に対して対称の位置の一対の層を前記一対の層に分類する
付記１記載の基板設計支援装置。

（付記３）
前記多層基板は、回路基板であり、かつ、前記所定の基板設計要素は導体素子であり、
前記補正部は、前記少なくとも一方の層において、前記導体素子の量を補正する
付記１または付記２記載の基板設計支援装置。

（付記４）
前記補正部は、前記少なくとも一方の層において、前記導体素子が均等に分布するように前記導体素子の量を補正する
付記３に記載の基板設計支援装置。

（付記５）
前記算出部は、前記多層基板の設計情報に基づいて、前記多層基板の反りを予測する解析部を含むと共に、前記解析部により予測した前記多層基板の反りが所定値を超える領域を補正対象領域に定め、かつ、前記複数の一対の層の各々の前記補正対象領域に対して前記多層基板の反りに関係する所定の基板設計要素の総量の差を求める導出部を含む
付記１〜付記４の何れか１項に記載の基板設計支援装置。

（付記６）
前記解析部は、前記多層基板に実装される部品の変形に関する実測値を示す情報を記憶する記憶部から前記部品の実測値を示す情報を取得し、取得した前記部品の実測値を示す情報を用いて前記多層基板の反りを予測する
付記５に記載の基板設計支援装置。

（付記７）
前記算出部における算出結果を示す情報、及び前記補正部における補正結果を示す情報の少なくとも一方を示す情報を表示する表示部を含む
付記１〜付記６の何れか１項に記載の基板設計支援装置。

（付記８）
複数の層が積層された多層基板の設計情報に基づいて、前記多層基板の各層を複数の一対の層に分類し、前記複数の一対の層の各々に対して前記多層基板の反りに関係する所定の基板設計要素の総量の差を求め、
求めた前記所定の基板設計要素の総量の差に基づいて、前記所定の基板設計要素の総量の差が所定範囲内に収まるように、前記複数の一対の層のうちの少なくとも１つの一対の層について少なくとも一方の層における前記所定の基板設計要素の量を補正する、
ことを含む基板設計支援方法。

（付記９）
前記多層基板は、回路基板であり、
前記多層基板を複数の一対の層に分類する場合、前記多層基板の中心に対して対称の位置の一対の層を前記一対の層に分類する
付記８記載の基板設計支援装置。

（付記１０）
前記多層基板は、回路基板であり、かつ、前記所定の基板設計要素は導体素子であり、
前記所定の基板設計要素の量を補正する場合、前記少なくとも一方の層において、前記導体素子の量を補正する
付記８または付記９記載の基板設計支援方法。

（付記１１）
前記所定の基板設計要素の量を補正する場合、前記少なくとも一方の層において、前記導体素子が均等に分布するように前記導体素子の量を補正する
付記１０に記載の基板設計支援方法。

（付記１２）
前記多層基板の設計情報に基づいて、前記多層基板の反りを予測し、前記所定の基板設計要素の総量の差を求める場合、前記予測した前記多層基板の反りが所定値を超える領域を補正対象領域に定め、かつ、前記複数の一対の層の各々の前記補正対象領域に対して前記多層基板の反りに関係する所定の基板設計要素の総量の差を求める
付記８〜付記１１の何れか１項に記載の基板設計支援方法。

（付記１３）
前記前記多層基板の反りを予測する場合、前記多層基板に実装される部品の変形に関する実測値を示す情報を記憶する記憶部から前記部品の実測値を示す情報を取得し、取得した前記部品の実測値を示す情報を用いて前記多層基板の反りを予測する
付記１２に記載の基板設計支援方法。

（付記１４）
前記所定の基板設計要素の総量の差を示す情報、及び前記補正する前記所定の基板設計要素の量を示す情報の少なくとも一方を示す情報を表示する
付記８〜付記１３の何れか１項に記載の基板設計支援方法。

（付記１５）
コンピュータに、
複数の層が積層された多層基板の設計情報に基づいて、前記多層基板の各層を複数の一対の層に分類し、前記複数の一対の層の各々に対して前記多層基板の反りに関係する所定の基板設計要素の総量の差を求め、
求めた前記所定の基板設計要素の総量の差に基づいて、前記所定の基板設計要素の総量の差が所定範囲内に収まるように、前記複数の一対の層のうちの少なくとも１つの一対の層について少なくとも一方の層における前記所定の基板設計要素の量を補正する、
ことを含む処理をコンピュータに実行させるための基板設計支援プログラム。

（付記１６）
前記多層基板は、回路基板であり、
前記多層基板を複数の一対の層に分類する場合、前記多層基板の中心に対して対称の位置の一対の層を前記一対の層に分類する
付記１５に記載の基板設計支援プログラム。

（付記１７）
前記多層基板は、回路基板であり、かつ、前記所定の基板設計要素は導体素子であり、
前記所定の基板設計要素の量を補正する場合、前記少なくとも一方の層において、前記導体素子の量を補正する
付記１５または付記１６に記載の基板設計支援プログラム。

（付記１８）
前記所定の基板設計要素の量を補正する場合、前記少なくとも一方の層において、前記導体素子が均等に分布するように前記導体素子の量を補正する
付記１７に記載の基板設計支援プログラム。

（付記１９）
前記多層基板の設計情報に基づいて、前記多層基板の反りを予測し、前記所定の基板設計要素の総量の差を求める場合、前記予測した前記多層基板の反りが所定値を超える領域を補正対象領域に定め、かつ、前記複数の一対の層の各々の前記補正対象領域に対して前記多層基板の反りに関係する所定の基板設計要素の総量の差を求める
付記１５〜付記１７の何れか１項に記載の基板設計支援プログラム。

（付記２０）
前記前記多層基板の反りを予測する場合、前記多層基板に実装される部品の変形に関する実測値を示す情報を記憶する記憶部から前記部品の実測値を示す情報を取得し、取得した前記部品の実測値を示す情報を用いて前記多層基板の反りを予測する
付記１９に記載の基板設計支援プログラム。

（付記２１）
前記所定の基板設計要素の総量の差を示す情報、及び前記補正する前記所定の基板設計要素の量を示す情報の少なくとも一方を示す情報を表示する
付記１５〜付記２０の何れか１項に記載の基板設計支援プログラム。

１０ 基板設計支援装置
１２ 設計情報
１４ 算出部
１６ 解析部
１８ 導出部
２０ 補正部
２２ 表示部
６４ 回路基板

Claims (12)

1. 複数の層が積層された多層基板の設計情報に基づいて、前記多層基板を複数の一対の層に分類し、前記複数の一対の層の各々に対して前記多層基板の反りに関係する所定の基板設計要素の総量の差を求める算出部と、
   求めた前記所定の基板設計要素の総量の差に基づいて、前記所定の基板設計要素の総量の差が所定範囲内に収まるように、前記複数の一対の層のうちの少なくとも１つの一対の層について少なくとも一方の層における前記所定の基板設計要素の量を補正する補正部と、
   を備えた基板設計支援装置。
2. 前記多層基板は、回路基板であり、
   前記算出部は、前記多層基板の中心に対して対称の位置の一対の層を前記一対の層に分類する
   請求項１記載の基板設計支援装置。
3. 前記多層基板は、回路基板であり、かつ、前記所定の基板設計要素は導体素子であり、
   前記補正部は、前記少なくとも一方の層において、前記導体素子の量を補正する
   請求項１または請求項２記載の基板設計支援装置。
4. 前記算出部は、前記多層基板の設計情報に基づいて、前記多層基板の反りを予測する解析部を含むと共に、前記解析部により予測した前記多層基板の反りが所定値を超える領域を補正対象領域に定め、かつ、前記複数の一対の層の各々の前記補正対象領域に対して前記多層基板の反りに関係する所定の基板設計要素の総量の差を求める導出部を含む
   請求項１〜請求項３の何れか１項に記載の基板設計支援装置。
5. 複数の層が積層された多層基板の設計情報に基づいて、前記多層基板を複数の一対の層に分類し、前記複数の一対の層の各々に対して前記多層基板の反りに関係する所定の基板設計要素の総量の差を求め、
   求めた前記所定の基板設計要素の総量の差に基づいて、前記所定の基板設計要素の総量の差が所定範囲内に収まるように、前記複数の一対の層のうちの少なくとも１つの一対の層について少なくとも一方の層における前記所定の基板設計要素の量を補正する、
   ことを含む基板設計支援方法。
6. 前記多層基板は、回路基板であり、
   前記多層基板を複数の一対の層に分類する場合、前記多層基板の中心に対して対称の位置の一対の層を前記一対の層に分類する
   請求項５に記載の基板設計支援装置。
7. 前記多層基板は、回路基板であり、かつ、前記所定の基板設計要素は導体素子であり、
   前記所定の基板設計要素の量を補正する場合、前記少なくとも一方の層において、前記導体素子の量を補正する
   請求項５または請求項６記載の基板設計支援方法。
8. 前記多層基板の設計情報に基づいて、前記多層基板の反りを予測し、前記所定の基板設計要素の総量の差を求める場合、前記予測した前記多層基板の反りが所定値を超える領域を補正対象領域に定め、かつ、前記複数の一対の層の各々の前記補正対象領域に対して前記多層基板の反りに関係する所定の基板設計要素の総量の差を求める
   請求項５〜請求項７の何れか１項に記載の基板設計支援方法。
9. コンピュータに、
   複数の層が積層された多層基板の設計情報に基づいて、前記多層基板を複数の一対の層に分類し、前記複数の一対の層の各々に対して前記多層基板の反りに関係する所定の基板設計要素の総量の差を求め、
   求めた前記所定の基板設計要素の総量の差に基づいて、前記所定の基板設計要素の総量の差が所定範囲内に収まるように、前記複数の一対の層のうちの少なくとも１つの一対の層について少なくとも一方の層における前記所定の基板設計要素の量を補正する、
   ことを含む処理をコンピュータに実行させるための基板設計支援プログラム。
10. 前記多層基板は、回路基板であり、
    前記多層基板を複数の一対の層に分類する場合、前記多層基板の中心に対して対称の位置の一対の層を前記一対の層に分類する
    請求項９に記載の基板設計支援プログラム。
11. 前記多層基板は、回路基板であり、かつ、前記所定の基板設計要素は導体素子であり、
    前記所定の基板設計要素の量を補正する場合、前記少なくとも一方の層において、前記導体素子の量を補正する
    請求項９または請求項１０に記載の基板設計支援プログラム。
12. 前記多層基板の設計情報に基づいて、前記多層基板の反りを予測し、前記所定の基板設計要素の総量の差を求める場合、前記予測した前記多層基板の反りが所定値を超える領域を補正対象領域に定め、かつ、前記複数の一対の層の各々の前記補正対象領域に対して前記多層基板の反りに関係する所定の基板設計要素の総量の差を求める
    請求項９〜請求項１１の何れか１項に記載の基板設計支援プログラム。