JP2014187320A5 - - Google Patents

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一方、ｐ＋形アノード層３０とｐ−形アノード層４０との間は、電子（ｅ）にとってはエネルギー障壁となる。したがって、ｐ−形アノード層４０に流れた電子（ｅ）は、ｐ＋形アノード層３０には流れ込み難くなる。ｐ＋形アノード層３０に向かう電子（ｅ）は、ｐ＋形アノード層３０付近で横方向（ＸＹ平面に沿った方向）に移動する。この電子（ｅ）の移動により、ｐ＋形アノード層３０の下方の部分がアノード電極８２に対して、負極になるようにバイアスされる。
次に、図３（ｂ）に表したように、構造体１００の第１面１００ａに露出するｐ−形アノード層４０の上に、第１バリアメタル５１を形成する。第１バリアメタル５１には、例えばＴｉやＷが用いられる。第１バリアメタル５１を形成するには、例えば第１面１００ａの全面に第１バリアメタル５１の材料（バリアメタル材料）を成膜した後、フォトリソグラフィ及びエッチングによってｐ＋形アノード層３０の上のバリアメタル材料を除去する。これにより、ｐ−形アノード層４０の上のみにバリアメタル材料が残り、第１バリアメタル５１が形成される。
次に、図３（ｃ）に表したように、ｐ＋形アノード層３０の上及び第１バリアメタル５１の上を覆うようにアノード電極８２を形成する。また、構造体１００の第１面１００ａとは反対側の第２面１００ｂにカソード電極８１を形成する。これにより、半導体装置１１０が完成する。
一方、ｐ＋形アノード層３０とｐ−形アノード層４０との間は、電子（ｅ）にとってはエネルギー障壁となる。したがって、ｐ−形アノード層４０に流れた電子（ｅ）は、ｐ＋形アノード層３０には流れ込み難くなる。ｐ＋形アノード層３０に向かう電子（ｅ）は、ｐ＋形アノード層３０の付近及び絶縁体６０の付近で横方向（ＸＹ平面に沿った方向）に移動する。この電子（ｅ）の移動により、ｐ＋形アノード層３０の下方及び絶縁体６０の下方の部分がアノード電極８２に対して、負極になるようにバイアスされる。
このように、オン状態では、アノード側からカソード側に正孔（ｈ）が流れ、カソード側からアノード側に電子（ｅ）が流れる。ここで、アノード側では、ｐ＋形アノード層３０は正孔（ｈ）の注入に寄与するのに対して、ｐ−形アノード層４０は電子（ｅ）の排出のみに寄与する。そのため、ｐ−形アノード層４０を設けない半導体装置に比べて正孔（ｈ）の注入量が抑制される。また、半導体装置１２０では、ｐ＋形アノード層３０の不純物濃度（第３不純物濃度）を低くできるため、正孔（ｈ）の注入量がさらに抑制される。
これにより、半導体装置１２０では、スイッチング速度が高速化する。
次に、図５（ｂ）に表したように、カソード電極８１の電位よりもアノード電極８２の電位のほうが低くなるようにアノード・カソード間に電圧（逆バイアス）を印加すると、半導体装置１２０はオフ状態になる。
次に、構造体１００の第１面１００ａに露出するｐ−形アノード層４０の上に、第１バリアメタル５１を形成する。第１バリアメタル５１には、例えばＴｉやＷが用いられる。第１バリアメタル５１を形成するには、例えば第１面１００ａの全面に第１バリアメタル５１の材料（バリアメタル材料）を成膜した後、フォトリソグラフィ及びエッチングによってｐ＋形アノード層３０の上のバリアメタル材料を除去する。これにより、ｐ−形アノード層４０の上のみにバリアメタル材料が残り、第１バリアメタル５１が形成される。
次に、図６（ｃ）に表したように、絶縁体６０の上、ｐ＋形アノード層３０の上及び第１バリアメタル５１の上を覆うようにアノード電極８２を形成する。また、構造体１００の第１面１００ａとは反対側の第２面１００ｂにカソード電極８１を形成する。これにより、半導体装置１２０が完成する。
次に、図８（ｃ）に表したように、構造体１００の第１面１００ａに露出するｐ−形アノード層４０の上に、第１バリアメタル５１を形成する。第１バリアメタル５１には、例えばＴｉやＷが用いられる。第１バリアメタル５１を形成するには、例えば第１面１００ａの全面に第１バリアメタル５１の材料（バリアメタル材料）を成膜した後、フォトリソグラフィ及びエッチングによってｐ＋形アノード層３０の上のバリアメタル材料を除去する。これにより、ｐ−形アノード層４０の上のみにバリアメタル材料が残り、第１バリアメタル５１が形成される。
次に、図１０（ｃ）に表したように、構造体１０１の第１面１０１ａに露出するｐ−形アノード層４０の上に、第１バリアメタル５１を形成する。第１バリアメタル５１には、例えばＴｉやＷが用いられる。第１バリアメタル５１を形成するには、例えば第１面１００ａの全面に第１バリアメタル５１の材料（バリアメタル材料）を成膜した後、フォトリソグラフィ及びエッチングによってｐ＋形アノード層３０の上のバリアメタル材料を除去する。これにより、ｐ−形アノード層４０の上のみにバリアメタル材料が残り、第１バリアメタル５１が形成される。
一方、ｎ＋形カソード層１０とカソード電極８１との間には第２バリアメタル５２が介在しないため、カソード電極８１とｎ＋形カソード層１０との間で確実なオーミック接触が得られる。すなわち、半導体装置１５０では、ｎ＋形カソード層１０の不純物濃度（第１不純物濃度）を低くしても、ｎ＋形カソード層１０とカソード電極８１との間で十分なオーミック接触が得られる。
半導体装置１５０では、ｎ形バッファ層１１は、カソード電極８１とショットキー接合している。したがって、ｎ形バッファ層１１とカソード電極８１間は、電子によってはエネルギー障壁となるが、正孔にとってはエネルギー障壁とはならない。これにより、正孔はｐ＋形アノード層３０からｎ−形ベース層２０及びｎ形バッファ層１１を経由してカソード電極８１に流れ込む。これにより、カソード・アノード間には、正孔電流が形成される。
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