JP2014049779A - 固体撮像装置 - Google Patents

Abstract

【課題】ＴＤＩ方式でありながら、２倍よりも低い感度の設定が可能な固体撮像装置を提供する。
【解決手段】実施形態の固体撮像装置は、第１の画素列１と、第２の画素列２と、その間に配置されたＳＨ３ゲート３と、第２の画素列２の奇数番目の画素に隣接して配置されたＳＨ１ゲート４と、第２の画素列２の偶数番目の画素に隣接して配置されたＳＨ２ゲート５と、ＳＨ１ゲート４およびＳＨ２ゲート５に隣接して配置されたＣＣＤ１と、ＣＣＤ１の奇数番目の蓄積ゲートに隣接して配置されたＴＧ１ゲート６と、ＴＧ１ゲート６に隣接して配置されたＣＣＤ２と、を備える。出力部７が、ＣＣＤ１、ＣＣＤ２により水平転送された電荷を電圧信号に変換して出力する。ＣＬＲゲート８が、第１の画素列１に蓄積された電荷の第１のドレイン部１０への排出を制御し、ＳＷゲート９が、ＣＣＤ２を水平転送されてきた電荷の第２のドレイン部１１への排出を制御する。
【選択図】 図１

Description

本発明の実施形態は、固体撮像装置に関する。

スキャナなどの画像読み取り装置に用いられる固体撮像装置としてＣＣＤイメージセンサがある。このＣＣＤイメージセンサの感度を向上させる方式にＴＤＩ（Time Delay Integration：時間遅延積分）方式がある。ＴＤＩ方式では、画素列間の電荷の転送速度とセンサ上の画像走査速度を一致させて所定段数の画素列の電荷を加算することにより、感度の向上を図る。例えば、２段の画素列の電荷を加算すると、感度は２倍になる。

また、隣接する２つの画素の電荷を加算することにより、さらに感度を上げることができる。この場合、画像読み取りの解像度は１／２に低下するが、感度は、さらに２倍向上する。

ところで、スキャナなどは高速機から低速機まで様々な機種があり、そのスキャン速度は様々である。スキャン速度が速いほど各画素列への光の入射時間が短くなるので、ＣＣＤイメージセンサを高感度にする必要がある。一方、スキャン速度が低い場合には、感度を上げるよりも、むしろ感度を下げた方が適切なコントラストが得られることがある。

ところが、従来のＴＤＩ方式のＣＣＤイメージセンサでは、感度を高い方へ切り替えることは可能であったが、感度を下げることができなかった。そのため、従来、高速機対応のＴＤＩ方式のＣＣＤイメージセンサを低速機にも使用したい場合、電荷転送のタイミングをスキャン速度に合わせて変更することで対処されてきた。しかし、その分、精細なタイミング設計が必要となり、設計負荷が重くなるという、問題があった。

特開２００８−２２２２１号公報

本発明が解決しようとする課題は、ＴＤＩ方式でありながら、２倍よりも低い感度の設定が可能な固体撮像装置を提供することにある。

実施形態の固体撮像装置は、第１の画素列と、第２の画素列と、前記第１の画素列と前記第２の画素列との間に配置された第１の転送ゲートと、前記第２の画素列の奇数番目の画素に隣接して配置された第２の転送ゲートと、前記第２の画素列の偶数番目の画素に隣接して配置された第３の転送ゲートと、前記第２の転送ゲートおよび前記第３の転送ゲートに隣接して配置された第１のＣＣＤレジスタと、前記第１のＣＣＤレジスタの奇数番目の蓄積ゲートに隣接して配置された第４の転送ゲートと、前記第４の転送ゲートに隣接して配置された第２のＣＣＤレジスタと、を備え、出力部が、前記第１のＣＣＤレジスタおよび前記第２のＣＣＤレジスタにより水平転送された電荷を電圧信号に変換して出力する。この固体撮像装置は、クリアゲートが、前記第１の画素列に蓄積された電荷の第１のドレイン部への排出を制御し、スイッチゲートが、前記第２のＣＣＤレジスタを水平転送されてきた電荷の第２のドレイン部への排出を制御する。

実施形態の固体撮像装置の構成の例を示す模式的平面図。 実施形態の固体撮像装置の垂直電荷転送に関わる部分の詳細な構成の例を示す模式的平面図。 実施形態の固体撮像装置の通常解像度時の電荷転送動作を説明するための波形図。 実施形態の固体撮像装置の通常解像度時の第１、第２のＣＣＤレジスタおよび出力部の動作を説明するための図。 実施形態の固体撮像装置の１／２解像度時の電荷転送動作を説明するための波形図。 実施形態の固体撮像装置の１／２解像度時の第１、第２のＣＣＤレジスタおよび出力部の動作を説明するための図。 実施形態の固体撮像装置の第１の画素列の感度調整動作を説明するための波形図。 実施形態の固体撮像装置の第２の画素列の感度調整動作を説明するための波形図。

以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。

（実施形態）
図１は、実施形態の固体撮像装置の構成の例を示す模式的平面図である。

本実施形態の固体撮像装置は、第１の画素列１と、第２の画素列２と、第１の画素列１と第２の画素列２との間に配置されたＳＨ３ゲート３（第１の転送ゲート）と、第２の画素列２の奇数番目の画素に隣接して配置されたＳＨ１ゲート４（第２の転送ゲート）と、第２の画素列２の偶数番目の画素に隣接して配置されたＳＨ２ゲート５（第３の転送ゲート）と、ＳＨ１ゲート４およびＳＨ２ゲート５に隣接して配置されたＣＣＤ１（第１のＣＣＤレジスタ）と、ＣＣＤ１の奇数番目の蓄積ゲートに隣接して配置されたＴＧ１ゲート６（第４の転送ゲート）と、ＴＧ１ゲート６に隣接して配置されたＣＣＤ２（第２のＣＣＤレジスタ）と、ＣＣＤ１およびＣＣＤ２により水平転送された電荷を電圧信号に変換して出力する出力部７と、第１の画素列１に蓄積された電荷の第１のドレイン部１０への排出を制御するＣＬＲゲート８（クリアゲート）と、ＣＣＤ２を水平転送されてきた電荷の第２のドレイン部１１への排出を制御するＳＷゲート９（スイッチゲート）と、を備える。

なお、本実施形態の固体撮像装置には、ＣＣＤ１およびＣＣＤ２に蓄積された暗時電荷および不要電荷を第２のドレイン部１１へ排出するための転送ゲートとして、ＴＧ２ゲートおよびＤＧゲートが備えられている。

本実施形態の固体撮像装置では、入射光が第１の画素列１および第２の画素列２で光電変換され、光電変換後の電荷が、ＳＨ３ゲート３、ＳＨ１ゲート４およびＴＧ１ゲート６のオン／オフの制御により、ＣＣＤ１およびＣＣＤ２へ垂直転送される。

ＣＣＤ１およびＣＣＤ２へ垂直転送された電荷は、ＣＣＤ１およびＣＣＤ２から出力部７へ水平転送され、出力部７により電荷電圧変換され、電圧信号ＯＳとして出力される。

図２は、上述の電荷垂直転送に関わる部分の詳細な構成の例を示す模式的平面図である。

第１の画素列１には、画素Ｐ１１、Ｐ１２、Ｐ１３、Ｐ１４、・・・が列状に配列されている。

同様に、第２の画素列２には、第１の画素列１の各画素の位置に対応する位置に、画素Ｐ２１、Ｐ２２、Ｐ２３、Ｐ２４、・・・が列状に配列されている。

第１の画素列１および第２の画素列２の各画素には、光の入射時間に応じた電荷が蓄積される。

第１の画素列１と第２の画素列２の間に、ＳＨ３ゲート３が配置されている。ＳＨ３ゲート３の制御により、第１の画素列１の各画素に蓄積された電荷は、第２の画素列２の、対応する位置の画素へ転送される。すなわち、画素Ｐ１１に蓄積された電荷は画素Ｐ２１へ転送され、画素Ｐ１２に蓄積された電荷は画素Ｐ２２へ転送される。

また、第１の画素列１の上方側には、ＣＬＲゲート８が配置されている。ＣＬＲゲート８が“Ｈｉｇｈ”レベルになると、第１の画素列１の各画素に蓄積された電荷は、第１のドレイン部１０へ排出される。

第２の画素列２の下方側には、奇数番目の画素Ｐ２１、Ｐ２３、・・・の下方側にＳＨ１ゲート４が配置され、偶数番目の画素Ｐ２２、Ｐ２４、・・・の下方側にＳＨ２ゲート５が配置されている。

ＳＨ１ゲート４およびＳＨ２ゲート５の下方側に、ＣＣＤ１が配置されている。ＣＣＤ１は、制御信号φ１により電荷移動が制御されるφ１蓄積部と、制御信号φ２により電荷移動が制御されるφ２蓄積部とが、交互に配置された構成となっている。

ＳＨ１ゲート４の下方側にφ１蓄積部が配置され、ＳＨ２ゲート５の下方側にφ２蓄積部が配置されている。

したがって、ＳＨ１ゲート４の制御により、第２の画素列２の奇数番目の画素に蓄積された電荷は、ＣＣＤ１のφ１蓄積部に転送され、ＳＨ２ゲート５の制御により、第２の画素列２の偶数番目の画素に蓄積された電荷は、ＣＣＤ１のφ２蓄積部に転送される。

ＣＣＤ１の下方側に、ＴＧ１ゲート６が配置され、さらに、ＴＧ１ゲート６の下方側に、ＣＣＤ２が配置されている。ＣＣＤ２も、ＣＣＤ１と同様、φ１蓄積部とφ２蓄積部とが、交互に配置されている。

ここで、ＴＧ１ゲート６は、ＣＣＤ１のφ１蓄積部とＣＣＤ２のφ１蓄積部との間にのみ、配置されている。

したがって、本実施形態では、このＴＧ１ゲート６を制御することにより、ＣＣＤ１のφ１蓄積部に蓄積された電荷をＣＣＤ２のφ１蓄積部へ転送することが可能である。すなわち、本実施形態では、第２の画素列２の奇数番目の画素に蓄積された電荷をＣＣＤ２のφ１蓄積部へ転送することができる。

一方、第２の画素列２の偶数番目の画素に蓄積された電荷は、ＣＣＤ１のφ２蓄積部までしか転送されない。

これにより、本実施形態では、ＣＣＤ１を第２の画素列２の偶数番目の画素から転送された電荷のみを水平転送するＣＣＤレジスタとし、ＣＣＤ２を第２の画素列２の奇数番目の画素から転送された電荷のみを水平転送するＣＣＤレジスタとすることができる。

一方、ＴＧ１ゲート６を閉じたままとしておくと、ＣＣＤ１のφ１蓄積部からＣＣＤ２のφ１蓄積部への転送は行われない。この場合、第２の画素列２の奇数番目の画素から転送された電荷は、ＣＣＤ１のφ１蓄積部に留まる。

そこで、第２の画素列２の偶数番目の画素からＣＣＤ１のφ２蓄積部へ転送された電荷を予めＣＣＤ１のφ１蓄積部に転送しておいて加算するようにすれば、感度を２倍に向上させることができる。ただし、この場合、水平方向の解像度は１／２に低下する。

また、本実施形態では、ＣＬＲゲート８が“Ｈｉｇｈ”レベルになると、第１の画素列１の各画素に蓄積された電荷が第１のドレイン部１０へ排出される。

ＣＬＲゲート８が“Ｌｏｗ”である間は、第１の画素列１の各画素の電荷蓄積時間は、ＳＨ３ゲート３の立ち下がりから立ち下がりまでの間隔（立ち下がり周期）によって決まる。しかし、ＳＨ３ゲート３の“Ｌｏｗ”期間中に、ＣＬＲゲート８が“Ｈｉｇｈ”レベルになると、それまで蓄積されていた電荷が、第１のドレイン部１０へ排出される。

この場合、ＣＬＲゲート８が“Ｌｏｗ”へ立ち下がってから次にＳＨ３ゲート３が“Ｈｉｇｈ”レベルになって“Ｌｏｗ”レベル へ立ち下がるまでが、第１の画素列１の各画素の電荷蓄積時間となる。

したがって、ＣＬＲゲート８を“Ｈｉｇｈ”レベルとするタイミングを変化させることによって、第１の画素列１の各画素の電荷蓄積時間を変化させることができる。電荷蓄積時間を短くすれば、蓄積電荷量が減少し、第１の画素列１の各画素の、入射光量に対する感度は低下する。電荷蓄積時間を短くするほど、より感度は低下する。

すなわち、本実施形態では、ＣＬＲゲート８を“Ｈｉｇｈ”レベルとするタイミングを制御することにより、第１の画素列１の感度の低減量を調整することができる。

一方、第２の画素列２の場合は、奇数番目の画素の電荷蓄積時間はＳＨ１ゲート４の立ち下がり周期に依存し、偶数番目の画素の電荷蓄積時間はＳＨ２ゲート５の立ち下がり周期に依存する。ＳＨ１ゲート４およびＳＨ２ゲート５の立ち下がり周期を短くすれば、第２の画素列２の各画素の、入射光量に対する感度は低下する。

したがって、ＳＨ１ゲート４およびＳＨ２ゲート５の立ち下がり周期を制御することにより、第２の画素列２の感度の低減量を調整することができる。

このように、本実施形態では、ＴＤＩ方式動作において、感度を増大させる動作のほかに、感度を低減させる動作を行うことができる。以下、この感度変更の具体的な動作について、図３〜図８を用いて説明する。

なお、ここでは、動作を、１．通常解像度動作、２．１／２解像度動作、３．第１の画素列１の感度調整動作、４．第２の画素列２の感度調整動作、に分けて説明する。

１．通常解像度動作
図３に、通常解像度動作時の動作波形を示す。なお、図３では、周期的に繰り返される転送動作の途中の周期の波形を示している。

この通常解像度動作の場合、ＣＬＲゲート８およびＳＷゲート９は、常に“Ｌｏｗ”としておく。また、第１の画素列１の画素の電荷蓄積時間をＴ１、第２の画素列２の奇数番目の画素の電荷蓄積時間をＴ２ｏｄｄ、第２の画素列２の偶数番目の画素の電荷蓄積時間をＴ２ｅｖｅｎとする。ここで、Ｔ１＝Ｔ２ｏｄｄ＝Ｔ２ｅｖｅｎとすることにより、第１の画素列１および第２の画素列２の各画素の感度は同じとなる。

時刻ｔ１で、ＳＨ３ゲート３が“Ｈｉｇｈ”になると、第１の画素列１の各画素に蓄積された電荷は、ＳＨ３ゲート３へ移動する。

次に、時刻ｔ２で、ＳＨ３ゲート３が“Ｌｏｗ”になると、ＳＨ３ゲート３へ移動した電荷は、第２の画素列２の各画素へ転送され、第２の画素列２の各画素に蓄積されている電荷に加算される。

次に、時刻ｔ３で、ＳＨ１ゲート４が“Ｈｉｇｈ”になると、第２の画素列２の奇数番目の画素の電荷が、ＳＨ１ゲート４へ移動する。

次に、時刻ｔ４で、ＳＨ１ゲート４が“Ｌｏｗ”になると、ＳＨ１ゲート４へ移動した電荷は、ＣＣＤ１のφ１蓄積部へ転送される。

次に、時刻ｔ５で、ＴＧ１ゲート６が“Ｈｉｇｈ”になると、ＣＣＤ１のφ１蓄積部の電荷が、ＴＧ１ゲート６へ移動する。

次に、時刻ｔ６で、ＴＧ１ゲート６が“Ｌｏｗ”になると、ＴＧ１ゲート６へ移動した電荷は、ＣＣＤ２のφ１蓄積部へ転送される。

次に、時刻ｔ７で、ＳＨ２ゲート５が“Ｈｉｇｈ”になると、第２の画素列２の偶数番目の画素の電荷が、ＳＨ２ゲート５へ移動する。

次に、時刻ｔ８で、ＳＨ２ゲート５が“Ｌｏｗ”になると、ＳＨ２ゲート５へ移動した電荷は、ＣＣＤ１のφ２蓄積部へ転送される。

これにより、一連の垂直方向の電荷の移動は終了する。

図４に、この垂直方向の電荷の移動が終了したときの、ＣＣＤ１およびＣＣＤ２の電荷蓄積状態を示す。

ＣＣＤ２は、φ１蓄積部にのみ、電荷Ｃ１、Ｃ３、Ｃ５、・・・、Ｃ２ｎ−１が蓄積される。ＣＣＤ１は、φ２蓄積部にのみ、電荷Ｃ２、Ｃ４、Ｃ６、・・・、Ｃ２ｎが蓄積される。

ここで、電荷Ｃ１は、第１の画素列１の画素Ｐ１１に蓄積された電荷と第２の画素列２の画素Ｐ２１に蓄積された電荷とを加算した電荷であり、電荷Ｃ２は、第１の画素列１の画素Ｐ１２に蓄積された電荷と第２の画素列２の画素Ｐ２２に蓄積された電荷とを加算した電荷である。

ここで、各画素の電荷蓄積時間は同一（Ｔ１＝Ｔ２ｏｄｄ＝Ｔ２ｅｖｅｎ）で、感度が同一となっているので、ＣＣＤ２およびＣＣＤ１に蓄積された電荷Ｃ１、Ｃ２、・・・は、各画素に蓄積された電荷の２倍となる。すなわち、感度が、単一の画素に対して２倍となる。

ＣＣＤ２およびＣＣＤ１に蓄積された電荷は、制御信号φ１、φ２を交互に変化させることにより、水平転送される。

出力部７は、ＣＣＤ２およびＣＣＤ１から転送された電荷を交互に電荷電圧変換し、電圧信号ＯＳを出力する。すなわち、電荷Ｃ１を電圧に変換した信号Ｓ１、電荷Ｃ２を電圧に変換した信号Ｓ２、・・・、電荷Ｃ２ｎを電圧に変換した信号Ｓ２ｎが、順次出力される。

２．１／２解像度動作
図５に、１／２解像度動作時の動作波形を示す。この図５でも、周期的に繰り返される転送動作の途中の周期の波形を示している。

１／２解像度動作の場合、ＣＬＲゲート８およびＴＧ１ゲート６は、常に“Ｌｏｗ”にしておき、ＳＷゲート９は、常に“Ｈｉｇｈ”にしておく。

時刻ｔ１で、ＳＨ３ゲート３が“Ｈｉｇｈ”になると、第１の画素列１の各画素に蓄積された電荷は、ＳＨ３ゲート３へ移動する。

次に、時刻ｔ２で、ＳＨ３ゲート３が“Ｌｏｗ”になると、ＳＨ３ゲート３へ移動した電荷は、第２の画素列２の各画素へ転送され、第２の画素列２の各画素に蓄積されている電荷に加算される。

次に、時刻ｔ３で、ＳＨ２ゲート５が“Ｈｉｇｈ”になると、第２の画素列２の偶数番目の画素の電荷が、ＳＨ２ゲート５へ移動する。

次に、時刻ｔ４で、ＳＨ２ゲート５が“Ｌｏｗ”になると、ＳＨ２ゲート５へ移動した電荷は、ＣＣＤ１のφ２蓄積部へ転送される。

次に、時刻ｔ５で、制御信号φ１が“Ｈｉｇｈ”、制御信号φ２が“Ｌｏｗ”になると、ＣＣＤ１のφ２蓄積部の電荷は、前段のφ１蓄積部へ転送される。

次に、時刻ｔ６で、ＳＨ１ゲート４が“Ｈｉｇｈ”になると、第２の画素列２の奇数番目の画素の電荷が、ＳＨ１ゲート４へ移動する。

次に、時刻ｔ７で、ＳＨ１ゲート４が“Ｌｏｗ”になると、ＳＨ１ゲート４へ移動した電荷は、ＣＣＤ１のφ１蓄積部へ転送され、φ２蓄積部から転送されていた電荷に加算される。

これにより、一連の垂直方向の電荷の移動は終了する。

図６に、この垂直方向の電荷の移動が終了したときの、ＣＣＤ１およびＣＣＤ２の電荷蓄積状態を示す。

本動作の場合、ＣＣＤ１にのみ、電荷が蓄積され、ＣＣＤ２には電荷は蓄積されない。

ＣＣＤ１では、φ１蓄積部にのみ、電荷Ｃ１＋Ｃ２、Ｃ３＋Ｃ４、・・・、Ｃ２ｎ−１＋Ｃ２ｎが蓄積される。

したがって、各φ１蓄積部に蓄積された電荷は、第１の画素列１および第２の画素列２の画素に蓄積された電荷の４倍となる。すなわち、感度が、単一の画素に対して４倍となる。

３．第１の画素列１の感度調整動作
図７に、第１の画素列１の感度調整動作時の動作波形を示す。この場合、解像度は通常解像度である。

本動作の場合、ＳＨ３ゲート３が“Ｌｏｗ”である期間中に、ＣＬＲゲート８が“Ｈｉｇｈ”レベルになる。これにより、それまでに第１の画素列１の各画素に蓄積されていた電荷は第１のドレインゲート１０へ排出される。その結果、第１の画素列１の各画素の電荷蓄積時間は、ＣＬＲゲート８の“Ｌｏｗ”への立ち下がりから次のＳＨ３ゲート３の“Ｌｏｗ”レベルへの立ち下がりまでの期間、Ｔ１１となる。

そのため、第１の画素列１の各画素の感度は、期間Ｔ１の間フルに電荷を蓄積した場合に比べて、Ｔ１１／Ｔ１に低下する。

ここで、第２の画素列２の奇数番目の画素の電荷蓄積時間となるＳＨ１ゲート４の立ち下り周期および偶数番目の画素の電荷蓄積時間となるＳＨ２ゲート５の立ち下り周期をともにＴ２とし、このＴ２をＴ１と等しくすると（Ｔ２＝Ｔ１）、第１の画素列１の各画素の感度は、第２の画素列２の各画素の感度を“１”とした場合に、“Ｔ１１／Ｔ２”と表わされる。

したがって、ＴＤＩ動作によって、第１の画素列１の各画素の電荷と第２の画素列２の各画素の電荷を加算したときの感度は、“１＋Ｔ１１／Ｔ２”と表わされる。すなわち、この場合のＴＤＩ動作で得られる感度は、２より小さい値となる。

また、この感度は、ＣＬＲゲート８を“Ｈｉｇｈ”レベルにするタイミング、すなわちＴ１１の期間を変更することにより、容易に変更することができる。

４．第２の画素列２の感度調整動作
図８に、第２の画素列２の感度調整動作時の動作波形を示す。この場合も、解像度は通常解像度である。

本動作の場合、第２の画素列２の奇数番目の画素の電荷蓄積時間となるＳＨ１ゲート４の立ち下り周期および偶数番目の画素の電荷蓄積時間となるＳＨ２ゲート５の立ち下り周期をともにＴ２１とし、このＴ２１を、第１の画素列１の各画素の電荷蓄積時間となるＳＨ３ゲート３の立ち下り周期Ｔ１よりも短くする。すなわち、Ｔ２１＜Ｔ１とする。

これにより、第１の画素列１の各画素の感度を“１”とした場合、第２の画素列２の各画素の感度は、“Ｔ２１／Ｔ１”と表わされる。

したがって、ＴＤＩ動作によって、第１の画素列１の各画素の電荷と第２の画素列２の各画素の電荷を加算したときの感度は、“１＋Ｔ２１／Ｔ１”と表わされる。すなわち、この場合も、ＴＤＩ動作で得られる感度は、２より小さい値となる。

この感度は、ＳＨ１ゲート４およびＳＨ２ゲート５の立ち下り周期を変更することにより、容易に変更することができる。

以上説明した実施形態の固体撮像装置によれば、ＴＤＩ方式でありながら、２倍よりも低い感度を設定することができる。

また、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ 第１の画素列
２ 第２の画素列
３ ＳＨ３ゲート（第１の転送ゲート）
４ ＳＨ１ゲート（第２の転送ゲート）
５ ＳＨ２ゲート（第３の転送ゲート）
６ ＴＧ１ゲート（第４の転送ゲート）
７ 出力部
８ ＣＬＲゲート（クリアゲート）
９ ＳＷゲート（スイッチゲート）
１０ 第１のドレイン部
１１ 第２のドレイン部
ＣＣＤ１ 第１のＣＣＤレジスタ
ＣＣＤ２ 第２のＣＣＤレジスタ

Claims (6)

1. 第１の画素列と、
   第２の画素列と、
   前記第１の画素列と前記第２の画素列との間に配置された第１の転送ゲートと、
   前記第２の画素列の奇数番目の画素に隣接して配置された第２の転送ゲートと、
   前記第２の画素列の偶数番目の画素に隣接して配置された第３の転送ゲートと、
   前記第２の転送ゲートおよび前記第３の転送ゲートに隣接して配置された第１のＣＣＤレジスタと、
   前記第１のＣＣＤレジスタの奇数番目の蓄積ゲートに隣接して配置された第４の転送ゲートと、
   前記第４の転送ゲートに隣接して配置された第２のＣＣＤレジスタと、
   前記第１のＣＣＤレジスタおよび前記第２のＣＣＤレジスタにより水平転送された電荷を電圧信号に変換して出力する出力部と、
   前記第１の画素列に蓄積された電荷の第１のドレイン部への排出を制御するクリアゲートと、
   前記第２のＣＣＤレジスタを水平転送されてきた電荷の第２のドレイン部への排出を制御するスイッチゲートと
   を備えることを特徴とする固体撮像装置。
2. 前記第２の画素列の画素は、
   前記第１の転送ゲートを介して転送された前記第１の画素列からの電荷を蓄積し、前記蓄積した電荷に、入射光を光電変換した電荷を加算する
   ことを特徴とする請求項１に記載の固体撮像装置。
3. 前記第１のＣＣＤレジスタが、
   前記第２の画素列の偶数番目の画素から前記第３の転送ゲートを介して転送された電荷を蓄積した後に水平転送し、
   前記第２のＣＣＤレジスタが、
   前記第２の画素列の奇数番目の画素から前記第２の転送ゲート、前記第１のＣＣＤレジスタの奇数番目の蓄積ゲートおよび前記第４の転送ゲートを介して転送された電荷を蓄積した後に水平転送し、
   前記出力部が、
   前記第２のＣＣＤレジスタからの転送電荷と前記第１のＣＣＤレジスタからの転送電荷を交互に電圧信号に変換して出力する
   ことを特徴とする請求項２に記載の固体撮像装置。
4. 前記第４の転送ゲートが閉じたまま、前記スイッチゲートが開いたままとされ、
   前記第１のＣＣＤレジスタが、
   前記第２の画素列の偶数番目の画素から前記第３の転送ゲートを介して偶数番目の蓄積ゲートに転送された電荷を隣接する奇数番目の蓄積ゲートに転送し、前記奇数番目の蓄積ゲートにて前記第２の画素列の奇数番目の画素から前記第２の転送ゲートを介して転送された電荷を加算し、前記加算した電荷を水平転送し、
   前記出力部が、
   前記第１のＣＣＤレジスタからの転送電荷のみを電圧信号に変換して出力する
   ことを特徴とする請求項２に記載の固体撮像装置。
5. 前記クリアゲートの導通タイミングの制御により前記第１の画素列の電荷蓄積時間が制御され、前記第１の画素列の感度が調整される
   ことを特徴とする請求項２に記載の固体撮像装置。
6. 前記第２の転送ゲートおよび前記第３の転送ゲートの導通タイミングの制御により前記第２の画素列の電荷蓄積時間が制御され、前記第２の画素列の感度が調整される
   ことを特徴とする請求項２に記載の固体撮像装置。

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