JP4092629B2 - 半導体アナログ信号処理装置 - Google Patents
半導体アナログ信号処理装置 Download PDFInfo
- Publication number
- JP4092629B2 JP4092629B2 JP2002252074A JP2002252074A JP4092629B2 JP 4092629 B2 JP4092629 B2 JP 4092629B2 JP 2002252074 A JP2002252074 A JP 2002252074A JP 2002252074 A JP2002252074 A JP 2002252074A JP 4092629 B2 JP4092629 B2 JP 4092629B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- circuit
- charge
- tdi
- control unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、走査方向に複数のセンサを配置し、走査と同期して時間的な遅延と加算を行うＴＤＩ（ｔｉｍｅ ｄｅｌａｙ ａｎｄ ｉｎｔｅｇｒａｔｉｏｎ）型の半導体アナログ信号処理装置に関する。
【０００２】
【従来の技術】
一般に、ＴＤＩ型の半導体アナログ信号処理装置に於いて、走査方向に配置するセンサ（画素）がＮ段、従って、ＴＤＩ段数もＮ段にした場合、Ｓ／Ｎは√Ｎ倍で改善されることが知られている。
【０００３】
これは、信号が単純加算されてＮ倍になるのに対し、雑音は位相が一致せずに電力加算され、振幅が√Ｎ倍になることに依る。
【０００４】
ところで、センサに欠陥が含まれる確率は、ＴＤＩ段数の増加に随伴して増加する為、欠陥センサに対する手当てが必須となり、通常、メモリなどに用いている欠陥画素非選択機能を用いることが多い。
【０００５】
この欠陥画素非選択機能は、スイッチなどでセンサからの電流を遮断して信号も含めて全体が信号処理回路に入力されないようにする働きをするものであり、そのようにする理由は、通常、欠陥は過大な雑音を発生するので、電力加算を行うと、全体の雑音を支配するようになり、ＴＤＩ効果を低減させてしまう為である。
【０００６】
欠陥画素非選択を実施した場合、当然、信号レベルは加算画素数の如何に依って増減するから、出力信号レベルがばらつくことになる。ＴＤＩの多くは、ＣＣＤ（ｃｈａｒｇｅ ｃｏｕｐｌｅｄ ｄｅｖｉｃｅ）やＢＢＤ（ｂｕｃｋｅｔ ｂｒｉｇａｄｅ ｄｅｖｉｃｅ）などのアナログ遅延線で実現されるが、信号の多重化にもアナログ遅延線が多用されている。
【０００７】
従来、ＴＤＩ型の半導体アナログ信号処理装置に於いて、センサに欠陥が存在する場合、欠陥画素データに基づき、最終段の電荷増幅器などの増幅器を用いて検出容量を切り替え、利得を調整して出力信号レベルを揃えることが行われてきた。
【０００８】
図７は従来の半導体アナログ信号処理装置を表す要部ブロック図であり、この図を参照し、２４０チャネル４段ＴＤＩ回路を用いて毎秒３０フレームで２４０×３２０画素表示を行う場合について説明する。
【０００９】
図に於いて、１は入力回路、２は４段ＴＤＩ回路、３は２４０段電荷転送型多重化回路、４はメモリ、５はタイミング・メモリ制御回路、６はゲイン可変増幅回路をそれぞれ示している。
【００１０】
図から明らかであるが、この信号処理装置では、センサに接続される４段×２４０チャネルの９６０個の入力回路１が設けられ、入力回路１からの電荷を受け取ってＴＤＩを行う２４０チャネルの４段ＴＤＩ回路２が設けられ、４段ＴＤＩ回路２からの電荷を多重化する２４０段電荷転送型多重化回路３が設けられ、多重化回路３の出力はゲイン可変増幅回路６で時間多重化された電圧信号出力に変換されるようになっている。
【００１１】
また、メモリ４は４段×２４０チャネルの欠陥画素位置を記憶するメモリ、及び、２４０チャネルの各チャネルのゲインを記憶するメモリからなっていて、基本クロック信号、同期クロック信号、画素データ信号で駆動されるタイミング・メモリ制御回路５からの制御に依って、ゲイン可変増幅回路６に於けるゲイン制御を行うようになっている。
【００１２】
この信号処理装置の場合、ビデオ信号周波数は最低でも２４０×３２０×３０＝２．３〔ＭＨｚ〕となり、実質的には、有効走査効率などの制約を受けて３．４〔ＭＨｚ〕以上になり、そして、ライン周波数は３２０×３０÷０．７＝１４〔ｋＨｚ〕程度となる。
【００１３】
この為、出力部では、１４〔ｋＨｚ〕の周期で２４０個のゲイン・データをメモリ４から毎回読み出し、３．４〔ＭＨｚ〕の速さでゲイン可変増幅回路６のゲインを切り替えなければならない。
【００１４】
図８はゲイン可変増幅回路の具体例を説明する電荷増幅器の要部ブロック図であり、図に於いて、６Ａは演算増幅器、６Ｂ1 〜６Ｂ3 は帰還用キャパシタ、ＳＷ１及びＳＷ２は帰還用キャパシタの切り替えスイッチ、ＳＷはリセット・スイッチをそれぞれ示している。尚、図８には、切り替えスイッチＳＷ１及びＳＷ２を切り替えた場合の帰還容量Ｃｆに於ける容量値Ｃの変化を示す表を付記してある。
【００１５】
演算増幅器６Ａのオープン利得が充分に大きい場合、その出力電圧Ｖout は次式のようになる。
Ｖout ＝Ｑin／Ｃｆ
Ｑin：入力電荷量
Ｃｆ：帰還容量
【００１６】
メモリ４中のゲイン・メモリから２ビットのデータでスイッチＳＷ１及びＳＷ２を制御することで、帰還容量Ｃｆは、４Ｃから３Ｃ、２Ｃ、Ｃと整数倍で変えることができるので、電圧利得を１／４、１／３、１／２、１の４種類に変化させることができる。尚、実際の動作では、リセット動作及び検出容量切り替えを３．４〔ＭＨｚ〕で行う。
【００１７】
このように、従来の半導体アナログ信号処理装置に於いては、多重化された信号の高い周波数域（ライン周波数の多重化数倍）で利得を変更することが必要であり、ＴＤＩ段数が増加すると可変すべき利得も増大するなど、回路が複雑化する旨の問題がある。
【００１８】
【発明が解決しようとする課題】
本発明では、欠陥画素データに基づいて、入力部で電荷を制御するようにし、出力部の利得を固定しても、揃った出力レベルが得られるようにして、回路構成を簡素化した半導体アナログ信号処理装置を実現しようとする。
【００１９】
【課題を解決するための手段】
本発明に依る半導体アナログ信号処理装置に於いては、電荷転送型ＴＤＩ回路に接続される複数の画素である入力部のそれぞれが入力制御部とスイッチで分離された複数の領域で構成された電荷蓄積部と移送制御部とからなり、欠陥画素データに基づき、欠陥画素に対応する入力制御部をオフにしてＴＤＩ回路への電荷の入力を阻止すると共に、正常画素の移送制御部及びスイッチを制御して前記欠陥画素の電荷を補う量の電荷を前記電荷転送型ＴＤＩ回路に移送することが基本になっている。
【００２０】
前記手段を採ることに依り、欠陥画素に起因するＴＤＩ回路に於ける信号レベルの変動を入力部で低減することができ、従って、出力部に於いて、多重化された信号の高い周波数域で利得を変更することは不要となり、その結果、回路は簡素化される。
【００２１】
【発明の実施の形態】
図１は本発明の実施の形態を説明する為の半導体アナログ信号処理装置を表す要部ブロック図であり、図８に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００２２】
図に於いて、２1 ，２2 ，２3 ・・・・はＴＤＩ回路、１１1 ，１１2 ，１１3 ・・・・は分割入力回路、１６はゲイン固定増幅回路、１７は欠陥画素切り替え制御及び分割制御を行う為の制御ラインをそれぞれ示している。
【００２３】
図示の信号処理装置の構成は、基本的に図８について説明した従来の信号処理装置と同じであるが、相違する点は、入力部が分割入力回路１１1 ・・・・で構成され、欠陥画素切り替え制御、及び、入力回路の分割制御が行われること、そして、出力部がゲイン固定増幅回路１６で構成され、時間多重化された電圧信号を出力することである。
【００２４】
従って、欠陥画素非選択に依る信号レベルの補償は入力部で行う為、出力部でのゲインを高速で切り替える必要はなく、ゲイン・データも起動時に各種データとともにメモリ４に書き込み、分割制御信号をラッチして入力部に常時供給することに依ってゲイン補償を行うことができる旨の利点があり、そして、ゲイン・データを毎ライン周期毎に読み出し、高速で切り替える必要がないことから、消費電力は低減され、スイッチング雑音の点でも有利である。
【００２５】
図２は図１に見られるＴＤＩ回路及び入力部を説明する為の要部ブロック図であり、図１に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００２６】
図に於いて、２1Aはチャネル１に於ける１段目のＴＤＩ回路、１１1Aはチャネル１に於ける１段目の分割入力回路、２１は入力制御部、２２Ａ，２２Ｂ，２２Ｃは電荷蓄積部、２３Ａ，２３Ｂはスイッチ、２４は移送制御部、２５Ａ及び２５Ｂは電荷遅延加算部をそれぞれ示している。
【００２７】
図では、チャネル１に於ける１段目の分割入力回路１１1AとＴＤＩ回路２1Aとを示してあり、分割入力回路１１1Aは入力制御部２１、電荷蓄積部２２Ａ〜２２Ｃ、スイッチ２３Ａ及び２３Ｂ、移送制御部２４で構成され、この構成は他の段の分割入力回路、或いは、他のチャネルに於ける各段の分割入力回路についても同じであり、そして、分割入力回路１１1Aが接続されるＴＤＩ回路２1Aは１ビット分、即ち、２段の電荷遅延加算部２５Ａ及び２５Ｂで構成され、この構成も他のＴＤＩ回路について同様である。
【００２８】
図１に見られる分割入力回路１１1Aでは、入力制御部２１をオフにして欠陥画素からの信号成分の流入を防止することができ、そして、２個のスイッチ２３Ａ及び２３Ｂの切り替えに依って、１、２／３、１／３の各量の電荷をＴＤＩ回路２1 に入力することができる。
【００２９】
ここで、簡明にする為、分割入力回路の電荷蓄積部を二等分した信号処理装置の動作について説明する。
【００３０】
図３は４段の２等分分割入力回路からなる入力部及び４段ＴＤＩ回路の１チャネル分を表す要部ブロック図であり、図１及び図２に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００３１】
図に於いて、２1A乃至２1DはＴＤＩ回路２1Aを構成する電荷遅延加算部、１１1A乃至１１1Dは２等分分割入力回路を示し、４段の２等分分割入力回路１１1A乃至１１1Dで１チャネル分の入力部１１1 が構成され、また、４段の電荷遅延加算部２1A乃至２1Dで１チャネル分のＴＤＩ回路２1 が構成されている。
【００３２】
図４は図３に示した信号処理装置の動作について説明する為の二等分分割入力回路からなる入力部を抜き出して表す要部ブロック図であり、図３に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００３３】
図４（Ａ）は、全画素が正常な場合の動作を表していて、入力制御部２１は全てオンになっていて、ＴＤＩ回路への電荷移送時には、スイッチ２３Ａをオフにし且つ移送制御部２４をオンにすることで、、二等分分割入力回路の電荷蓄積部２２Ａ及び２２Ｂに積分された電荷の半分をＴＤＩ回路に移送する。この場合、ＴＤＩ後の電荷は１／２×４で２となる。
【００３４】
図４（Ｂ）は、１画素が欠陥で３画素が正常な場合の動作を表していて、欠陥画素の入力制御部はオフにして電荷の入力を阻止し、そして、正常画素のうちの一つの画素に対応するスイッチ及び移送制御部をオンにして電荷蓄積部の全ての電荷をＴＤＩ回路に移送し、また、残りの正常画素の分については、図４（Ａ）の場合と同様、電荷蓄積部に積分された電荷の半分をＴＤＩ回路に移送する。この場合、ＴＤＩ後の電荷は１＋１／２×２で２となる。
【００３５】
図４（Ｃ）は、２画素が欠陥で２画素が正常な場合の動作を表していて、欠陥画素の入力制御部はオフにして電荷の入力を阻止し、そして、残りの正常画素の全てに於けるスイッチ及び移送制御部をオンにして電荷蓄積部の全ての電荷をＴＤＩ回路に移送する。この場合、ＴＤＩ後の電荷は１×２で２となる。
【００３６】
図４について説明した２等分分割入力回路をもつ入力部の場合、２画素の欠陥までは入力の分割の仕方を変更することで補償することができ、入力制御部２１やスイッチ２３Ａの制御は、８ビットのメモリを用いることで実施できる。
【００３７】
分割入力回路を作動させる為の画素情報は、信号処理装置の起動時にデータとして外部ＲＯＭなどから入力し、メモリ出力をラッチし、駆動波形などと論理合成して各入力部に供給すれば良い。
【００３８】
前記したように、分割入力回路を２等分した場合には、ＴＤＩ回路の段数の半分に相当する画素欠陥までしか補償できず、更に多くの欠陥画素について補償する場合には、入力部、即ち、分割入力回路の分割を更に多くすることが必要である。
【００３９】
図５は４段の多分割入力回路からなる入力部及び４段ＴＤＩ回路の１チャネル分を表す要部ブロック図であり、図１乃至図４に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００４０】
図示された信号処理装置に於いて、各分割入力回路の電荷蓄積部２２Ｄ、２２Ｃ、２２Ｂ、２２Ａは移送制御部２４に近い側から全体の１／４、１／３、１／２となる部分にスイッチ２３Ｃ、２３Ｂ、２３Ａが形成されている。
【００４１】
図６は図５に示した信号処理装置の動作について説明する為の多分割入力回路からなる入力部を抜き出して表す要部ブロック図であり、図５に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００４２】
図６（Ａ）は、全画素が正常な場合の動作を表していて、入力制御部２１は全てオンになっていて、ＴＤＩ回路への電荷移送時には、スイッチ２３Ｃをオフにし且つ移送制御部２４をオンにすることで、、多分割入力回路の電荷蓄積部２２Ｄに積分された電荷、即ち、全体の１／４に相当する電荷をＴＤＩ回路に移送する。この場合、ＴＤＩ後の電荷は１／４×４で１となる。
【００４３】
図６（Ｂ）は、１画素が欠陥で３画素が正常な場合の動作を表していて、欠陥画素の入力制御部はオフにして電荷の入力を阻止し、そして、スイッチ２３Ｂをオフ、移送制御部２４をオンにして正常な３画素の分に於ける１／３に相当する電荷をＴＤＩ回路に移送する。この場合、ＴＤＩ後の電荷は１／３×３で１となる。
【００４４】
図６（Ｃ）は、２画素が欠陥で２画素が正常な場合の動作を表していて、欠陥画素の入力制御部はオフにして電荷の入力を阻止し、そして、スイッチ２３Ａをオフ、移送制御部２４をオンにして正常な２画素の分に於ける１／２に相当する電荷をＴＤＩ回路に移送する。この場合、ＴＤＩ後の電荷は１／２×２で１となる。
【００４５】
図６（Ｄ）は、３画素が欠陥で１画素が正常な場合の動作を表していて、欠陥画素の入力制御部はオフにして電荷の入力を阻止し、そして、スイッチ２３Ａ乃至２３Ｃをオン、移送制御部２４をオンにして正常な１画素の分に於ける全ての電荷をＴＤＩ回路に移送する。この場合、ＴＤＩ後の電荷は１／１×１で１となる。
【００４６】
前記したところから、図４及び図６の何れの場合にも、ＴＤＩ後の電荷、従って、ゲイン固定増幅回路１６からはレベルが揃った電圧信号が出力されることが理解されよう。
【００４７】
ところで、図６について説明した分割入力回路に於ける１／４、或いは、１／３などの分割の仕方を半導体装置に於けるレイアウト上の面積として実現することは、製造誤差などの点から充分な精度が得られないおそれがある。
【００４８】
従って、そのような場合には、１／４、１／３、１／２、１／１の分母の最小公倍数を用い、同一構成の１２分割とし、３／１２、４／１２、６／１２、１２／１２として上記比率を実現させ、欠陥画素の補償を入力部で実施することが可能である。尚、入力回路に於ける分割の仕方に関する他の例を表１として纏めて掲示する。
【００４９】
【表１】
【００５０】
以上の説明に依って、本発明を実施した場合、出力レベルについて問題はないことが明らかになったが、ＴＤＩ回路の重要な作用及び効果の一つである雑音の低減はどうなるかについて説明する。
【００５１】
ここでは、さきに説明した図４に見られる入力部を参照し、４段のＴＤＩ動作について説明する。
【００５２】
１段当たりの信号量をＳ、雑音をＮとすると、４段加算後には、４Ｓ、√（４Ｎ2 ）＝２Ｎとなり、Ｓ／Ｎは２倍改善される。
【００５３】
１画素非選択とすると、信号量は３Ｓ、雑音は√３Ｎ2 ＝１．７３２Ｎとなって、Ｓ／Ｎは１．７３倍（√３倍）改善されるが、信号レベルは正常部分の３／４となる。
【００５４】
一旦積分した電荷は、分割してもＳ／Ｎは保存されることから、入力部で信号電荷を二等分する場合を考えると、このとき、一段当たりの信号はＳ／２、雑音はＮ／２となり、４段加算後は、信号は２Ｓ、雑音は√（４×Ｎ2 ／４）＝Ｎとなり、Ｓ／Ｎは２倍改善される。
【００５５】
１画素非選択とすると、信号は３Ｓ／２、雑音は√（３Ｎ2 ／４）＝０．８６６Ｎとなり、Ｓ／Ｎは、矢張り１．５／０．８６６＝１．７３２倍（√３倍）改善されるが、信号レベルは正常部分の３／４となる。
【００５６】
そこで、３画素の内、１画素の分割を止めた場合、信号はＳ＋Ｓ／２＋Ｓ／２＝２Ｓとなり、雑音は√（Ｎ2 ＋Ｎ2 ／４＋Ｎ2 ／４）＝√（３／２）Ｎ＝１．２２５となり、Ｓ／Ｎは２／１．２２５＝１．６３３倍となる。
【００５７】
前記したように、Ｓ／Ｎは若干劣化するが、信号レベルが揃う為、検出用増幅器などの非線形の映像への影響などが軽減される。
【００５８】
次に、さきに説明した図６に見られる入力部を参照し、１画素が欠陥画素である場合の４段のＴＤＩ動作について更に説明する。
【００５９】
正常な３画素について、積分した電荷の２／３を転送加算するものとすると、信号は３×２／３Ｓ＝２Ｓ、雑音は√（３×４／９Ｎ2 ）＝２／√３Ｎとなり、Ｓ／Ｎは√３倍（１．７３２倍）となる。
【００６０】
そこで、入力部を６個の同じ蓄積部で構成し、２／４＝１／２のところと２／３のところにスイッチを設け、欠陥画素データに基づき、正常部分は１／２を転送し、欠陥画素を含む部分は入力を閉じ、正常な３画素からは２／３を転送するようにすれば、信号レベルも揃い、Ｓ／Ｎも劣化することはない。
【００６１】
【発明の効果】
本発明に依る半導体アナログ信号処理装置に於いては、電荷転送型ＴＤＩ回路に接続される複数の画素である入力部のそれぞれが入力制御部とスイッチで分離された複数の領域で構成された電荷蓄積部と移送制御部とからなり、欠陥画素データに基づき、欠陥画素に対応する入力制御部をオフにしてＴＤＩ回路への電荷の入力を阻止すると共に、正常画素の移送制御部及びスイッチを制御して前記欠陥画素の電荷を補う量の電荷を前記電荷転送型ＴＤＩ回路に移送することが基本になっている。
【００６２】
前記構成を採ることに依り、欠陥画素に起因するＴＤＩ回路に於ける信号レベルの変動を入力部で低減することができ、従って、出力部に於いて、多重化された信号の高い周波数域で利得を変更することは不要となり、その結果、回路は簡素化される。
【図面の簡単な説明】
【図１】本発明の実施の形態を説明する為の半導体アナログ信号処理装置を表す要部ブロック図である。
【図２】図１に見られるＴＤＩ回路及び入力部を説明する為の要部ブロック図である。
【図３】４段の２等分分割入力回路からなる入力部及び４段ＴＤＩ回路の１チャネル分を表す要部ブロック図である。
【図４】図３に示した信号処理装置の動作について説明する為の二等分分割入力回路からなる入力部を抜き出して表す要部ブロック図である。
【図５】４段の多分割入力回路からなる入力部及び４段ＴＤＩ回路の１チャネル分を表す要部ブロック図である。
【図６】図５に示した信号処理装置の動作について説明する為の多分割入力回路からなる入力部を抜き出して表す要部ブロック図である。
【図７】従来の半導体アナログ信号処理装置を表す要部ブロック図である。
【図８】ゲイン可変増幅回路の具体例を説明する電荷増幅器の要部ブロック図である。
【符号の説明】
１ 入力回路
２ ４段ＴＤＩ回路
３ ２４０段電荷転送型多重化回路
４ メモリ
５ タイミング・メモリ制御回路
６ ゲイン可変増幅回路
２1 ，２2 ，２3 ・・・・ ＴＤＩ回路
１１1 ，１１2 ，１１3 ・・・・ 分割入力回路
１６ ゲイン固定増幅回路
１７ 欠陥画素切り替え制御及び分割制御を行う為の制御ライン
【発明の属する技術分野】
本発明は、走査方向に複数のセンサを配置し、走査と同期して時間的な遅延と加算を行うＴＤＩ（ｔｉｍｅ ｄｅｌａｙ ａｎｄ ｉｎｔｅｇｒａｔｉｏｎ）型の半導体アナログ信号処理装置に関する。
【０００２】
【従来の技術】
一般に、ＴＤＩ型の半導体アナログ信号処理装置に於いて、走査方向に配置するセンサ（画素）がＮ段、従って、ＴＤＩ段数もＮ段にした場合、Ｓ／Ｎは√Ｎ倍で改善されることが知られている。
【０００３】
これは、信号が単純加算されてＮ倍になるのに対し、雑音は位相が一致せずに電力加算され、振幅が√Ｎ倍になることに依る。
【０００４】
ところで、センサに欠陥が含まれる確率は、ＴＤＩ段数の増加に随伴して増加する為、欠陥センサに対する手当てが必須となり、通常、メモリなどに用いている欠陥画素非選択機能を用いることが多い。
【０００５】
この欠陥画素非選択機能は、スイッチなどでセンサからの電流を遮断して信号も含めて全体が信号処理回路に入力されないようにする働きをするものであり、そのようにする理由は、通常、欠陥は過大な雑音を発生するので、電力加算を行うと、全体の雑音を支配するようになり、ＴＤＩ効果を低減させてしまう為である。
【０００６】
欠陥画素非選択を実施した場合、当然、信号レベルは加算画素数の如何に依って増減するから、出力信号レベルがばらつくことになる。ＴＤＩの多くは、ＣＣＤ（ｃｈａｒｇｅ ｃｏｕｐｌｅｄ ｄｅｖｉｃｅ）やＢＢＤ（ｂｕｃｋｅｔ ｂｒｉｇａｄｅ ｄｅｖｉｃｅ）などのアナログ遅延線で実現されるが、信号の多重化にもアナログ遅延線が多用されている。
【０００７】
従来、ＴＤＩ型の半導体アナログ信号処理装置に於いて、センサに欠陥が存在する場合、欠陥画素データに基づき、最終段の電荷増幅器などの増幅器を用いて検出容量を切り替え、利得を調整して出力信号レベルを揃えることが行われてきた。
【０００８】
図７は従来の半導体アナログ信号処理装置を表す要部ブロック図であり、この図を参照し、２４０チャネル４段ＴＤＩ回路を用いて毎秒３０フレームで２４０×３２０画素表示を行う場合について説明する。
【０００９】
図に於いて、１は入力回路、２は４段ＴＤＩ回路、３は２４０段電荷転送型多重化回路、４はメモリ、５はタイミング・メモリ制御回路、６はゲイン可変増幅回路をそれぞれ示している。
【００１０】
図から明らかであるが、この信号処理装置では、センサに接続される４段×２４０チャネルの９６０個の入力回路１が設けられ、入力回路１からの電荷を受け取ってＴＤＩを行う２４０チャネルの４段ＴＤＩ回路２が設けられ、４段ＴＤＩ回路２からの電荷を多重化する２４０段電荷転送型多重化回路３が設けられ、多重化回路３の出力はゲイン可変増幅回路６で時間多重化された電圧信号出力に変換されるようになっている。
【００１１】
また、メモリ４は４段×２４０チャネルの欠陥画素位置を記憶するメモリ、及び、２４０チャネルの各チャネルのゲインを記憶するメモリからなっていて、基本クロック信号、同期クロック信号、画素データ信号で駆動されるタイミング・メモリ制御回路５からの制御に依って、ゲイン可変増幅回路６に於けるゲイン制御を行うようになっている。
【００１２】
この信号処理装置の場合、ビデオ信号周波数は最低でも２４０×３２０×３０＝２．３〔ＭＨｚ〕となり、実質的には、有効走査効率などの制約を受けて３．４〔ＭＨｚ〕以上になり、そして、ライン周波数は３２０×３０÷０．７＝１４〔ｋＨｚ〕程度となる。
【００１３】
この為、出力部では、１４〔ｋＨｚ〕の周期で２４０個のゲイン・データをメモリ４から毎回読み出し、３．４〔ＭＨｚ〕の速さでゲイン可変増幅回路６のゲインを切り替えなければならない。
【００１４】
図８はゲイン可変増幅回路の具体例を説明する電荷増幅器の要部ブロック図であり、図に於いて、６Ａは演算増幅器、６Ｂ1 〜６Ｂ3 は帰還用キャパシタ、ＳＷ１及びＳＷ２は帰還用キャパシタの切り替えスイッチ、ＳＷはリセット・スイッチをそれぞれ示している。尚、図８には、切り替えスイッチＳＷ１及びＳＷ２を切り替えた場合の帰還容量Ｃｆに於ける容量値Ｃの変化を示す表を付記してある。
【００１５】
演算増幅器６Ａのオープン利得が充分に大きい場合、その出力電圧Ｖout は次式のようになる。
Ｖout ＝Ｑin／Ｃｆ
Ｑin：入力電荷量
Ｃｆ：帰還容量
【００１６】
メモリ４中のゲイン・メモリから２ビットのデータでスイッチＳＷ１及びＳＷ２を制御することで、帰還容量Ｃｆは、４Ｃから３Ｃ、２Ｃ、Ｃと整数倍で変えることができるので、電圧利得を１／４、１／３、１／２、１の４種類に変化させることができる。尚、実際の動作では、リセット動作及び検出容量切り替えを３．４〔ＭＨｚ〕で行う。
【００１７】
このように、従来の半導体アナログ信号処理装置に於いては、多重化された信号の高い周波数域（ライン周波数の多重化数倍）で利得を変更することが必要であり、ＴＤＩ段数が増加すると可変すべき利得も増大するなど、回路が複雑化する旨の問題がある。
【００１８】
【発明が解決しようとする課題】
本発明では、欠陥画素データに基づいて、入力部で電荷を制御するようにし、出力部の利得を固定しても、揃った出力レベルが得られるようにして、回路構成を簡素化した半導体アナログ信号処理装置を実現しようとする。
【００１９】
【課題を解決するための手段】
本発明に依る半導体アナログ信号処理装置に於いては、電荷転送型ＴＤＩ回路に接続される複数の画素である入力部のそれぞれが入力制御部とスイッチで分離された複数の領域で構成された電荷蓄積部と移送制御部とからなり、欠陥画素データに基づき、欠陥画素に対応する入力制御部をオフにしてＴＤＩ回路への電荷の入力を阻止すると共に、正常画素の移送制御部及びスイッチを制御して前記欠陥画素の電荷を補う量の電荷を前記電荷転送型ＴＤＩ回路に移送することが基本になっている。
【００２０】
前記手段を採ることに依り、欠陥画素に起因するＴＤＩ回路に於ける信号レベルの変動を入力部で低減することができ、従って、出力部に於いて、多重化された信号の高い周波数域で利得を変更することは不要となり、その結果、回路は簡素化される。
【００２１】
【発明の実施の形態】
図１は本発明の実施の形態を説明する為の半導体アナログ信号処理装置を表す要部ブロック図であり、図８に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００２２】
図に於いて、２1 ，２2 ，２3 ・・・・はＴＤＩ回路、１１1 ，１１2 ，１１3 ・・・・は分割入力回路、１６はゲイン固定増幅回路、１７は欠陥画素切り替え制御及び分割制御を行う為の制御ラインをそれぞれ示している。
【００２３】
図示の信号処理装置の構成は、基本的に図８について説明した従来の信号処理装置と同じであるが、相違する点は、入力部が分割入力回路１１1 ・・・・で構成され、欠陥画素切り替え制御、及び、入力回路の分割制御が行われること、そして、出力部がゲイン固定増幅回路１６で構成され、時間多重化された電圧信号を出力することである。
【００２４】
従って、欠陥画素非選択に依る信号レベルの補償は入力部で行う為、出力部でのゲインを高速で切り替える必要はなく、ゲイン・データも起動時に各種データとともにメモリ４に書き込み、分割制御信号をラッチして入力部に常時供給することに依ってゲイン補償を行うことができる旨の利点があり、そして、ゲイン・データを毎ライン周期毎に読み出し、高速で切り替える必要がないことから、消費電力は低減され、スイッチング雑音の点でも有利である。
【００２５】
図２は図１に見られるＴＤＩ回路及び入力部を説明する為の要部ブロック図であり、図１に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００２６】
図に於いて、２1Aはチャネル１に於ける１段目のＴＤＩ回路、１１1Aはチャネル１に於ける１段目の分割入力回路、２１は入力制御部、２２Ａ，２２Ｂ，２２Ｃは電荷蓄積部、２３Ａ，２３Ｂはスイッチ、２４は移送制御部、２５Ａ及び２５Ｂは電荷遅延加算部をそれぞれ示している。
【００２７】
図では、チャネル１に於ける１段目の分割入力回路１１1AとＴＤＩ回路２1Aとを示してあり、分割入力回路１１1Aは入力制御部２１、電荷蓄積部２２Ａ〜２２Ｃ、スイッチ２３Ａ及び２３Ｂ、移送制御部２４で構成され、この構成は他の段の分割入力回路、或いは、他のチャネルに於ける各段の分割入力回路についても同じであり、そして、分割入力回路１１1Aが接続されるＴＤＩ回路２1Aは１ビット分、即ち、２段の電荷遅延加算部２５Ａ及び２５Ｂで構成され、この構成も他のＴＤＩ回路について同様である。
【００２８】
図１に見られる分割入力回路１１1Aでは、入力制御部２１をオフにして欠陥画素からの信号成分の流入を防止することができ、そして、２個のスイッチ２３Ａ及び２３Ｂの切り替えに依って、１、２／３、１／３の各量の電荷をＴＤＩ回路２1 に入力することができる。
【００２９】
ここで、簡明にする為、分割入力回路の電荷蓄積部を二等分した信号処理装置の動作について説明する。
【００３０】
図３は４段の２等分分割入力回路からなる入力部及び４段ＴＤＩ回路の１チャネル分を表す要部ブロック図であり、図１及び図２に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００３１】
図に於いて、２1A乃至２1DはＴＤＩ回路２1Aを構成する電荷遅延加算部、１１1A乃至１１1Dは２等分分割入力回路を示し、４段の２等分分割入力回路１１1A乃至１１1Dで１チャネル分の入力部１１1 が構成され、また、４段の電荷遅延加算部２1A乃至２1Dで１チャネル分のＴＤＩ回路２1 が構成されている。
【００３２】
図４は図３に示した信号処理装置の動作について説明する為の二等分分割入力回路からなる入力部を抜き出して表す要部ブロック図であり、図３に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００３３】
図４（Ａ）は、全画素が正常な場合の動作を表していて、入力制御部２１は全てオンになっていて、ＴＤＩ回路への電荷移送時には、スイッチ２３Ａをオフにし且つ移送制御部２４をオンにすることで、、二等分分割入力回路の電荷蓄積部２２Ａ及び２２Ｂに積分された電荷の半分をＴＤＩ回路に移送する。この場合、ＴＤＩ後の電荷は１／２×４で２となる。
【００３４】
図４（Ｂ）は、１画素が欠陥で３画素が正常な場合の動作を表していて、欠陥画素の入力制御部はオフにして電荷の入力を阻止し、そして、正常画素のうちの一つの画素に対応するスイッチ及び移送制御部をオンにして電荷蓄積部の全ての電荷をＴＤＩ回路に移送し、また、残りの正常画素の分については、図４（Ａ）の場合と同様、電荷蓄積部に積分された電荷の半分をＴＤＩ回路に移送する。この場合、ＴＤＩ後の電荷は１＋１／２×２で２となる。
【００３５】
図４（Ｃ）は、２画素が欠陥で２画素が正常な場合の動作を表していて、欠陥画素の入力制御部はオフにして電荷の入力を阻止し、そして、残りの正常画素の全てに於けるスイッチ及び移送制御部をオンにして電荷蓄積部の全ての電荷をＴＤＩ回路に移送する。この場合、ＴＤＩ後の電荷は１×２で２となる。
【００３６】
図４について説明した２等分分割入力回路をもつ入力部の場合、２画素の欠陥までは入力の分割の仕方を変更することで補償することができ、入力制御部２１やスイッチ２３Ａの制御は、８ビットのメモリを用いることで実施できる。
【００３７】
分割入力回路を作動させる為の画素情報は、信号処理装置の起動時にデータとして外部ＲＯＭなどから入力し、メモリ出力をラッチし、駆動波形などと論理合成して各入力部に供給すれば良い。
【００３８】
前記したように、分割入力回路を２等分した場合には、ＴＤＩ回路の段数の半分に相当する画素欠陥までしか補償できず、更に多くの欠陥画素について補償する場合には、入力部、即ち、分割入力回路の分割を更に多くすることが必要である。
【００３９】
図５は４段の多分割入力回路からなる入力部及び４段ＴＤＩ回路の１チャネル分を表す要部ブロック図であり、図１乃至図４に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００４０】
図示された信号処理装置に於いて、各分割入力回路の電荷蓄積部２２Ｄ、２２Ｃ、２２Ｂ、２２Ａは移送制御部２４に近い側から全体の１／４、１／３、１／２となる部分にスイッチ２３Ｃ、２３Ｂ、２３Ａが形成されている。
【００４１】
図６は図５に示した信号処理装置の動作について説明する為の多分割入力回路からなる入力部を抜き出して表す要部ブロック図であり、図５に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００４２】
図６（Ａ）は、全画素が正常な場合の動作を表していて、入力制御部２１は全てオンになっていて、ＴＤＩ回路への電荷移送時には、スイッチ２３Ｃをオフにし且つ移送制御部２４をオンにすることで、、多分割入力回路の電荷蓄積部２２Ｄに積分された電荷、即ち、全体の１／４に相当する電荷をＴＤＩ回路に移送する。この場合、ＴＤＩ後の電荷は１／４×４で１となる。
【００４３】
図６（Ｂ）は、１画素が欠陥で３画素が正常な場合の動作を表していて、欠陥画素の入力制御部はオフにして電荷の入力を阻止し、そして、スイッチ２３Ｂをオフ、移送制御部２４をオンにして正常な３画素の分に於ける１／３に相当する電荷をＴＤＩ回路に移送する。この場合、ＴＤＩ後の電荷は１／３×３で１となる。
【００４４】
図６（Ｃ）は、２画素が欠陥で２画素が正常な場合の動作を表していて、欠陥画素の入力制御部はオフにして電荷の入力を阻止し、そして、スイッチ２３Ａをオフ、移送制御部２４をオンにして正常な２画素の分に於ける１／２に相当する電荷をＴＤＩ回路に移送する。この場合、ＴＤＩ後の電荷は１／２×２で１となる。
【００４５】
図６（Ｄ）は、３画素が欠陥で１画素が正常な場合の動作を表していて、欠陥画素の入力制御部はオフにして電荷の入力を阻止し、そして、スイッチ２３Ａ乃至２３Ｃをオン、移送制御部２４をオンにして正常な１画素の分に於ける全ての電荷をＴＤＩ回路に移送する。この場合、ＴＤＩ後の電荷は１／１×１で１となる。
【００４６】
前記したところから、図４及び図６の何れの場合にも、ＴＤＩ後の電荷、従って、ゲイン固定増幅回路１６からはレベルが揃った電圧信号が出力されることが理解されよう。
【００４７】
ところで、図６について説明した分割入力回路に於ける１／４、或いは、１／３などの分割の仕方を半導体装置に於けるレイアウト上の面積として実現することは、製造誤差などの点から充分な精度が得られないおそれがある。
【００４８】
従って、そのような場合には、１／４、１／３、１／２、１／１の分母の最小公倍数を用い、同一構成の１２分割とし、３／１２、４／１２、６／１２、１２／１２として上記比率を実現させ、欠陥画素の補償を入力部で実施することが可能である。尚、入力回路に於ける分割の仕方に関する他の例を表１として纏めて掲示する。
【００４９】
【表１】
以上の説明に依って、本発明を実施した場合、出力レベルについて問題はないことが明らかになったが、ＴＤＩ回路の重要な作用及び効果の一つである雑音の低減はどうなるかについて説明する。
【００５１】
ここでは、さきに説明した図４に見られる入力部を参照し、４段のＴＤＩ動作について説明する。
【００５２】
１段当たりの信号量をＳ、雑音をＮとすると、４段加算後には、４Ｓ、√（４Ｎ2 ）＝２Ｎとなり、Ｓ／Ｎは２倍改善される。
【００５３】
１画素非選択とすると、信号量は３Ｓ、雑音は√３Ｎ2 ＝１．７３２Ｎとなって、Ｓ／Ｎは１．７３倍（√３倍）改善されるが、信号レベルは正常部分の３／４となる。
【００５４】
一旦積分した電荷は、分割してもＳ／Ｎは保存されることから、入力部で信号電荷を二等分する場合を考えると、このとき、一段当たりの信号はＳ／２、雑音はＮ／２となり、４段加算後は、信号は２Ｓ、雑音は√（４×Ｎ2 ／４）＝Ｎとなり、Ｓ／Ｎは２倍改善される。
【００５５】
１画素非選択とすると、信号は３Ｓ／２、雑音は√（３Ｎ2 ／４）＝０．８６６Ｎとなり、Ｓ／Ｎは、矢張り１．５／０．８６６＝１．７３２倍（√３倍）改善されるが、信号レベルは正常部分の３／４となる。
【００５６】
そこで、３画素の内、１画素の分割を止めた場合、信号はＳ＋Ｓ／２＋Ｓ／２＝２Ｓとなり、雑音は√（Ｎ2 ＋Ｎ2 ／４＋Ｎ2 ／４）＝√（３／２）Ｎ＝１．２２５となり、Ｓ／Ｎは２／１．２２５＝１．６３３倍となる。
【００５７】
前記したように、Ｓ／Ｎは若干劣化するが、信号レベルが揃う為、検出用増幅器などの非線形の映像への影響などが軽減される。
【００５８】
次に、さきに説明した図６に見られる入力部を参照し、１画素が欠陥画素である場合の４段のＴＤＩ動作について更に説明する。
【００５９】
正常な３画素について、積分した電荷の２／３を転送加算するものとすると、信号は３×２／３Ｓ＝２Ｓ、雑音は√（３×４／９Ｎ2 ）＝２／√３Ｎとなり、Ｓ／Ｎは√３倍（１．７３２倍）となる。
【００６０】
そこで、入力部を６個の同じ蓄積部で構成し、２／４＝１／２のところと２／３のところにスイッチを設け、欠陥画素データに基づき、正常部分は１／２を転送し、欠陥画素を含む部分は入力を閉じ、正常な３画素からは２／３を転送するようにすれば、信号レベルも揃い、Ｓ／Ｎも劣化することはない。
【００６１】
【発明の効果】
本発明に依る半導体アナログ信号処理装置に於いては、電荷転送型ＴＤＩ回路に接続される複数の画素である入力部のそれぞれが入力制御部とスイッチで分離された複数の領域で構成された電荷蓄積部と移送制御部とからなり、欠陥画素データに基づき、欠陥画素に対応する入力制御部をオフにしてＴＤＩ回路への電荷の入力を阻止すると共に、正常画素の移送制御部及びスイッチを制御して前記欠陥画素の電荷を補う量の電荷を前記電荷転送型ＴＤＩ回路に移送することが基本になっている。
【００６２】
前記構成を採ることに依り、欠陥画素に起因するＴＤＩ回路に於ける信号レベルの変動を入力部で低減することができ、従って、出力部に於いて、多重化された信号の高い周波数域で利得を変更することは不要となり、その結果、回路は簡素化される。
【図面の簡単な説明】
【図１】本発明の実施の形態を説明する為の半導体アナログ信号処理装置を表す要部ブロック図である。
【図２】図１に見られるＴＤＩ回路及び入力部を説明する為の要部ブロック図である。
【図３】４段の２等分分割入力回路からなる入力部及び４段ＴＤＩ回路の１チャネル分を表す要部ブロック図である。
【図４】図３に示した信号処理装置の動作について説明する為の二等分分割入力回路からなる入力部を抜き出して表す要部ブロック図である。
【図５】４段の多分割入力回路からなる入力部及び４段ＴＤＩ回路の１チャネル分を表す要部ブロック図である。
【図６】図５に示した信号処理装置の動作について説明する為の多分割入力回路からなる入力部を抜き出して表す要部ブロック図である。
【図７】従来の半導体アナログ信号処理装置を表す要部ブロック図である。
【図８】ゲイン可変増幅回路の具体例を説明する電荷増幅器の要部ブロック図である。
【符号の説明】
１ 入力回路
２ ４段ＴＤＩ回路
３ ２４０段電荷転送型多重化回路
４ メモリ
５ タイミング・メモリ制御回路
６ ゲイン可変増幅回路
２1 ，２2 ，２3 ・・・・ ＴＤＩ回路
１１1 ，１１2 ，１１3 ・・・・ 分割入力回路
１６ ゲイン固定増幅回路
１７ 欠陥画素切り替え制御及び分割制御を行う為の制御ライン
Claims (1)
- 電荷転送型ＴＤＩ回路に接続される複数の画素である入力部のそれぞれが入力制御部とスイッチで分離された複数の領域で構成された電荷蓄積部と移送制御部とからなり、
欠陥画素データに基づき、欠陥画素に対応する入力制御部をオフにしてＴＤＩ回路への電荷の入力を阻止すると共に、正常画素の移送制御部及びスイッチを制御して前記欠陥画素の電荷を補う量の電荷を前記電荷転送型ＴＤＩ回路に移送すること
を特徴とする半導体アナログ信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002252074A JP4092629B2 (ja) | 2002-08-29 | 2002-08-29 | 半導体アナログ信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002252074A JP4092629B2 (ja) | 2002-08-29 | 2002-08-29 | 半導体アナログ信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004096252A JP2004096252A (ja) | 2004-03-25 |
| JP4092629B2 true JP4092629B2 (ja) | 2008-05-28 |
Family
ID=32058439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002252074A Expired - Fee Related JP4092629B2 (ja) | 2002-08-29 | 2002-08-29 | 半導体アナログ信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4092629B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4537467B2 (ja) * | 2008-03-18 | 2010-09-01 | アドバンスド・マスク・インスペクション・テクノロジー株式会社 | 試料検査装置及び試料検査方法 |
| JP5787848B2 (ja) | 2012-08-29 | 2015-09-30 | 株式会社東芝 | 固体撮像装置 |
-
2002
- 2002-08-29 JP JP2002252074A patent/JP4092629B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004096252A (ja) | 2004-03-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7068319B2 (en) | CMOS image sensor with a low-power architecture | |
| JP3403097B2 (ja) | Ｄ／ａ変換回路および液晶表示装置 | |
| US5721563A (en) | Active matrix liquid crystal drive circuit capable of correcting offset voltage | |
| US20010008420A1 (en) | Power saving method using interleaved programmable gain amplifier and a/d converters for digital imaging devices | |
| JP2007116493A (ja) | オフセットキャンセル装置 | |
| JP4964461B2 (ja) | 表示装置及びその容量性負荷の駆動回路 | |
| US6570615B1 (en) | Pixel readout scheme for image sensors | |
| JP2003208132A (ja) | 液晶駆動回路 | |
| US7259709B2 (en) | Pipeline A/D converter | |
| US6559836B1 (en) | Source driver for liquid crystal panel and method for leveling out output variations thereof | |
| US7427880B2 (en) | Sample/hold apparatus with small-sized capacitor and its driving method | |
| JP4092629B2 (ja) | 半導体アナログ信号処理装置 | |
| US10186219B2 (en) | Digital-to-analog converter | |
| US4954703A (en) | Color line sensor apparatus | |
| JPH10177368A (ja) | サンプリングホールド回路 | |
| JP2001282171A (ja) | 画像表示装置およびその駆動制御回路 | |
| JP3410042B2 (ja) | 固体撮像装置およびその駆動方法 | |
| JP2005070627A (ja) | 液晶駆動装置およびその制御方法 | |
| JP2006033815A (ja) | 固体撮像装置 | |
| TWI829294B (zh) | 類比前端電路及其增益放大器 | |
| JPH04242788A (ja) | 液晶駆動回路 | |
| JP2005234218A (ja) | 電圧供給装置及び画像表示装置 | |
| JP3193753B2 (ja) | 画像読み取り装置 | |
| JPH11305739A (ja) | 増幅回路及びこれを用いた液晶ディスプレイ装置 | |
| JP2007103691A (ja) | ダイレクトチャージ型スイッチト・キャパシタ回路を含む電気回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041214 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070724 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070925 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071023 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071219 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080122 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080220 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110314 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110314 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120314 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130314 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140314 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |