JP2013034032A - 半導体パッケージ - Google Patents

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Abstract

【課題】規格サイズを満足させるだけではく、集積度を向上させる。
【解決手段】第１のボンディングパッドグループ３１５を含む第１の半導体チップ３１０、及び第２のボンディングパッドグループ３２５を有する第２の半導体チップ３２０を含む半導体チップモジュール３３０、第１及び第２のボンディングパッドグループ３１５，３２５を露出する開口を有する第１の絶縁部材３７１、第１及び第２のボンディングパッドグループ３１５，３２５とそれぞれ電気的に連結される第１の再配線３７２、第１の再配線３７２の一部を露出する第２の絶縁部材３７４、第１の再配線３７２と電気的に連結される第２の再配線３７６、第２の再配線３７６を絶縁する第３の絶縁部材３７８、及び第２の再配線３７６と連結されるパッド３７９を含む再配線構造物３７０、並びに再配線構造物３７０を半導体チップモジュール３３０に付着する付着部材３８０を含む半導体パッケージ３００。
【選択図】 図８

Description

本発明は、半導体パッケージに関するものである。
近年、膨大なデータを貯蔵し、短時間内貯蔵されたデータを処理する半導体素子を含む半導体パッケージが開発されている。
一般に、半導体パッケージは、ウェハー上にトランジスタ、抵抗、キャパシタなどのような素子を集積して半導体チップを形成する半導体チップ製造工程、及び、半導体チップをウェハーから個別化して外部回路基板などと電気的に接続するとともに、脆弱な半導体チップを外部から加えられた衝撃及び/又は振動から保護するパッケージ工程によって製造される。
特に、最近は、半導体チップのサイズの約１００〜約１０５％に過ぎないウェハーレベルパッケージが開発されている。
最近、半導体パッケージのサイズが次第に減少している反面、半導体パッケージには、より多いデータを貯蔵し、より多いデータを処理できる機能が要求されている。
特に、最近開発される半導体パッケージは、より多いデータを貯蔵し及び/又はより多いデータを処理するために多数の入/出力端子が要求されているが、半導体パッケージのサイズを減少させながら半導体パッケージに要求される入/出力端子を形成するための面積を確保することは難しい、という問題がある。
また、最近、半導体チップ製造工程の技術開発によって、半導体チップのサイズを縮小させて、国際電気電子標準協会（Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ；以下、‘ＪＥＤＥＣ’という）などで規定された半導体パッケージの規格よりも小さい半導体チップ、及び半導体チップを有する半導体パッケージが開発されているが、半導体チップ及び半導体パッケージのサイズがＪＥＤＥＣで規定されたサイズより小さい場合、電子機器に半導体パッケージを適用しにくいという問題がある。
上記のような従来技術の問題点を解決するために、本発明は、少なくとも２個の半導体チップ単位に個別化し、個別化された半導体チップに再配線パターンを形成して、要求される入/出力端子を形成するために十分な面積を確保することによって、規格サイズを満足するだけでなく、集積度を向上させることに適した半導体パッケージを提供することを目的とする。
上記の目的を達成するために、本発明の参考例としての発明による半導体パッケージは、相互一体に形成され、それぞれボンディングパッドを含む少なくとも２個の半導体チップを含む半導体チップモジュール、並びに、前記半導体チップモジュール上に配置されたパッド部、及び前記各パッド部と前記ボンディングパッドとを電気的に連結する連結部を有する再配線を含む。
半導体パッケージの前記半導体チップは、ｍ×ｎ（但し、ｍは１以上、ｎは２以上の自然数）行列形態で配置される。
半導体パッケージの前記パッド部は、前記半導体チップモジュール上に規則的に配置される。
半導体パッケージの前記連結部は、互いに異なる半導体チップに配置されたボンディングパッドを電気的に連結する。
半導体パッケージの前記半導体チップモジュールは、前記ボンディングパッドが形成された前記半導体チップモジュールの上面を覆い、各ボンディングパッドを露出する開口を有する第１の絶縁膜パターン、及び前記連結部を覆い、前記パッド部を露出する開口を有する第２の絶縁膜パターンを含む。
半導体パッケージの前記半導体チップモジュールは、前記各ボンディングパッドを貫通する貫通電極を含み、前記再配線は、前記貫通電極を用いて前記ボンディングパッドが形成された前記半導体チップモジュールの上面に対向する下面上に配置される。
半導体パッケージの前記下面及び前記再配線の間には、前記貫通電極を露出する第１の絶縁膜パターン、及び前記再配線を覆い、前記パッド部を露出する開口を有する第２の絶縁膜パターンが含まれる。
本発明の参考例としての発明による半導体パッケージは、第１のボンディングパッドグループを有する第１の半導体チップ、及び前記第１の半導体チップと隣接するように配置され、第２のボンディングパッドグループを有する第２の半導体チップを含む半導体チップモジュール、並びに、前記第１のボンディングパッドグループに含まれる各ボンディングパッドと対応する前記第２のボンディングパッドグループに含まれる各ボンディングパッドとを電気的に連結する連結部材を含む。
半導体パッケージの前記第１の半導体チップ及び前記第２の半導体チップは、一体に形成される。
半導体パッケージの前記第１及び第２のボンディングパッドグループは、前記第１及び第２の半導体チップ上に同一な形状に配置される。
半導体パッケージの前記連結部材は、前記第１のボンディングパッドグループに含まれる前記各ボンディングパッド及び前記第２のボンディングパッドグループに含まれる前記各ボンディングパッドとそれぞれ連結される第１の再配線、前記第１の再配線を覆い、前記第１の再配線の一部を露出する第１の絶縁膜、前記第１の絶縁膜上に配置され、前記第１の再配線を電気的に連結する第２の再配線、前記第２の再配線を絶縁する第２の絶縁膜、及び、前記第２の再配線と連結されるパッドを含む。
半導体パッケージの前記パッドは、前記第２の絶縁膜上に規則的に配置される。
半導体パッケージの前記第２の再配線は、前記第１の再配線と交差する部分に形成される。
半導体パッケージの前記各パッドには、ソルダボールが電気的に接続される。
本発明による半導体パッケージは、複数のボンディングパッドを有する第１のボンディングパッドグループを含む第１の半導体チップ、及び前記第１の半導体チップと隣接するように配置され、複数のボンディングパッドを有する第２のボンディングパッドグループを有する第２の半導体チップを含む半導体チップモジュール、前記半導体チップモジュール上に配置され、前記第１及び第２のボンディングパッドグループを露出する開口を有する第１の絶縁部材、前記第１の絶縁部材上に配置され、前記第１及び第２のボンディングパッドグループとそれぞれ電気的に連結される第１の再配線、前記第１の再配線を覆い、前記第１の再配線の一部を露出する第２の絶縁部材、前記第２の絶縁部材上に配置され、前記第１の再配線と電気的に連結される第２の再配線、前記第２の再配線を絶縁する第３の絶縁部材、及び前記第２の再配線と連結されるパッドを含む再配線構造物、並びに、前記再配線構造物を前記半導体チップモジュールに付着する付着部材を含み、前記第１乃至第３の絶縁部材は合成樹脂を含み、シート状を有し、前記第１の再配線の一部は前記第１の絶縁部材の開口を通じて前記半導体チップモジュールと向い合う前記第１の絶縁部材の下部面で露出し、前記第２再配線の一部は前記第２の絶縁部材の開口を通じて前記第１の絶縁部材と向い合う前記第２の絶縁部材の下部面で露出して前記第１の再配線と直接連結し、前記パッドは前記第３の絶縁部材の開口を通じて前記第２の絶縁部材と向い合う前記第３の絶縁部材の下部面で露出して前記第２の再配線と直接連結する。
半導体パッケージの前記第１の半導体チップ及び前記第２の半導体チップは一体に形成される。
半導体パッケージの前記第１の半導体チップ及び第２の半導体チップは相互分離し、分離した第１及び第２の半導体チップは相互隣接するように配置される。
半導体パッケージの前記第１及び第２のボンディングパッドは、前記第１及び第２の半導体チップの同一の位置に配置される。
半導体パッケージの前記再配線構造物の前記第１の再配線と前記第１及び第２のボンディングパッドとの間には、導電性連結部材が介在する。
半導体パッケージの前記導電性連結部材は導電ボール及び樹脂を含む異方性導電フィルムである。
半導体パッケージの前記導電性連結部材はソルダを含む。
半導体パッケージの前記各パッドには、ソルダボールが電気的に接続される。
半導体パッケージの前記第１乃至第３の絶縁部材は合成樹脂を含み、シート状を有する。
以上説明したように、本発明によれば、ＪＥＤＥＣによって規定されたボールランドのピッチでボールランドを配列するために十分な大きさよりも小さい大きさを有する半導体チップを、少なくとも２個以上一体に形成又は隣接するように配置した半導体チップモジュールに、ＪＥＤＥＣ基準に適したパッドを形成し、パッド及び半導体チップのボンディングパッドを導電性ワイヤーを用いて連結することで、半導体チップのデータ集積度及びデータ処理速度を向上させるだけでなく、ＪＥＤＥＣ基準度を満足することができる。
本発明の第１参考実施形態による半導体パッケージを示す平面図である。 図１のＩ−Ｉ´線に沿って切断した断面図である。 本発明の他の参考実施形態による半導体パッケージを示す平面図である。 本発明の他の参考実施形態による半導体パッケージを示す平面図である。 本発明の第２参考実施形態による半導体パッケージを示す断面図である。 本発明の第３参考実施形態による半導体パッケージを示す断面図である。 図６のＩＩ−ＩＩ´線に沿って切断した断面図である。 本発明の一実施形態による半導体パッケージを示す断面図である。 図８の半導体チップモジュールを示す平面図である。 図８の再配線構造物を示す平面図である。
以下、添付した図面を参照して本発明の好ましい実施形態を詳細に説明する。
図１は、本発明の参考例としての第１参考実施形態による半導体パッケージを示す平面図である。図２は、図１のＩ−Ｉ´線に沿って切断した断面図である。
図１及び図２を参照すれば、半導体パッケージ１００は半導体チップモジュール１５及び再配線３０を含む。これに加えて、半導体パッケージ１００は第１の絶縁膜パターン２０及び第２の絶縁膜パターン４０を含む。
半導体チップモジュール１５は、少なくとも２個の半導体チップ１，２を含む。本実施形態で、少なくとも２個の半導体チップ１、２は、ｍ×ｎ行列（但し、ｍは２以上、ｎは１以上の自然数）形態で配置される。
本実施形態では、少なくとも２個の半導体チップ１、２は、例えば２×１行列形態で配置され、半導体チップ１、２は一体に形成される。本実施形態では、一体に形成された２個の半導体チップを、第１の半導体チップ１及び第２の半導体チップ２として定義する。
第１の半導体チップ１は、図１に示したＹ軸方向に沿って２列から成る第１のボンディングパッド（３ａ、３ｂ、３ｃ、３ｄ；３）、及び第２のボンディングパッド（４ａ、４ｂ、４ｃ、４ｄ；４）を含む。これに加えて、第１の半導体チップ１は、データを貯蔵するデータ貯蔵部（図示せず）、データを処理するデータ処理部（図示せず）及び図２に示したヒューズボックス７を含むことができる。
第１の半導体チップ１の第１及び第２のボンディングパッド３、４は、それぞれデータ貯蔵部及び／又はデータ処理部と電気的に連結される。
ヒューズボックス７は、第１の半導体チップ１のデータ貯蔵部をリペアするための複数のヒューズ（図示せず）を含む。
第２の半導体チップ２は、図１に示したＹ軸方向に沿って２列から成る複数の第３のボンディングパッド（５ａ、５ｂ、５ｃ、５ｄ；５）、及び第４のボンディングパッド（６ａ、６ｂ、６ｃ、６ｄ；６）を含む。これに加えて、第２の半導体チップ２は、データを貯蔵するデータ貯蔵部（図示せず）、データを処理するデータ処理部（図示せず）及びヒューズボックス８を含むことができる。
第２の半導体チップ２の第３及び第４のボンディングパッド５、６は、それぞれデータ貯蔵部及び／又はデータ処理部と電気的に連結される。
本実施形態では、第２の半導体チップ２の第３のボンディングパッド５は、例えば第１の半導体チップ１の第２のボンディングパッド４と隣接するように配置される。一方、本実施形態では、第２のボンディングパッド４及び第３のボンディングパッド５には同一の信号が入力され、第２のボンディングパッド４及び第３のボンディングパッド５からは同一の信号が出力される。
ヒューズボックス８は、第２の半導体チップ２のデータ貯蔵部をリペアするための複数のヒューズ（図示せず）を含む。
第１の絶縁膜パターン２０は、例えば第１及び第２の半導体チップ１、２を含む半導体チップモジュール１５の上面上に配置される。第１の絶縁膜パターン２０は、例えば有機物を含む有機膜であってもよく、第１の絶縁膜パターン２０は、第１及び第２の半導体チップ１、２のヒューズボックス７、８を覆い、第１及び第２の半導体チップ１、２の第１乃至第４のボンディングパッド３、４、５、６を露出する開口を有する。
再配線３０は、例えば第１の絶縁膜パターン２０上に配置される。再配線３０は、パッド部３１、３２、３３及び連結部３４、３５、３６を含む。
パッド部３１、３２、３３は、第１の絶縁膜パターン２０上に配置される。パッド部３１、３２、３３は、例えば第１の絶縁膜パターン２０上にＪＥＤＥＣなどで規定された基準を充足する位置に配置される。例えば、パッド部３１、３２、３３は、第１の絶縁膜パターン２０上に相互規則的に配置される。
以下、第１の半導体チップ１の第１のボンディングパッド３の外側に配置されたパッド部を、第１のパッド部（３１ａ、３１ｂ、３１ｃ、３１ｄ；３１）として定義する。第２の半導体チップ２の第４のボンディングパッド６の外側に配置されたパッド部を、第２のパッド部（３２ａ、３２ｂ、３２ｃ、３２ｄ；３２）として定義する。第１及び第２の半導体チップ１、２の境界部分に配置されたパッド部を、第３のパッド部（３３ａ、３３ｂ、３３ｃ、３３ｄ；３３）として定義する。
第１のパッド部（３１ａ、３１ｂ、３１ｃ、３１ｄ）は、例えば第１のボンディングパッド（３ａ、３ｂ、３ｃ、３ｄ）の外側に配置される。第２のパッド部（３２ａ、３２ｂ、３２ｃ、３２ｄ）は、例えば第４のボンディングパッド（６ａ、６ｂ、６ｃ、６ｄ）の外側に配置される。第３のパッド部（３３ａ、３３ｂ、３３ｃ、３３ｄ）は、第２のボンディングパッド（４ａ、４ｂ、４ｃ、４ｄ）及び第３のボンディングパッド（５ａ、５ｂ、５ｃ、５ｄ）の間に介在する。
連結部３４、３５、３６は、第１の絶縁膜パターン２０上に配置される。
本実施形態では、第１の半導体チップ１の各第１のパッド部３１及び各第１のボンディングパッド３を電気的に連結する連結部を、例えば第１の連結部（３４ａ、３４ｂ、３４ｃ、３４ｄ；３４）として定義する。第２の半導体チップ２の各第２のパッド部３２及び各第４のボンディングパッド６を電気的に連結する連結部を、例えば第２の連結部（３５ａ、３５ｂ、３５ｃ、３５ｄ；３５）として定義する。第１の半導体チップ１の各第２のボンディングパッド４及び第２の半導体チップ２の各第３のボンディングパッド５を電気的に連結する連結部を、例えば第３の連結部（３６ａ、３６ｂ、３６ｃ、３６ｄ；３６）として定義する。
たとえば、本実施形態では、第３の連結部３６によって第１の半導体チップ１の各第２のボンディングパッド４及び第２の半導体チップ２の第３のボンディングパッド５が電気的に一緒に連結されるが、第１の連結部３４及び第２の連結部３５は点線で示した追加連結部３７によって電気的に連結できる。追加連結部３７によって第１のボンディングパッド３及び第４のボンディングパッド６が電気的に連結される場合、第１及び第４のボンディングパッド３、６には同一の信号が入力され、第１及び第４のボンディングパッド３、６からは同一の信号が出力される。
第２の絶縁膜パターン４０は、第１の絶縁膜パターン３０上に配置されて再配線３０を覆う。第２の絶縁膜パターン４０は、再配線３０のパッド部３０を露出する開口を有する。第２の絶縁膜パターン４０は、例えば有機物を含むことができる。
第２の絶縁膜パターン４０の開口によって露出したパッド部３０には、ソルダボールのような導電ボール４５が配置できる。
本実施形態では、たとえば２個の半導体チップが一体に形成されることを図示及び説明したが、これとは違って、図３に示すように、３個の半導体チップ１１０、１２０、１３０を３×１行列形態で配置するか、或いは図４に示すように、４個の半導体チップ１４０、１５０、１６０、１７０を２×２行列形態で配置しても差し支えない。
図５は、本発明の参考例としての第２参考実施形態による半導体パッケージを示す断面図である。
図５を参照すれば、半導体パッケージ１００は、半導体チップモジュール１５、貫通電極（３ａ、４ａ、５ａ、６ａ）及び再配線３２を含む。これに加えて、半導体パッケージ１００は、第１の絶縁膜パターン２２及び第２の絶縁膜パターン４２を含む。
半導体チップモジュール１５は、少なくとも２個の半導体チップ１、２を含む。本実施形態では、少なくとも２個の半導体チップ１、２はｍ×ｎ行列（但し、ｍは２以上、ｎは１以上の自然数）形態で配置される。少なくとも２個の半導体チップ１、２を有する半導体チップモジュール１５は、例えば直四角形状を有する。半導体チップモジュール１５は、後述する第１乃至第４のボンディングパッド３、４、５、６が形成された上面（１５ａ）、及び上面（１５ａ）に対向する下面（１５ｂ）を有する。
本実施形態では、少なくとも２個の半導体チップ１、２は、例えば１×２行列形態で配置され、半導体チップ１、２は一体に形成される。以下、一体に形成された２個の半導体チップを、第１の半導体チップ１及び第２の半導体チップ２として定義する。
第１の半導体チップ１は、第１のボンディングパッド３、及び第１のボンディングパッド３と隣接するように配置された第２のボンディングパッド４を含む。これに加えて、第１の半導体チップ１は、データを貯蔵するデータ貯蔵部（図示せず）、データを処理するデータ処理部（図示せず）を含むことができる。第１の半導体チップ１の第１及び第２ボンディングパッド３、４は、データ貯蔵部及び／又はデータ処理部と電気的に連結される。これに加えて、第１の半導体チップ１は、データ貯蔵部をリペアするための複数のヒューズ（図示せず）を含むことができる。
第２の半導体チップ２は、第３のボンディングパッド５及び第４のボンディングパッド６を含む。これに加えて、第２の半導体チップ２は、データを貯蔵するデータ貯蔵部（図示せず）、データを処理するデータ処理部（図示せず）を含むことができる。第２の半導体チップ２の第３及び第４のボンディングパッド５、６は、それぞれデータ貯蔵部及び／又はデータ処理部と電気的に連結される。
本実施形態では、第２の半導体チップ２の第３のボンディングパッド５は、例えば第１の半導体チップ１の第２のボンディングパッド４と隣接するように配置される。一方、本実施形態では、第２のボンディングパッド４及び第３のボンディングパッド５には、例えば同一の信号が入力され、第２のボンディングパッド４及び第３のボンディングパッド５からは、例えば同一の信号が出力される。第２の半導体チップ２は、第２の半導体チップ２のデータ貯蔵部をリペアするための複数のヒューズ（図示せず）を含むことができる。
貫通電極（３ａ、４ａ、５ａ、６ａ）は、第１乃至第４のボンディングパッド３、４、５、６に対応する半導体チップモジュール１５の上面（１５ａ）及び下面（１５ｂ）を貫通する。
以下、第１及び第２のボンディングパッド３、４、及び第１及び第２のボンディングパッド３、４に対応する半導体チップ本体１５の上面（１５ａ）及び下面（１５ｂ）をそれぞれ貫通する貫通電極を、第１の貫通電極（３ａ）及び第２の貫通電極（４ａ）として定義する。
また、第３及び第４のボンディングパッド５、６、及び第３及び第４のボンディングパッド５、６に対応する半導体チップ本体１５の上面（１５ａ）及び下面（１５ｂ）をそれぞれ貫通する貫通電極を、第３の貫通電極（５ａ）及び第４の貫通電極（６ａ）として定義する。
本実施形態では、第２及び第３の貫通電極（４ａ、５ａ）には同一の信号が入力でき、又は、第２及び第３の貫通電極（４ａ、５ａ）からは同一の信号が出力できる。これに加えて、第１及び第４の貫通電極（３ａ、６ａ）では同一の信号が入力でき、又は、第１及び第４の貫通電極（３ａ、６ａ）からは同一の信号が出力できる。
第１の絶縁膜パターン２２は、例えば第１及び第２の半導体チップ１、２を含む半導体チップモジュール１５の上面（１５ａ）に対向する下面（１５ｂ）上に配置される。第１の絶縁膜パターン２２は、例えば有機物を含む有機膜であることができ、第１の絶縁膜パターン２２は、第１乃至第４の貫通電極（３ａ、４ａ、５ａ、６ａ）を露出する開口を有する。
再配線３２は、例えば半導体チップモジュール１５の下面（１５ｂ）上に配置された第１の絶縁膜パターン２２上に配置される。再配線３２は、第１の再配線３４、第２の再配線３５及び第３の再配線３６を含む。
第１の再配線３４は、第１の絶縁膜パターン２２上に配置され、第１の再配線３４は、第１のパッド部（３４ａ）及び第１の連結部（３４ｂ）を含む。第１の連結部（３４ｂ）は、第１の貫通電極（３ａ）と電気的に連結され、第１のパッド部（３４ａ）は第１の連結部（３４ｂ）と一体に形成される。
第２の再配線３５は、第１の絶縁膜パターン２２上に配置され、第２の再配線３５は、第２のパッド部（３５ａ）及び第２の連結部（３５ｂ）を含む。第２の連結部（３５ｂ）は、第４の貫通電極（６ａ）と電気的に連結され、第２のパッド部（３５ａ）は第２の連結部（３５ｂ）と一体に形成される。
第３の再配線３６は、第１の絶縁膜パターン２２上に配置され、第３の再配線３６は、第３のパッド部（３６ａ）及び第３の連結部（３６ｂ）を含む。第３の連結部（３６ｂ）は、第２及び第３の貫通電極（４ａ、５ａ）と電気的に連結され、第３のパッド部（３６ａ）は第３の連結部（３６ｂ）と一体に形成される。
本実施形態では、第１の絶縁膜パターン２２上に配置された第１乃至第３の再配線３４、３５、３６の第１乃至第３のパッド部（３４ａ、３５ａ、３６ａ）は、ＪＥＤＥＣで規定された基準を充足する位置に配置される。第１乃至第３のパッド部（３４ａ、３５ａ、３６ａ）は、第１の絶縁膜パターン２２上に相互規則的に配置される。
第２の絶縁膜パターン４２は第１の絶縁膜パターン２２上に配置される。第２の絶縁膜パターン４２は、第１乃至第３の再配線３４、３５、３６の第１乃至第３のパッド部（３４ａ、３５ａ、３６ａ）を露出する開口を有する。
第２の絶縁膜パターン４２の開口によって露出した第１乃至第３のパッド部（３４ａ、３５ａ、３６ａ）には、ソルダボールのような導電ボール４５が配置できる。
本実施形態では、たとえば２個の半導体チップが一体に形成されることを図示及び説明したが、これとは違って、３個の半導体チップを１×３行列形態で配置するか、或いは４個の半導体チップを２×２行列形態で配置しても差し支えない。
以上で詳細に説明したことによれば、半導体チップのサイズがあまりに小さく、ソルダボールなどがアタッチされるパッド部などを、例えばＪＥＤＥＣ規定通りに形成しにくい場合でも、少なくとも２個が一体に形成された半導体チップの上面にＪＥＤＥＣ規定を充足するパッド部を形成し、パッド部を各半導体チップのボンディングパッドと電気的に連結することによって、半導体パッケージのデータ貯蔵能力及びデータ処理能力をより向上させることができる。
図６は、本発明の参考例としての第３参考実施形態による半導体パッケージを示す断面図である。図７は図６のＩＩ−ＩＩ´線に沿って切断した断面図である。
図６及び図７を参照すれば、半導体パッケージ２００は、半導体チップモジュール２３０及び連結部材２７０を含む。
半導体チップモジュール２３０は複数の半導体チップを含む。例えば、半導体チップモジュール２３０は一体に形成された複数の半導体チップを含む。例えば、半導体チップモジュール２３０の半導体チップは、ｍ×ｎ（但し、ｍは１以上、ｎは２以上の自然数）行列形態で配置される。本実施形態では、半導体チップモジュール２３０の半導体チップは、例えば２個が一体に形成される。半導体チップモジュール２３０の半導体チップは、例えば１×２行列形態で配置される。
以下、半導体チップモジュール２３０に含まれる２個の半導体チップを、第１の半導体チップ２１０及び第２の半導体チップ２２０として定義する。
第１の半導体チップ２１０は、データ貯蔵部（図示せず）、データ処理部（図示せず）及び第１のボンディングパッドグループ２１５を含む。これに加えて、第１の半導体チップ２１０は、データ貯蔵部をリペアするためのヒューズを含むヒューズボックス２１６を含むことができる。
第１のボンディングパッドグループ２１５は複数のボンディングパッドを含み、各ボンディングパッドは、データ貯蔵部及びデータ処理部と電気的に連結される。第１のボンディングパッドグループ２１５に含まれるボンディングパッドは、図６に示したＹ軸方向に沿って配置される。例えば、ボンディングパッドは２列から成る。
以下、第１のボンディングパッドグループ２１５に含まれる複数のボンディングパッドを、第１のボンディングパッド２１１、第２のボンディングパッド２１２、第３のボンディングパッド２１４、及び第４のボンディングパッド２１５として定義する。本実施形態では、たとえば第１のボンディングパッドグループ２１５はただ４個のボンディングパッドを含むが、第１のボンディングパッドグループ２１５は４個以上のボンディングパッドを含むことができる。
第２の半導体チップ２２０は、データ貯蔵部（図示せず）、データ処理部（図示せず）及び第２のボンディングパッドグループ２２５を含む。これに加えて、第１の半導体チップ２１０は、データ貯蔵部をリペアするためのヒューズを含むヒューズボックス２１６を含むことができる。
第２のボンディングパッドグループ２２５は複数のボンディングパッドを含み、各ボンディングパッドは、データ貯蔵部及びデータ処理部と電気的に連結される。ボンディングパッドは図６に示したＹ軸方向に沿って配置される。例えば、ボンディングパッドは２列から成る。
以下、第２のボンディングパッドグループ２２５に含まれる複数のボンディングパッドを、第５のボンディングパッド２２１、第６のボンディングパッド２２２、第７のボンディングパッド２２４、及び第８のボンディングパッド２２５として定義する。本実施形態では、たとえば第２のボンディングパッドグループ２２５はただ４個のボンディングパッドを含むが、第２のボンディングパッドグループ２２５は４個以上のボンディングパッドを含むことができる。
一方、本実施形態では、第１のボンディングパッドグループ２１５に含まれるボンディングパッドの個数は、第２のボンディングパッドグループ２２５に含まれるボンディングパッドの個数と実質的に同一である。
第１のボンディングパッドグループ２１５に含まれる第１のボンディングパッド２１１、及び第２のボンディングパッドグループ２２５に含まれる第５のボンディングパッド２２１には同一の信号が入力され、又は、第１のボンディングパッドグループ２１５に含まれる第１のボンディングパッド２１１、及び第２のボンディングパッドグループ２２５に含まれる第５のボンディングパッド２２１からは同一の信号が出力される。
第１のボンディングパッドグループ２１５に含まれる第２のボンディングパッド２１２、及び第２のボンディングパッドグループ２２５に含まれる第６のボンディングパッド２２２には同一の信号が入力され、又は、第１のボンディングパッドグループ２１５に含まれる第２のボンディングパッド２１２、及び第２のボンディングパッドグループ２２５に含まれる第６のボンディングパッド２２２からは同一の信号が出力される。
第１のボンディングパッドグループ２１５に含まれる第３のボンディングパッド２１３、及び第２のボンディングパッドグループ２２５に含まれる第７のボンディングパッド２２３には同一の信号が入力され、又は、第１のボンディングパッドグループ２１５に含まれる第３のボンディングパッド２１３、及び第２のボンディングパッドグループ２２５に含まれる第７のボンディングパッド２２３からは同一の信号が出力される。
第１のボンディングパッドグループ２１５に含まれる第４のボンディングパッド２１４、及び第２のボンディングパッドグループ２２５に含まれる第８のボンディングパッド２２４には同一の信号が入力され、又は、第１のボンディングパッドグループ２１５に含まれる第４のボンディングパッド２１４、及び第２のボンディングパッドグループ２２５に含まれる第８のボンディングパッド２２４からは同一の信号が出力される。
半導体チップモジュール２３０は、第１の半導体チップ２１０及び第２の半導体チップ２２０の上面に配置されたヒューズボックス２１６、２１７を覆い、第１及び第２のボンディングパッドグループ２１５、２２５を露出する開口を有する有機膜パターン２１７を含むことができる。
連結部材２７０は、第１のボンディングパッドグループ２１５に含まれる第１のボンディングパッド２１１を、第２のボンディングパッドグループ２２５に含まれる第５のボンディングパッド２２１と電気的に連結し、第１のボンディングパッドグループ２１５に含まれる第２のボンディングパッド２１２を、第２のボンディングパッドグループ２２５に含まれる第６のボンディングパッド２２２と電気的に連結し、第１のボンディングパッドグループ２１５に含まれる第３のボンディングパッド２１３を、第２のボンディングパッドグループ２２５に含まれる第７のボンディングパッド２２３と電気的に連結し、第１のボンディングパッドグループ２１５に含まれる第４のボンディングパッド２１４を、第２のボンディングパッドグループ２２５に含まれる第８のボンディングパッド２２１と電気的に連結する。
これを実現するため、連結部材２７０は、第１の再配線２７２、第１の絶縁膜２７４、第２の再配線２７６、第２の絶縁膜２７８、及びパッド２７９を含む。
複数の第１の再配線２７２は、有機膜パターン２１７上に配置される。各第１の再配線２７２の一側端部は、第１及び第２のボンディングパッドグループ２１５、２２５に含まれる各第１乃至第８のボンディングパッド２１１、２１２、２１３、２１４、２２１、２２２、２２３、２２４と、個別的に連結される。
第１の絶縁膜２７４は、有機膜パターン２１７上に配置されて、第１の再配線２７２を覆う。第１の絶縁膜２７４は、各第１の再配線２７２の一部を露出する開口を有する。第１の絶縁膜２７４は、第１の再配線２７２及び後述する第２の再配線２７６が、電気的にショートされることを防止する。
第２の再配線２７６は、第１の絶縁膜２７４上に配置される。第２の再配線２７６は、第１の絶縁膜２７４に形成された開口を通じて露出した各第１の再配線２７２と、電気的に連結される。第２の再配線２７６は第１の再配線２７２と交差する所に配置できる。
図６及び図７を参照すれば、第１のボンディングパッド２１１及び第５のボンディングパッド２２１は、第１及び第２の再配線２７２、２７６を通じて電気的に連結される。第２のボンディングパッド２１２及び第６のボンディングパッド２２２は、第１及び第２の再配線２７２、２７６を通じて電気的に連結される。第３のボンディングパッド２１３及び第７のボンディングパッド２２３は、第１及び第２の再配線２７２、２７６を通じて電気的に連結される。第４のボンディングパッド２１４及び第８のボンディングパッド２２４は、第１及び第２の再配線２７２、２７６を通じて電気的に連結される。
第２の絶縁膜２７８は、第１の絶縁膜２７４上に配置され、第２の絶縁膜２７８は第２の再配線２７６の一部を露出する開口を有する。
パッド２７９は、第２の絶縁膜２７８上にマトリックス形態で配置される。パッド２７９は、例えばＪＥＤＥＣの基準に適するように配置される。パッド２７９の一部は、第２の絶縁膜２７８上に形成された開口を通じて第２の再配線２７６と電気的に連結される。
各パッド２７９上にはソルダボール２８０が配置できる。
図８は、本発明の一実施形態による半導体パッケージを示す断面図である。図９は図８の半導体チップモジュールを示す平面図である。図１０は、図８の再配線構造物を示す平面図である。
図８を参照すれば、半導体パッケージ３００は、半導体チップモジュール３３０、再配線構造物３７０及び付着部材３８０を含む。
図９を参照すれば、半導体チップモジュール３３０は、例えば複数の半導体チップを含む。半導体チップは、例えばｍ×ｎ（但し、ｍは１以上、ｎは２以上の自然数）行列形態で配置される。
本実施形態では、半導体チップモジュール３３０の半導体チップは、例えば少なくとも２個が一体に形成される。半導体チップモジュール３３０の半導体チップは、例えば１×２行列形態で配置される。以下、半導体チップモジュール３３０に含まれる２個の半導体チップを、第１の半導体チップ３１０及び第２の半導体チップ３２０として定義する。一方、一体に形成された第１及び第２の半導体チップ３１０、３２０は、同一の種類の半導体チップでありうる。
本実施形態では、たとえば第１の半導体チップ３１０及び第２の半導体チップ３２０が一体に形成されることを図示及び説明したが、これとは違って、第１の半導体チップ３１０及び第２の半導体チップ３２０は、分離した状態で相互隣接するように配置できる。一方、分離した第１及び第２の半導体チップ３１０、３２０は、互いに異なる種類の半導体チップでありうる。
第１の半導体チップ３１０は、データ貯蔵部（図示せず）、データ処理部（図示せず）、及び第１のボンディングパッドグループ３１５を含む。
第１のボンディングパッドグループ３１５は複数のボンディングパッドを含み、各ボンディングパッドは、データ貯蔵部及びデータ処理部と電気的に連結される。
第１のボンディングパッドグループ３１５に含まれるボンディングパッドは、図９に示したＹ軸方向に沿って配置される。例えばボンディングパッドは２列から成る。以下、第１のボンディングパッドグループ３１５に含まれる複数のボンディングパッドを、第１のボンディングパッド３１１、第２のボンディングパッド３１２、第３のボンディングパッド３１３及び第４のボンディングパッド３１４として定義する。本実施形態では、たとえば第１のボンディングパッドグループ３１５はただ４個のボンディングパッドを含むが、第１のボンディングパッドグループ３１５は、４個以上のボンディングパッドを含むことができる。
第２の半導体チップ３２０は、データ貯蔵部（図示せず）、データ処理部（図示せず）、及び第２のボンディングパッドグループ３２５を含む。
第２のボンディングパッドグループ３２５は複数のボンディングパッドを含み、各ボンディングパッドは、データ貯蔵部及びデータ処理部と電気的に連結される。
ボンディングパッドは、図９に示したＹ軸方向に沿って配置される。例えば、ボンディングパッドは２列から成る。以下、第２のボンディングパッドグループ３２５に含まれる複数のボンディングパッドを、第５のボンディングパッド３２１、第６のボンディングパッド３２２、第７のボンディングパッド３２３、及び第８のボンディングパッド３２４として定義する。本実施形態では、たとえば第２のボンディングパッドグループ３２５はただ４個のボンディングパッドを含むが、第２のボンディングパッドグループ３２５は、４個以上のボンディングパッドを含むことができる。
第１のボンディングパッドグループ３１５に含まれる第１のボンディングパッド３１１、及び第２のボンディングパッドグループ３２５に含まれる第５のボンディングパッド３２１には同一の信号が入力され、又は、第１のボンディングパッドグループ３１５に含まれる第１のボンディングパッド３１１、及び第２のボンディングパッドグループ３２５に含まれる第５のボンディングパッド３２１からは同一の信号が出力される。
第１のボンディングパッドグループ３１５に含まれる第２のボンディングパッド３１２、及び第２のボンディングパッドグループ３２５に含まれる第６のボンディングパッド３２２には同一の信号が入力され、又は、第１のボンディングパッドグループ３１５に含まれる第２のボンディングパッド３１２、及び第２のボンディングパッドグループ３２５に含まれる第６のボンディングパッド３２２からは同一の信号が出力される。
第１のボンディングパッドグループ３１５に含まれる第３のボンディングパッド３１３、及び第２のボンディングパッドグループ３２５に含まれる第７のボンディングパッド３２３には同一の信号が入力され、又は、第１のボンディングパッドグループ３１５に含まれる第４のボンディングパッド３１３、及び第２のボンディングパッドグループ３２５に含まれる第７のボンディングパッド３２３からは同一の信号が出力される。
第１のボンディングパッドグループ３１５に含まれる第４のボンディングパッド３１４、及び第２のボンディングパッドグループ３２５に含まれる第８のボンディングパッド３２４には同一の信号が入力され、又は、第１のボンディングパッドグループ３１５に含まれる第４のボンディングパッド３１４、及び第２のボンディングパッドグループ３２５に含まれる第８のボンディングパッド３２４からは同一の信号が出力される。
本実施形態では、第１の半導体チップ３１０は、データ貯蔵部をリペアするためのヒューズを含むヒューズボックス３１６を含むことができる。第２の半導体チップ３２０は、データ貯蔵部をリペアするためのヒューズを含むヒューズボックス３２６を含むことができる。
再配線構造物３７０は、第１及び第２の半導体チップ３１０、３２０から成る半導体チップモジュール３３０上に配置される。例えば、再配線構造物３７０は、付着部材３８０によって半導体チップモジュール３３０に電気的に連結される。
再配線構造物３７０は、第１のボンディングパッドグループ３１５に含まれる第１のボンディングパッド３１１を、第２のボンディングパッドグループ３２５に含まれる第５のボンディングパッド３２１と電気的に連結し、第１のボンディングパッドグループ３１５に含まれる第２のボンディングパッド３１２を、第２のボンディングパッドグループ３２５に含まれる第６のボンディングパッド３２２と電気的に連結し、第１のボンディングパッドグループ３１５に含まれる第３のボンディングパッド３１３を、第２のボンディングパッドグループ３２５に含まれる第７のボンディングパッド３２３と電気的に連結し、第１のボンディングパッドグループ３１５に含まれる第４のボンディングパッド３１４を、第２のボンディングパッドグループ３２５に含まれる第８のボンディングパッド３２４と電気的に連結する。
図８及び図１０を参照すれば、再配線構造物３７０は、例えば第１の絶縁部材３７１、第１の再配線３７２、第２の絶縁部材３７４、第２の再配線３７６、第３の絶縁部材３７８、及びパッド３７９を含む。
第１の絶縁部材３７１は、薄い厚さを有するシート状を有することができる。第１の絶縁部材３７１は合成樹脂を含むことができる。第１の絶縁部材３７１は、半導体チップモジュール３３０の第１の半導体チップ３１０上に配置されたヒューズボックス３１６、及び第２の半導体チップ３２０上に配置されたヒューズボックス３２６を覆い、第１のボンディングパッドグループ３１５及び第２のボンディングパッドグループ３２５を露出する開口を含む。
第１の再配線３７２は、第１の絶縁部材３７１上に配置される。第１の再配線３７２の一部は、第１の絶縁部材３７１の開口を通じて露出する。第１の再配線３７２は、後述する各第１のボンディングパッドグループ３１５及び第２のボンディングパッドグループ３２５と、電気的に連結される。
第１の再配線３７２と第１及び第２のボンディングパッドグループ３１５、３２５とを電気的に連結するため、第１の再配線３７２と第１及び第２のボンディングパッドグループ３１５、３２５との間には、導電部材３９０が配置できる。導電部材３９０は、例えば微細直径を有する導電ボール、及び樹脂を含む異方性導電フィルム（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ；ＡＣＦ）でありうる。これとは違って、導電部材３９０は鉛を含むソルダでありうる。
第２の絶縁部材３７４は、第１の絶縁部材３７１上に配置されて、第１の再配線３７２を覆う。本実施形態では、第２の絶縁部材３７４は薄い厚さを有するシート状を有することができ、第２の絶縁部材３７４は合成樹脂を含むことができる。第２の絶縁部材３７４は、第１の再配線３７２の一部を露出する開口を有する。第２の絶縁部材３７４は、第１の再配線３７２及び後述する第２の再配線３７６が電気的にショートされることを防止する。
第２の再配線３７６は、第２の絶縁部材３７４上に配置される。第２の再配線３７６は、第２の絶縁部材３７４に形成された開口を通じて露出した第１の再配線３７２と、電気的に連結される。第２の再配線３７６は第１の再配線３７２と交差する所に配置できる。
第３の絶縁部材３７８は、第２の絶縁部材３７４上に配置されて第２の再配線３７６を覆い、第３の絶縁部材３７８は、第２の再配線３７６の一部を露出する開口を有する。
パッド３７９は、第３の絶縁部材３７８上にマトリックス形態で配置される。パッド３７９は、例えばＪＥＤＥＣの基準に適するように配置される。パッド３７９の一部は、第３の絶縁部材３７８上に形成された開口を通じて、第２の再配線３７６と電気的に連結される。
各パッド３７９上にはソルダボール３９５が配置できる。
以上で詳細に説明したことによれば、例えばＪＥＤＥＣによって規定されたサイズより小さいサイズを有する半導体チップを、少なくとも２個以上一体に形成又は隣接するように配置した半導体チップモジュールに、ＪＥＤＥＣ基準に適したパッドを形成し、パッド及び半導体チップのボンディングパッドを再配線を用いて連結することで、半導体チップのデータ集積度及びデータ処理速度を向上させるだけではなく、ＪＥＤＥＣ基準も満足することができる。
以上、ここでは本発明を特定実施形態に関連して示して説明したが、本発明はそれに限定されるものではなく、本発明の特許請求の範囲に記載した本発明の精神と分野を離脱しない限度内で本発明が多様に改造及び変形できるということを、当業者は容易に理解することができる。
１，２ 半導体チップ
１５ 半導体チップモジュール
２０ 第１の絶縁膜パターン
３０ 再配線
４０ 第２の絶縁膜パターン
１００ 半導体パッケージ

Claims (8)

  1. 複数のボンディングパッドを有する第１のボンディングパッドグループを含む第１の半導体チップ、及び前記第１の半導体チップと隣接するように配置され、複数のボンディングパッドを有する第２のボンディングパッドグループを有する第２の半導体チップを含む半導体チップモジュール、
    前記半導体チップモジュール上に配置され、前記第１及び第２のボンディングパッドグループを露出する開口を有する第１の絶縁部材、前記第１の絶縁部材上に配置され、前記第１及び第２のボンディングパッドグループとそれぞれ電気的に連結される第１の再配線、前記第１の再配線を覆い、前記第１の再配線の一部を露出する第２の絶縁部材、前記第２の絶縁部材上に配置され、前記第１の再配線と電気的に連結される第２の再配線、前記第２の再配線を絶縁する第３の絶縁部材、及び前記第２の再配線と連結されるパッドを含む再配線構造物、並びに
    前記再配線構造物を前記半導体チップモジュールに付着する付着部材を含み、
    前記第１乃至第３の絶縁部材は合成樹脂を含み、シート状を有し、
    前記第１の再配線の一部は前記第１の絶縁部材の開口を通じて前記半導体チップモジュールと向い合う前記第１の絶縁部材の下部面で露出し、前記第２再配線の一部は前記第２の絶縁部材の開口を通じて前記第１の絶縁部材と向い合う前記第２の絶縁部材の下部面で露出して前記第１の再配線と直接連結し、前記パッドは前記第３の絶縁部材の開口を通じて前記第２の絶縁部材と向い合う前記第３の絶縁部材の下部面で露出して前記第２の再配線と直接連結することを特徴とする半導体パッケージ。
  2. 前記第１の半導体チップ及び前記第２の半導体チップは、一体に形成されることを特徴とする請求項１に記載の半導体パッケージ。
  3. 前記第１の半導体チップ及び第２の半導体チップは相互分離し、分離した第１及び第２の半導体チップは相互隣接するように配置されることを特徴とする請求項１に記載の半導体パッケージ。
  4. 前記第１及び第２のボンディングパッドは、前記第１及び第２の半導体チップの同一の位置に配置されることを特徴とする請求項１に記載の半導体パッケージ。
  5. 前記再配線構造物の前記第１の再配線と前記第１及び第２のボンディングパッドとの間には、導電性連結部材が介在することを特徴とする請求項１に記載の半導体パッケージ。
  6. 前記導電性連結部材は導電ボール及び樹脂を含む異方性導電フィルムであることを特徴とする請求項５に記載の半導体パッケージ。
  7. 前記導電性連結部材はソルダを含むことを特徴とする請求項５に記載の半導体パッケージ。
  8. 前記各パッドには、ソルダボールが電気的に接続されることを特徴とする請求項１に記載の半導体パッケージ。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015133485A (ja) * 2013-12-13 2015-07-23 三菱電機株式会社 高周波回路及びアンテナ装置

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008064428B4 (de) * 2008-12-22 2016-02-25 Austriamicrosystems Ag Chipaufbau und Verfahren zur Herstellung eines Chipaufbaus
TWI387085B (zh) * 2009-05-12 2013-02-21 Ind Tech Res Inst 晶片堆疊的硬線式切換器及硬線式切換器的操作方法
WO2016064440A1 (en) 2014-10-21 2016-04-28 Dioxide Materials Electrolyzer and membranes
KR20120032293A (ko) * 2010-09-28 2012-04-05 삼성전자주식회사 반도체 패키지
JP5618873B2 (ja) * 2011-03-15 2014-11-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8896089B2 (en) * 2011-11-09 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Interposers for semiconductor devices and methods of manufacture thereof
JP2013131738A (ja) * 2011-11-24 2013-07-04 Elpida Memory Inc 半導体装置
US9395404B2 (en) * 2012-12-14 2016-07-19 Infineon Technologies Ag Method for testing semiconductor chips or semiconductor chip modules
TWI493675B (zh) 2013-05-01 2015-07-21 矽品精密工業股份有限公司 封裝結構及其製法
CN104659015B (zh) * 2015-02-02 2017-02-22 矽力杰半导体技术(杭州)有限公司 一种具有重布线层的半导体结构及其制造方法
KR20170045554A (ko) 2015-10-19 2017-04-27 에스케이하이닉스 주식회사 반도체 칩 모듈 및 이를 갖는 반도체 패키지
US10276382B2 (en) 2016-08-11 2019-04-30 Advanced Semiconductor Engineering, Inc. Semiconductor device packages and stacked package assemblies including high density interconnections
US10181449B1 (en) 2017-09-28 2019-01-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure
KR101973446B1 (ko) * 2017-11-28 2019-04-29 삼성전기주식회사 팬-아웃 반도체 패키지
KR20200047845A (ko) * 2018-10-24 2020-05-08 삼성전자주식회사 반도체 패키지

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08330356A (ja) * 1995-03-24 1996-12-13 Shinko Electric Ind Co Ltd 導体層付異方性導電シートおよびこれを用いた配線基板
JP2000332423A (ja) * 1999-05-21 2000-11-30 North:Kk 配線基板とその製造方法
JP2001223319A (ja) * 1999-11-30 2001-08-17 Nissan Motor Co Ltd 半導体実装構造およびこれに用いる半導体チップセット
JP2002043506A (ja) * 2000-07-31 2002-02-08 North:Kk 配線回路基板とその製造方法と半導体集積回路装置とその製造方法
JP2004056093A (ja) * 2002-05-31 2004-02-19 Fujitsu Ltd 半導体装置及び半導体装置の製造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01235264A (ja) * 1988-03-15 1989-09-20 Toshiba Corp 半導体集積回路装置
KR100218996B1 (ko) * 1995-03-24 1999-09-01 모기 쥰이찌 반도체장치
US5910687A (en) * 1997-01-24 1999-06-08 Chipscale, Inc. Wafer fabrication of die-bottom contacts for electronic devices
KR100269540B1 (ko) 1998-08-28 2000-10-16 윤종용 웨이퍼 상태에서의 칩 스케일 패키지 제조 방법
JP3530761B2 (ja) * 1999-01-18 2004-05-24 新光電気工業株式会社 半導体装置
US6396148B1 (en) * 2000-02-10 2002-05-28 Epic Technologies, Inc. Electroless metal connection structures and methods
KR100470387B1 (ko) 2001-10-05 2005-02-07 주식회사 하이닉스반도체 적층 칩 패키지
SG102639A1 (en) * 2001-10-08 2004-03-26 Micron Technology Inc Apparatus and method for packing circuits
JP3627238B2 (ja) * 2002-03-14 2005-03-09 日本電気株式会社 半導体装置およびその製造方法
US7579681B2 (en) * 2002-06-11 2009-08-25 Micron Technology, Inc. Super high density module with integrated wafer level packages
SG111069A1 (en) * 2002-06-18 2005-05-30 Micron Technology Inc Semiconductor devices including peripherally located bond pads, assemblies, packages, and methods
US7576436B2 (en) * 2002-12-13 2009-08-18 Advanced Semiconductor Engineering, Inc. Structure of wafer level package with area bump
KR100498488B1 (ko) 2003-02-20 2005-07-01 삼성전자주식회사 적층형 반도체 패키지 및 그 제조방법
KR100587061B1 (ko) 2003-05-27 2006-06-07 주식회사 하이닉스반도체 반도체 패키지
JP3999720B2 (ja) * 2003-09-16 2007-10-31 沖電気工業株式会社 半導体装置およびその製造方法
US7091124B2 (en) * 2003-11-13 2006-08-15 Micron Technology, Inc. Methods for forming vias in microelectronic devices, and methods for packaging microelectronic devices
KR20070037826A (ko) * 2005-10-04 2007-04-09 삼성전자주식회사 차폐된 재배선층을 갖는 웨이퍼 레벨 칩 스케일 패키지
US7443011B2 (en) 2006-02-10 2008-10-28 Marvell International Technology Ltd. System and method for routing supply voltages or other signals between side-by-side die and a lead frame for system in a package (SIP) devices
JP4175374B2 (ja) * 2006-03-16 2008-11-05 沖電気工業株式会社 マルチチップパッケージ
JP4799479B2 (ja) 2007-05-14 2011-10-26 Ｏｋｉセミコンダクタ株式会社 マルチチップパッケージ
US7547630B2 (en) * 2007-09-26 2009-06-16 Texas Instruments Incorporated Method for stacking semiconductor chips

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08330356A (ja) * 1995-03-24 1996-12-13 Shinko Electric Ind Co Ltd 導体層付異方性導電シートおよびこれを用いた配線基板
JP2000332423A (ja) * 1999-05-21 2000-11-30 North:Kk 配線基板とその製造方法
JP2001223319A (ja) * 1999-11-30 2001-08-17 Nissan Motor Co Ltd 半導体実装構造およびこれに用いる半導体チップセット
JP2002043506A (ja) * 2000-07-31 2002-02-08 North:Kk 配線回路基板とその製造方法と半導体集積回路装置とその製造方法
JP2004056093A (ja) * 2002-05-31 2004-02-19 Fujitsu Ltd 半導体装置及び半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015133485A (ja) * 2013-12-13 2015-07-23 三菱電機株式会社 高周波回路及びアンテナ装置

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