JP2012257212A5 - - Google Patents

Claims (7)

1. 入力電位が入力される第１の入力端子および基準電位が入力される第２の入力端子と電気的に接続された差動増幅器と、
   少なくとも第１のトランジスタ乃至第４のトランジスタを含み、且つ出力電位が出力される第１の出力端子と電気的に接続された利得段を有し、
   前記差動増幅器は、高電位側電源電位線および低電位側電源電位線と電気的に接続され、
   前記第１のトランジスタの第１端子は、前記差動増幅器の第２の出力端子と電気的に接続され、
   前記第１のトランジスタの第２端子は、前記第３のトランジスタのゲートと電気的に接続され、
   前記第２のトランジスタの第１端子は、前記第２の入力端子と電気的に接続され、
   前記第２のトランジスタの第２端子は、前記第４のトランジスタのゲートと電気的に接続され、
   前記第３のトランジスタの第１端子は、前記高電位側電源電位線と電気的に接続され、
   前記第３のトランジスタの第２端子および前記第４のトランジスタの第１端子は、前記出力端子と電気的に接続され、
   前記第４のトランジスタの第２端子は、前記低電位側電源電位線と電気的に接続され、
   前記第１のトランジスタおよび前記第２のトランジスタは、ソース−ドレイン間電圧が１０Ｖであり、チャネル長が３μｍである場合におけるチャネル幅１μｍあたりのオフ状態のリーク電流が、１×１０ ^−１７ Ａ以下であることを特徴とする半導体装置。
2. 入力電位が入力される第１の入力端子および基準電位が入力される第２の入力端子と電気的に接続された差動増幅器と、
   少なくとも第１のトランジスタ乃至第４のトランジスタを含み、且つ出力電位が出力される第１の出力端子と電気的に接続された出力段と、
   前記差動増幅器および前記出力段の間に設けられ、且つ前記差動増幅器および前記出力段と電気的に接続された利得段を有し、
   前記差動増幅器および前記利得段は、高電位側電源電位線および低電位側電源電位線と電気的に接続され、
   前記第１のトランジスタの第１端子は、前記利得段の第２の出力端子と電気的に接続され、
   前記第１のトランジスタの第２端子は、前記第３のトランジスタのゲートと電気的に接続され、
   前記第２のトランジスタの第１端子は、前記利得段の第３の出力端子と電気的に接続され、
   前記第２のトランジスタの第２端子は、前記第４のトランジスタのゲートと電気的に接続され、
   前記第３のトランジスタの第１端子は、前記高電位側電源電位線と電気的に接続され、
   前記第３のトランジスタの第２端子および前記第４のトランジスタの第１端子は、前記出力端子と電気的に接続され、
   前記第４のトランジスタの第２端子は、前記低電位側電源電位線と電気的に接続され、
   前記第１のトランジスタおよび前記第２のトランジスタは、ソース−ドレイン間電圧が１０Ｖであり、チャネル長が３μｍである場合におけるチャネル幅１μｍあたりのオフ状態のリーク電流が、１×１０ ^−１７ Ａ以下であることを特徴とする半導体装置。
3. 請求項１または請求項２において、
   前記第１のトランジスタおよび前記第２のトランジスタは、酸化物半導体層を有し、且つ前記酸化物半導体層にチャネル形成領域を有することを特徴とする半導体装置。
4. 第１のトランジスタ乃至第９のトランジスタを有し、
   前記第１のトランジスタの第１端子および前記第２のトランジスタの第１端子は、高電位側電源電位線に電気的に接続され、
   前記第１のトランジスタの第２端子は、前記第１のトランジスタのゲート、前記第２のトランジスタのゲートおよび第３のトランジスタの第１端子に電気的に接続され、
   前記第２のトランジスタの第２端子は、第４のトランジスタの第１端子に電気的に接続され、
   前記第３のトランジスタの第２端子および前記第４のトランジスタの第１端子は、第５のトランジスタの第１端子と電気的に接続され、
   前記第５のトランジスタの第２端子は、低電位側電源電位線に電気的に接続され、
   第６のトランジスタの第１端子は、前記高電位側電源電位線に電気的に接続され、
   第７のトランジスタの第１端子は、前記第２のトランジスタの前記第２端子および前記第４のトランジスタの第２端子と電気的に接続され、
   前記第７トランジスタの第２端子は前記第６のトランジスタのゲートと電気的に接続され、
   第８のトランジスタの第１端子は、前記第５のトランジスタのゲートと電気的に接続され、
   前記第８のトランジスタの第２端子は、第９のトランジスタのゲートと電気的に接続され、
   前記第９のトランジスタの第１端子は、前記第５のトランジスタの前記第２端子および前記低電源側電源電位と電気的に接続され、
   前記第４のトランジスタのゲートは、入力電位が入力される第１の入力端子と電気的に接続され、
   前記第３のトランジスタのゲート、前記第６のトランジスタの第２端子および前記第９のトランジスタの第２端子は、出力端子と電気的に接続され、
   前記第５のトランジスタの前記ゲートは、基準電位が入力される第２の入力端子と電気的に接続され、
   前記第１のトランジスタ、前記第２のトランジスタおよび前記第６のトランジスタは、ｐチャネル型トランジスタであり、
   前記第３のトランジスタ乃至前記第５のトランジスタおよび前記第９のトランジスタは、ｎチャネル型トランジスタであり、
   前記第７のトランジスタおよび前記第８のトランジスタは、ソース−ドレイン間電圧が１０Ｖであり、チャネル長が３μｍである場合におけるチャネル幅１μｍあたりのオフ状態のリーク電流が、１×１０ ^−１７ Ａ以下であることを特徴とする半導体装置。
5. 請求項４において、
   前記第７のトランジスタおよび前記第８のトランジスタは、酸化物半導体層を有し、且つ前記酸化物半導体層にチャネル形成領域を有することを特徴とする半導体装置。
6. 第１のトランジスタ乃至第１３のトランジスタおよび１の容量素子を有し、
   前記第１のトランジスタの第１端子および前記第２のトランジスタの第１端子は、高電位側電源電位線に電気的に接続されており、
   前記第１のトランジスタの第２端子は、前記第１のトランジスタのゲート、第２のトランジスタのゲートおよび第３のトランジスタの第１端子と電気的に接続されており、
   前記第２のトランジスタの第２端子は、第４のトランジスタの第１端子に電気的に接続されており、
   前記第３のトランジスタの第２端子および前記第４のトランジスタの第２端子は、第５のトランジスタの第１端子と電気的に接続されており、
   前記第５のトランジスタの第２端子は、低電位側電源電位線に電気的に接続されており、
   第６のトランジスタの第１端子は、前記高電位側電源電位線に電気的に接続されており、
   前記第２のトランジスタの前記第２端子および前記第４のトランジスタの前記第１端子は、前記第６のトランジスタのゲートおよび容量素子の一方の電極と電気的に接続されており、
   前記第６のトランジスタの第２端子および前記容量素子の他方の電極は、第７のトランジスタの第１端子および第７のトランジスタのゲートと電気的に接続されており、
   前記第７のトランジスタの第２端子は、第８のトランジスタの第１端子と電気的に接続されており、
   前記第８のトランジスタの第２端子は、前記第８のトランジスタのゲートおよび第９のトランジスタの第１端子と電気的に接続されており、
   前記第９のトランジスタの第２端子は、前記低電位側電源電位線と電気的に接続されており、
   第１０のトランジスタの第１端子は、前記高電位側電源電位線と電気的に接続されており、
   第１１のトランジスタの第１端子は、前記第７のトランジスタの前記ゲートと電気的に接続されており、
   前記第１０のトランジスタのゲートは、前記第１１のトランジスタの第２端子と電気的に接続されており、
   第１２のトランジスタの第１端子は、前記第８のトランジスタの前記ゲートと電気的に接続されており、
   前記第１２のトランジスタの第２端子は、第１３のトランジスタのゲートと電気的に接続されており、
   前記第１０のトランジスタの第２端子は、前記第１３のトランジスタの第１端子と電気的に接続されており、
   前記第１３のトランジスタの第２端子は、前記低電位側電源電位線と電気的に接続されており、
   前記第４のトランジスタのゲートは、入力電位が入力される第１の入力端子と電気的に接続されており、
   前記第３のトランジスタのゲート、前記第１０のトランジスタの前記第２端子および前記第１３のトランジスタの前記第１端子は、出力電位が出力される出力端子と電気的に接続されており、
   前記第５のトランジスタのゲートおよび前記第９のトランジスタのゲートは、基準電位が入力される第２の入力端子と電気的に接続されており、
   前記第１のトランジスタ、前記第２のトランジスタ、前記第６のトランジスタ、前記第８のトランジスタおよび前記第１３のトランジスタは、ｐチャネル型トランジスタであり、
   前記第３のトランジスタ乃至前記第５のトランジスタ、前記第７のトランジスタ、前記第９のトランジスタおよび前記第１０のトランジスタは、ｎチャネル型トランジスタであり、
   前記第１１のトランジスタおよび前記第１２のトランジスタは、ソース−ドレイン間電圧が１０Ｖであり、チャネル長が３μｍである場合におけるチャネル幅１μｍあたりのオフ状態のリーク電流が、１×１０ ^−１７ Ａ以下であることを特徴とする半導体装置。
7. 請求項６において、
   前記第１１のトランジスタおよび前記第１２のトランジスタは、酸化物半導体層を有し、且つ前記酸化物半導体層にチャネル形成領域を有することを特徴とする半導体装置。