JP2012175023A - シリコン基板の製造方法及びシリコン基板 - Google Patents
シリコン基板の製造方法及びシリコン基板 Download PDFInfo
- Publication number
- JP2012175023A JP2012175023A JP2011037954A JP2011037954A JP2012175023A JP 2012175023 A JP2012175023 A JP 2012175023A JP 2011037954 A JP2011037954 A JP 2011037954A JP 2011037954 A JP2011037954 A JP 2011037954A JP 2012175023 A JP2012175023 A JP 2012175023A
- Authority
- JP
- Japan
- Prior art keywords
- silicon substrate
- temperature
- region
- silicon
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- C—CHEMISTRY; METALLURGY
- C30—CRYSTAL GROWTH
- C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
- C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
- C30B29/02—Elements
- C30B29/06—Silicon
-
- C—CHEMISTRY; METALLURGY
- C30—CRYSTAL GROWTH
- C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
- C30B33/00—After-treatment of single crystals or homogeneous polycrystalline material with defined structure
- C30B33/02—Heat treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02002—Preparing wafers
- H01L21/02005—Preparing bulk and homogeneous wafers
- H01L21/02027—Setting crystal orientation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
- H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
- H01L21/3225—Thermally inducing defects using oxygen present in the silicon body for intrinsic gettering
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T428/00—Stock material or miscellaneous articles
- Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
- Y10T428/24355—Continuous and nonuniform or irregular surface on layer or component [e.g., roofing, etc.]
Abstract
【解決手段】チョクラルスキー法により育成したシリコン単結晶インゴットから切り出されたシリコン基板に、急速加熱・急速冷却装置を用いて、1300℃より高くかつシリコン融点以下の温度で1〜60秒保持して急速熱処理を施した後、600〜800℃の範囲の温度まで降温速度5〜150℃/secで一段目の降温工程を行い、その後、冷却時間X秒と降温速度Y℃/secが、X<100の場合はY≦0.15X−4.5を、X≧100の場合はY≦10を満たすように二段目の降温工程を行うシリコン基板の製造方法。
【選択図】図3
Description
その後、シリコン単結晶が冷却される過程で、取り込まれた酸素が過飽和状態になり、結晶温度が700℃以下になると凝集して酸素析出物(以下、グローイン酸素析出物ともいう)を形成する。しかしながら、そのサイズは極めて小さく、出荷段階では酸化膜耐圧特性のひとつであるTZDB(Time Zero Dielectric Breakdown)特性やデバイス特性を低下させることはない。
これらの欠陥を説明するにあたって、先ず、シリコン単結晶に取り込まれるVaとIのそれぞれの取り込まれる濃度を決定する因子について、一般的に知られていることを説明する。
一般に、単結晶内の温度分布はCZ炉内構造(以下、ホットゾーン(HZ)という)に依存しており、引き上げ速度を変えてもその分布は殆ど変わらない。このため、同一構造のCZ炉の場合は、V/Gは引き上げ速度の変化のみに対応することになる。即ち、引き上げ速度VとV/Gは近似的には正比例の関係がある。したがって、図5の縦軸には引き上げ速度Vを用いている。
成長速度を遅くしていくと、結晶周辺部に発生していたOSFリングが結晶内部に向かって収縮していき、ついには消滅する。更に成長速度を遅くすると、ベーカンシーやインタースティシャルシリコンの過不足が少ないニュートラル(Neutral、以下Nという)領域が出現する。このN領域はVaやIの偏りはあるが飽和濃度以下であるため、凝集してグローイン欠陥とはならない。このN領域は、Vaが優勢なNv領域とIが優勢なNi領域に分別される。
以上から、例えば、結晶の中心から径方向全域に渡ってN領域となるような範囲に成長速度を制御しながら引き上げた単結晶を切断、研磨することにより、全面がN領域の極めて欠陥の少ないシリコン基板を得ることができる。
RTP処理後に酸素析出熱処理を行うことによって、BMDが形成されるメカニズムについては、特許文献1や特許文献2に詳細に記述されている。ここで、BMD形成メカニズムについて簡単に説明する。
このようなRTP処理は極めて短時間アニールであるため、酸素の外方拡散が殆ど発生せず、表層での酸素濃度の低下は無視できるほどである。
COPやOSF核、酸素析出物のような酸素関連の欠陥を消滅させるためには、酸素濃度を固溶限以下にする方法がある。例えば1100℃以上で熱処理し、酸素の外方拡散を利用して表層の酸素濃度を低下させることにより固溶限以下にすることで、上記欠陥の消滅が可能である。しかし、酸素の外方拡散により表層の酸素濃度が著しく低下してしまうため、表層の機械的強度も低下してしまうといった問題点がある。
RIE法とは、シリコン基板中の酸化珪素(以下SiOxという)を含有する微小な結晶欠陥を、深さ方向の分解能を付与しつつ評価する方法として、特許文献5に開示された方法が知られている。この方法は、基板の主表面に対して、反応性イオンエッチング(Reactive Ion Etching、以下RIEという)などの高選択性の異方性エッチングを一定厚さまで施し、残ったエッチング残渣を検出することにより結晶欠陥の評価を行うものである。SiOxを含有する結晶欠陥の形成領域と含有しない非形成領域とではエッチング速度が相違するので(前者の方がエッチング速度が小さい)、上記エッチングを施すと、基板の主表面にはSiOxを含有する結晶欠陥を頂点とした円錐状の突起が残留する。結晶欠陥が異方性エッチングにより突起部の形で強調されるため、微小な欠陥であっても容易に検出することができる。
熱処理によって、シリコン基板中に過飽和に溶存していた酸素がSiOxとして析出した酸素析出物が形成される。そして、市販のRIE装置を用いて、ハロゲン系混合ガス(例えばHBr/Cl2/He+O2)雰囲気中で、シリコン基板内に含まれるBMDに対して高選択比の異方性エッチングを行うと、BMDに起因した円錐状突起物がエッチング残渣(ヒロック)として形成される。したがって、このヒロックに基づいて結晶欠陥を評価することができる。例えば、得られたヒロックの数を数えれば、エッチングした範囲のシリコン基板中のBMDの密度を求めることができる。
ライフタイムの低下は、デバイス工程での歩留り低下やデバイス機能を不安定にさせる要因となり、特に、ライフタイムが500μsec未満の場合は、デバイス不良となる可能性が高いため、問題となる。
このような雰囲気で急速熱処理を行えば、スリップ転位の発生を防止しながら、十分なBMDを析出させることができる程度の空孔を注入できる。
本発明の急速熱処理を施すシリコン基板を、このようなシリコン単結晶ウェーハとすることで、基板内部まで欠陥を消滅でき、より確実にデバイス作製領域に欠陥が存在しないシリコン基板を製造できる。
本発明の製造方法によれば、上記のようなシリコン基板を製造することができ、デバイス作製の歩留まりを向上できる高品質のシリコン基板となる。
育成するシリコン単結晶インゴットの直径等は特に限定されず、例えば150mm〜300mm、あるいはそれ以上とすることができ、用途に合わせて所望の大きさに育成することができる。
図1に単結晶引き上げ装置10を示す。この単結晶引き上げ装置10は、引き上げ室11と、引き上げ室11中のルツボ12と、ルツボ12の周囲に配置されたヒータ14と、ルツボ12を回転させるルツボ保持軸13及びその回転機構(図示せず)と、シリコンの種結晶を保持するシードチャック21と、シードチャック21を引き上げるワイヤ19と、ワイヤ19を回転または巻き取る巻き取り機構(図示せず)とを備えて構成されている。ルツボ12は、その内側のシリコン融液(湯)18を収容する側には石英ルツボが設けられ、その外側には黒鉛ルツボが設けられている。また、ヒータ14の外側周囲には断熱材15が配置されている。
また、引き上げ室11の外側に磁石(図示せず)を設置し、シリコン融液18に水平方向あるいは垂直方向の磁場を印加することによって、融液の対流を抑制し、単結晶の安定成長を図る、いわゆるMCZ法の装置を用いることもできる。
本発明では、これらの装置の各部は、例えば従来と同様のものを用いることができる。
まず、ルツボ12内で、シリコンの高純度多結晶原料を融点(約1420℃)以上に加熱して融解する。次に、ワイヤ19を巻き出すことにより、シリコン融液18の表面略中心部に種結晶の先端を接触または浸漬させる。その後、ルツボ保持軸13を適宜の方向に回転させるとともに、ワイヤ19を回転させながら巻き取り、種結晶を引き上げることにより、シリコン単結晶インゴット20の育成を開始する。
以後、引き上げ速度と温度を所望の欠陥領域となるように適切に調整し、略円柱形状のシリコン単結晶インゴット20を得る。
上記の欠陥領域のシリコン基板であれば、最も消滅しにくいCOPをほとんど含まないため、本発明の急速熱処理によって確実に欠陥を消滅させることができ、また、より深い位置のRIE欠陥も消滅させることが容易であるため、特に有効である。
図2に示す急速加熱・急速冷却装置52は、石英からなるチャンバー53を有し、このチャンバー53内でシリコン基板Wを急速熱処理できるようになっている。加熱は、チャンバー53を上下左右から囲繞するように配置される加熱ランプ54(例えばハロゲンランプ)によって行う。この加熱ランプ54は、それぞれ独立に供給される電力を制御できるようになっている。
そして、シリコン基板Wは、石英トレイ56に形成された3点支持部57上に配置される。石英トレイ56のガス導入口側には、石英製のバッファ58が設けられており、酸化性ガスや窒化性ガス、Arガス等の導入ガスが、シリコン基板Wに直接当たるのを防ぐことができる。
また、1300℃より高い温度から600〜800℃の範囲の温度まで降温する際の降温速度が5℃/secよりも遅い場合は、生産性の低下を招き、また、150℃/secよりも早い場合には、急速冷却によりスリップが発生する場合がある。
基板表層のRIE欠陥を消滅させるために1300℃より高い温度で急速熱処理を施すと、空孔が過剰に発生して、この空孔起因の欠陥により基板のライフタイムが低下するという新規な課題を、本発明の上記のような降温工程により解決できる。
上記のような雰囲気であれば、例えば水素雰囲気で行う場合に比べてスリップ転位を抑制でき、スリップ転位が原因の接合リーク等の問題を防止できるため、デバイスの歩留まりを向上できる。また、空孔注入も効率的に行うことができる。
(実施例、比較例1)
図1のシリコン単結晶引き上げ装置により、横磁場を印加して、MCZ法によりN領域のシリコン単結晶インゴット(直径12インチ(300mm)、方位<100>、導電型p型)を育成し、それから切り出したシリコン単結晶ウェーハに、図2の急速加熱・急速冷却装置(ここでは、Mattson社製Helios)を用いて、第1の温度1250℃,1290℃,1320℃,1350℃の各温度で、10秒間の熱処理(急速熱処理)を施した。この急速熱処理における雰囲気は、Ar,N2,NH3/Arの各雰囲気とした。
この測定では、マグネトロンRIE装置(Applied Materials社製 Centura)を用いてエッチングを行った。その後、レーザー散乱方式の異物検査装置(KLA―Tencor社製 SP1)でエッチング後の残渣突起を計測し、欠陥密度を算出した。測定結果を表1に示す。
測定方法としては、エタノールにヨウ素を2g滴下した溶液をウェーハに塗布する処理(Chemical Passivation処理 以下CP処理)を行い、ライフタイム測定装置(SEMILAB社製 WT−2000)でライフタイムを測定した。上記測定したライフタイムとの関係を図3に示す。
しかし、第2の温度を900℃もしくは500℃に設定した比較例の場合は、上記の関係は得られず、この場合、1300℃より高い温度の急速熱処理を施したウェーハではライフタイムが低下していた。
測定方法としては、フラッシュメモリ作製プロセスのシミュレーション熱処理を施し、ウェーハ内にBMDを析出させた。その後、5%HFに浸漬させ、表面に形成された酸化膜を除去した。その後、RIE装置でエッチングを行い、残渣突起の個数を電子顕微鏡を用いて計測し、欠陥密度を算出してBMD密度を測定した。測定結果を図4に示す。なお、参照例(図4のRef.)として、急速加熱・急速冷却熱処理を行わなかった以外は上記と同様に作製されたウェーハの上記と同様に測定されたBMD密度も図4に示す。
図1のシリコン単結晶引上げ装置により、横磁場を印加して、MCZ法によりN領域のシリコン単結晶インゴット(直径12インチ(300mm)、方位<100>、導電型p型)を育成し、それから切り出したシリコン単結晶ウェーハに図2の急速加熱・急速冷却装置(ここでは、Mattson社製Helios)を用いて、1250℃,1290℃,1320℃,1350℃で、10秒間の熱処理(急速熱処理)を施した。この急速熱処理における雰囲気は、Ar雰囲気とした。
上記のように作製したウェーハを、実施例、比較例1と同様にウェーハの表層のRIE欠陥を測定した。その結果、表1と同様の傾向が得られた。さらに、作製されたウェーハのライフタイムを実施例と同様に測定した結果を表2に示す。
13…ルツボ保持軸、 14…ヒータ、 15…断熱材、 16…整流筒、
17…固液界面、 18…シリコン融液、 19…ワイヤ、
20…シリコン単結晶インゴット、 21…シードチャック、
51…ガス排気口、 52…急速加熱・急速冷却装置、 53…チャンバー、
54…加熱ランプ、 55…オートシャッター、 56…石英トレイ、
57…支持部、 58…バッファ、 59…パイロメーター、 W…シリコン基板。
Claims (4)
- シリコン基板を製造する方法であって、少なくとも、
チョクラルスキー法により育成したシリコン単結晶インゴットから切り出されたシリコン基板に、急速加熱・急速冷却装置を用いて、1300℃より高くかつシリコン融点以下の温度で1〜60秒保持して急速熱処理を施した後、600〜800℃の範囲の温度まで降温速度5〜150℃/secで一段目の降温工程を行い、その後、冷却時間X秒と降温速度Y℃/secが、X<100の場合はY≦0.15X−4.5を、X≧100の場合はY≦10を満たすように二段目の降温工程を行うことを特徴とするシリコン基板の製造方法。 - 前記急速熱処理を、窒化膜形成雰囲気ガス、希ガス又はこれらの混合ガスを含む雰囲気で行うことを特徴とする請求項1に記載のシリコン基板の製造方法。
- 前記急速熱処理を施すシリコン基板を、チョクラルスキー法により育成した全面がOSF領域、全面がN領域、又はOSF領域とN領域が混合した領域であるシリコン単結晶インゴットから切り出されたシリコン単結晶ウェーハとすることを特徴とする請求項1又は請求項2に記載のシリコン基板の製造方法。
- 請求項1乃至請求項3のいずれか一項に記載のシリコン基板の製造方法によって製造されたシリコン基板であって、該シリコン基板のデバイス作製領域となる表面から少なくとも1μmの深さにRIE法により検出される欠陥が存在せず、かつ、前記シリコン基板のライフタイムが500μsec以上であることを特徴とするシリコン基板。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011037954A JP5572569B2 (ja) | 2011-02-24 | 2011-02-24 | シリコン基板の製造方法及びシリコン基板 |
DE112012000607.0T DE112012000607B4 (de) | 2011-02-24 | 2012-02-02 | Verfahren zum Herstellen eines Siliziumsubstrats und Siliziumsubstrat |
US13/982,584 US9390905B2 (en) | 2011-02-24 | 2012-02-02 | Method for manufacturing silicon substrate and silicon substrate |
KR1020137022421A KR101703696B1 (ko) | 2011-02-24 | 2012-02-02 | 실리콘 기판의 제조방법 및 실리콘 기판 |
CN201280010057.9A CN103392223B (zh) | 2011-02-24 | 2012-02-02 | 硅基板的制造方法及硅基板 |
PCT/JP2012/000696 WO2012114659A1 (ja) | 2011-02-24 | 2012-02-02 | シリコン基板の製造方法及びシリコン基板 |
TW101103790A TWI534310B (zh) | 2011-02-24 | 2012-02-06 | Silicon substrate manufacturing method and silicon substrate |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011037954A JP5572569B2 (ja) | 2011-02-24 | 2011-02-24 | シリコン基板の製造方法及びシリコン基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012175023A true JP2012175023A (ja) | 2012-09-10 |
JP5572569B2 JP5572569B2 (ja) | 2014-08-13 |
Family
ID=46720455
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011037954A Active JP5572569B2 (ja) | 2011-02-24 | 2011-02-24 | シリコン基板の製造方法及びシリコン基板 |
Country Status (7)
Country | Link |
---|---|
US (1) | US9390905B2 (ja) |
JP (1) | JP5572569B2 (ja) |
KR (1) | KR101703696B1 (ja) |
CN (1) | CN103392223B (ja) |
DE (1) | DE112012000607B4 (ja) |
TW (1) | TWI534310B (ja) |
WO (1) | WO2012114659A1 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016526783A (ja) * | 2013-06-11 | 2016-09-05 | サンエディソン・セミコンダクター・リミテッドSunEdison Semiconductor Limited | チョクラルスキ法で成長したインゴットからスライスされた高ドープシリコンウエハ中の酸素析出 |
KR20170117418A (ko) | 2015-02-19 | 2017-10-23 | 신에쯔 한도타이 가부시키가이샤 | 실리콘 웨이퍼의 제조방법 |
WO2022181391A1 (ja) * | 2021-02-25 | 2022-09-01 | グローバルウェーハズ・ジャパン株式会社 | シリコンウェーハの製造方法およびシリコンウェーハ |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6115651B2 (ja) | 2014-01-14 | 2017-04-19 | 株式会社Sumco | シリコンウェーハの製造方法 |
CN103726102B (zh) * | 2014-01-20 | 2016-09-07 | 中国科学院理化技术研究所 | 一种制备超长一维单晶硅纳米/微米结构的方法 |
JP6100226B2 (ja) * | 2014-11-26 | 2017-03-22 | 信越半導体株式会社 | シリコン単結晶ウェーハの熱処理方法 |
CN107154353B (zh) * | 2016-03-03 | 2020-01-24 | 上海新昇半导体科技有限公司 | 晶圆热处理的方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000216106A (ja) * | 1999-01-22 | 2000-08-04 | Shin Etsu Handotai Co Ltd | シリコンウエ―ハの熱処理方法およびこの方法で熱処理されたシリコンウエ―ハ |
JP2010199411A (ja) * | 2009-02-26 | 2010-09-09 | Covalent Materials Corp | シリコンウェーハの熱処理方法 |
JP2010212333A (ja) * | 2009-03-09 | 2010-09-24 | Covalent Materials Corp | シリコンウェーハの熱処理方法 |
WO2010119614A1 (ja) * | 2009-04-13 | 2010-10-21 | 信越半導体株式会社 | アニールウエーハおよびアニールウエーハの製造方法ならびにデバイスの製造方法 |
WO2012008087A1 (ja) * | 2010-07-14 | 2012-01-19 | 信越半導体株式会社 | シリコン基板の製造方法及びシリコン基板 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6503594B2 (en) | 1997-02-13 | 2003-01-07 | Samsung Electronics Co., Ltd. | Silicon wafers having controlled distribution of defects and slip |
SG105513A1 (en) | 1997-04-09 | 2004-08-27 | Memc Electronics Materials Inc | Low defect density, ideal oxygen precipitating silicon |
JP3451955B2 (ja) | 1998-08-13 | 2003-09-29 | 株式会社豊田中央研究所 | 結晶欠陥の評価方法及び結晶欠陥評価装置 |
WO2000041227A1 (fr) | 1998-12-28 | 2000-07-13 | Shin-Etsu Handotai Co.,Ltd. | Procede de recuit thermique d'une plaquette de silicium, et plaquette de silicium |
JP3565068B2 (ja) | 1998-12-28 | 2004-09-15 | 信越半導体株式会社 | シリコンウエーハの熱処理方法およびシリコンウエーハ |
KR100378184B1 (ko) | 1999-11-13 | 2003-03-29 | 삼성전자주식회사 | 제어된 결함 분포를 갖는 실리콘 웨이퍼, 그의 제조공정및 단결정 실리콘 잉곳의 제조를 위한 초크랄스키 풀러 |
JP4567251B2 (ja) | 2001-09-14 | 2010-10-20 | シルトロニック・ジャパン株式会社 | シリコン半導体基板およびその製造方法 |
JP2003297839A (ja) | 2002-04-03 | 2003-10-17 | Sumitomo Mitsubishi Silicon Corp | シリコンウエーハの熱処理方法 |
JP2007194232A (ja) * | 2006-01-17 | 2007-08-02 | Shin Etsu Handotai Co Ltd | シリコン単結晶ウエーハの製造方法 |
JP5394632B2 (ja) | 2007-11-19 | 2014-01-22 | エア・ウォーター株式会社 | 単結晶SiC基板の製造方法 |
JP5151628B2 (ja) | 2008-04-02 | 2013-02-27 | 信越半導体株式会社 | シリコン単結晶ウエーハ、シリコン単結晶の製造方法および半導体デバイス |
US8476149B2 (en) | 2008-07-31 | 2013-07-02 | Global Wafers Japan Co., Ltd. | Method of manufacturing single crystal silicon wafer from ingot grown by Czocharlski process with rapid heating/cooling process |
JP5561918B2 (ja) * | 2008-07-31 | 2014-07-30 | グローバルウェーハズ・ジャパン株式会社 | シリコンウェーハの製造方法 |
JP2010040587A (ja) * | 2008-07-31 | 2010-02-18 | Covalent Materials Corp | シリコンウェーハの製造方法 |
-
2011
- 2011-02-24 JP JP2011037954A patent/JP5572569B2/ja active Active
-
2012
- 2012-02-02 KR KR1020137022421A patent/KR101703696B1/ko active IP Right Grant
- 2012-02-02 CN CN201280010057.9A patent/CN103392223B/zh active Active
- 2012-02-02 WO PCT/JP2012/000696 patent/WO2012114659A1/ja active Application Filing
- 2012-02-02 DE DE112012000607.0T patent/DE112012000607B4/de active Active
- 2012-02-02 US US13/982,584 patent/US9390905B2/en active Active
- 2012-02-06 TW TW101103790A patent/TWI534310B/zh active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000216106A (ja) * | 1999-01-22 | 2000-08-04 | Shin Etsu Handotai Co Ltd | シリコンウエ―ハの熱処理方法およびこの方法で熱処理されたシリコンウエ―ハ |
JP2010199411A (ja) * | 2009-02-26 | 2010-09-09 | Covalent Materials Corp | シリコンウェーハの熱処理方法 |
JP2010212333A (ja) * | 2009-03-09 | 2010-09-24 | Covalent Materials Corp | シリコンウェーハの熱処理方法 |
WO2010119614A1 (ja) * | 2009-04-13 | 2010-10-21 | 信越半導体株式会社 | アニールウエーハおよびアニールウエーハの製造方法ならびにデバイスの製造方法 |
WO2012008087A1 (ja) * | 2010-07-14 | 2012-01-19 | 信越半導体株式会社 | シリコン基板の製造方法及びシリコン基板 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016526783A (ja) * | 2013-06-11 | 2016-09-05 | サンエディソン・セミコンダクター・リミテッドSunEdison Semiconductor Limited | チョクラルスキ法で成長したインゴットからスライスされた高ドープシリコンウエハ中の酸素析出 |
KR20170117418A (ko) | 2015-02-19 | 2017-10-23 | 신에쯔 한도타이 가부시키가이샤 | 실리콘 웨이퍼의 제조방법 |
US10297463B2 (en) | 2015-02-19 | 2019-05-21 | Shin-Etsu Handotai Co., Ltd. | Method for manufacturing silicon wafer |
DE112016000465B4 (de) | 2015-02-19 | 2022-01-27 | Shin-Etsu Handotai Co., Ltd. | Verfahren zur Fertigung von Silicium-Wafern |
WO2022181391A1 (ja) * | 2021-02-25 | 2022-09-01 | グローバルウェーハズ・ジャパン株式会社 | シリコンウェーハの製造方法およびシリコンウェーハ |
Also Published As
Publication number | Publication date |
---|---|
DE112012000607B4 (de) | 2020-01-09 |
TWI534310B (zh) | 2016-05-21 |
TW201245516A (en) | 2012-11-16 |
KR20140021543A (ko) | 2014-02-20 |
DE112012000607T5 (de) | 2014-11-13 |
CN103392223A (zh) | 2013-11-13 |
JP5572569B2 (ja) | 2014-08-13 |
CN103392223B (zh) | 2016-01-20 |
WO2012114659A1 (ja) | 2012-08-30 |
US9390905B2 (en) | 2016-07-12 |
KR101703696B1 (ko) | 2017-02-07 |
US20130316139A1 (en) | 2013-11-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5578172B2 (ja) | アニールウエーハの製造方法およびデバイスの製造方法 | |
JP5439305B2 (ja) | シリコン基板の製造方法及びシリコン基板 | |
JP3994602B2 (ja) | シリコン単結晶ウエーハおよびその製造方法並びにsoiウエーハ | |
JP5167654B2 (ja) | シリコン単結晶ウエーハの製造方法 | |
JP5572569B2 (ja) | シリコン基板の製造方法及びシリコン基板 | |
JP6044660B2 (ja) | シリコンウェーハの製造方法 | |
JP4853027B2 (ja) | シリコン単結晶ウエーハの製造方法 | |
JP4699675B2 (ja) | アニールウェーハの製造方法 | |
JP6115651B2 (ja) | シリコンウェーハの製造方法 | |
WO2009122648A1 (ja) | シリコン単結晶ウエーハおよびシリコン単結晶の製造方法またはシリコン単結晶ウエーハの製造方法ならびに半導体デバイス | |
JP2011222842A (ja) | エピタキシャルウェーハの製造方法、エピタキシャルウェーハ及び撮像用デバイスの製造方法 | |
JP4857517B2 (ja) | アニールウエーハ及びアニールウエーハの製造方法 | |
JP2007070132A (ja) | 単結晶シリコンウェーハの製造方法、単結晶シリコンウェーハ及びウェーハ検査方法 | |
JP2013175742A (ja) | エピタキシャルウェーハの製造方法、エピタキシャルウェーハ及び撮像用デバイスの製造方法 | |
JP2002134514A (ja) | シリコンウェーハおよびその製造方法 | |
JP2005119964A (ja) | 窒素ドープした低欠陥シリコン単結晶ウエーハおよびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130116 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140422 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140602 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140617 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140630 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5572569 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |