WO2010119614A1 - アニールウエーハおよびアニールウエーハの製造方法ならびにデバイスの製造方法 - Google Patents

アニールウエーハおよびアニールウエーハの製造方法ならびにデバイスの製造方法 Download PDF

Info

Publication number
WO2010119614A1
WO2010119614A1 PCT/JP2010/001891 JP2010001891W WO2010119614A1 WO 2010119614 A1 WO2010119614 A1 WO 2010119614A1 JP 2010001891 W JP2010001891 W JP 2010001891W WO 2010119614 A1 WO2010119614 A1 WO 2010119614A1
Authority
WO
WIPO (PCT)
Prior art keywords
region
wafer
single crystal
silicon single
osf
Prior art date
Application number
PCT/JP2010/001891
Other languages
English (en)
French (fr)
Inventor
江原幸治
速水善範
菊地博康
Original Assignee
信越半導体株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 信越半導体株式会社 filed Critical 信越半導体株式会社
Priority to EP10764201.9A priority Critical patent/EP2421029A4/en
Priority to US13/255,182 priority patent/US20120001301A1/en
Priority to CN201080016456.7A priority patent/CN102396055B/zh
Priority to JP2011509186A priority patent/JP5578172B2/ja
Priority to KR1020117023058A priority patent/KR101657970B1/ko
Publication of WO2010119614A1 publication Critical patent/WO2010119614A1/ja

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/06—Silicon
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B33/00—After-treatment of single crystals or homogeneous polycrystalline material with defined structure
    • C30B33/02—Heat treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H01L21/3225—Thermally inducing defects using oxygen present in the silicon body for intrinsic gettering

Definitions

  • the present invention relates to an annealed wafer in which a defect-free region (Dented Zone, hereinafter referred to as a DZ layer) free from glow-in oxygen precipitates, glow-in defects, and RIE defects (defects that can be detected by the RIE method) is formed from the wafer surface to a certain depth.
  • a defect-free region (Dented Zone, hereinafter referred to as a DZ layer) free from glow-in oxygen precipitates, glow-in defects, and RIE defects (defects that can be detected by the RIE method) is formed from the wafer surface to a certain depth.
  • a defect-free region Deted Zone, hereinafter referred to as a DZ layer
  • RIE defects defects that can be detected by the RIE method
  • CZ method silicon single crystals produced by the Czochralski method
  • oxygen of about 10-20 ppma (JEIDA: conversion factor by Japan Electronics Industry Promotion Association) is usually dissolved from the quartz crucible, and in the silicon crystal at the silicon melt interface. Is taken in. Thereafter, the crystal is supersaturated in the process of cooling, and aggregates to form oxygen precipitates (hereinafter referred to as glow-in oxygen precipitates) when the crystal temperature becomes 700 ° C. or lower.
  • glow-in oxygen precipitates oxygen precipitates
  • the size is extremely small, and TZDB (Time Zero Dielectric Breakdown) characteristics and device characteristics, which are one of oxide film breakdown voltage characteristics, and device characteristics are not deteriorated at the time of wafer shipment.
  • Defects due to single crystal growth that deteriorate the oxide breakdown voltage characteristics and device characteristics are vacancy-type points called vacancy (hereinafter sometimes abbreviated as Va) taken into the silicon single crystal from the crystal melt.
  • Interstitial-type silicon point defects called defects or interstitial-silicon (hereinafter abbreviated as I) are supersaturated during crystal cooling and are agglomerated with oxygen, and are FPD, LSTD, It has been found that it is a grown-in defect such as a COP or OSF nucleus.
  • I Interstitial-type silicon point defects
  • FIGS. 7 and 8 are an explanatory diagram and a silicon single crystal, respectively, showing the relationship between the defect region and the pulling rate of the silicon single crystal ingot grown by the CZ method described in Patent Document 1 previously proposed by the present inventors. It is explanatory drawing which shows the in-plane defect distribution of the silicon single crystal wafer cut out from the ingot.
  • FIG. 7 shows the crystal in the pulling axis direction in the temperature range from the melting point of silicon to 1300 ° C. by changing the pulling rate (hereinafter sometimes referred to as the growth rate) V (mm / min) during single crystal growth.
  • V / G which is a ratio with the average value G (° C./mm) of the internal temperature gradient is changed.
  • the temperature distribution in a single crystal depends on the structure in the CZ furnace (hereinafter referred to as hot zone (HZ)), and it is known that the distribution hardly changes even if the pulling rate is changed.
  • HZ hot zone
  • V / G corresponds to only a change in pulling speed. That is, the pulling speed V and V / G are approximately directly proportional. Therefore, the pulling speed V is used on the vertical axis of FIG.
  • glow-in defects such as FPD, LSTD, and COP, which are thought to be voids in which the vacancies, which are the above-described vacancy, are agglomerated, are present in high density in almost the entire crystal diameter direction.
  • a region where these defects exist is called a V-Rich region.
  • the OSF ring generated in the periphery of the crystal contracts toward the inside of the crystal and eventually disappears.
  • N neutral region
  • Va bias of Va
  • I saturation concentration
  • L / D Large Dislocation: abbreviations for interstitial dislocation loops, LSEPD, LEPD, etc.
  • LSEPD interstitial dislocation loops
  • LEPD LEPD
  • the entire surface of the wafer becomes an N region by cutting and polishing the single crystal pulled while controlling the growth rate in a range that becomes the N region over the entire radial direction from the center of the crystal. Fewer wafers can be obtained.
  • the wafer cut out from the position AA in FIG. 7 becomes a wafer in the entire Nv region as shown in FIG.
  • FIG. 8B shows the wafer cut out from the position BB in FIG. 7.
  • the wafer has an Nv region at the center and a Ni region at the outer periphery.
  • FIG. 8C is a wafer cut out from CC in FIG. 7, and a wafer in which the entire surface of the wafer is made of a Ni region can be obtained.
  • the Ni region hardly generates BMD even after heat treatment.
  • this BMD occurs on the wafer surface which is a device active region, it adversely affects device characteristics such as junction leakage.
  • a getter that captures metal impurities mixed in the device process is captured. It is effective because it functions as a ring site.
  • RTP Rapid Thermal Process
  • This RTP treatment is, for example, 50 ° C./second in an atmosphere in which a nitride such as N 2 or NH 3 is formed on a Si wafer, or in a mixed gas atmosphere of these gases and a nitride-free atmosphere such as Ar or H 2
  • the temperature is rapidly raised from room temperature at a temperature rise rate of about 1,200 ° C., heated and held for about several tens of seconds, and then rapidly cooled at a temperature drop rate of 50 ° C./second, for example.
  • Patent Document 4 discloses that when RTP treatment is performed in an oxygen gas atmosphere, an oxide film is formed on the surface, and I is implanted from the oxide film interface, so that BMD formation is suppressed.
  • the RTP treatment can promote BMD formation or conversely, depending on the atmospheric gas, the maximum holding temperature, and other conditions. Further, in the case of RTP treatment, since the annealing is performed for a very short time, almost no out-diffusion of oxygen occurs, so that a decrease in oxygen concentration at the surface layer can be almost ignored.
  • both the TZDB and TDDB characteristics are reduced by about 15 to 20%. This means that the COP on the surface is extinguished after the RTP treatment, but the COP is completely extinguished when the super shallow part of the surface layer is removed by removing the oxide film formed by oxidation at 1050 ° C. for 30 minutes. This means that the COP of the entire device active region cannot be eliminated.
  • Patent Document 6 discloses that TZDB characteristics are improved by performing RTP treatment of a wafer in which an OSF region and an N region are mixed in hydrogen gas at a temperature of 1135 ° C. or higher. However, no investigation on TDDB characteristics has been conducted.
  • the TZDB characteristic is a method for evaluating electric field strength at which dielectric breakdown of an oxide film occurs at the moment when an electric field is applied to the oxide film, and is evaluation of so-called initial breakdown.
  • TDDB characteristics is important.
  • STI shallow trench isolation
  • the RIE method is known as a method disclosed in Patent Document 7 as a method for evaluating a minute crystal defect containing silicon oxide (hereinafter referred to as SiOx) in a semiconductor single crystal substrate while providing resolution in the depth direction. It has been.
  • This method evaluates crystal defects by performing highly selective anisotropic etching such as reactive ion etching at a constant thickness on the main surface of the substrate and detecting the remaining etching residue. is there.
  • the etching rate is different between the crystal defect forming region containing SiOx and the non-forming region not containing (the former has a lower etching rate)
  • the main surface of the substrate contains SiOx.
  • a conical hillock with a crystal defect at the top remains. Crystal defects are emphasized in the form of protrusions by anisotropic etching, and even minute defects can be easily detected.
  • FIG. 9 (a) oxygen precipitates (BMD 102) are formed in which oxygen dissolved in supersaturation in the silicon wafer 101 is precipitated as SiOx by heat treatment. Then, the silicon wafer 101 is used in a halogen-based mixed gas (for example, HBr / Cl 2 / He + O 2 ) atmosphere with a commercially available RIE apparatus so that the silicon wafer 101 has a high selectivity relative to the BMD 102 contained in the silicon wafer 101.
  • a halogen-based mixed gas for example, HBr / Cl 2 / He + O 2
  • a conical protrusion resulting from the BMD 102 is formed as an etching residue (hillock 103). Therefore, crystal defects can be evaluated based on this hillock 103. For example, if the number of hillocks 103 obtained is counted, the density of BMD in the silicon wafer 101 in the etched range can be obtained.
  • Defects that can be detected by the RIE method are oxygen precipitate-related defects, such as glow defects such as COP and OSF nuclei, which are complex defects in which vacancies are aggregated together with oxygen, and glow-in oxygen precipitates in which oxygen alone is aggregated.
  • FIG. 10 schematically shows a cross section of the STI.
  • a shallow groove 104-1 is formed on the surface of the silicon wafer 101 using an oxide film and silicon etching by an RIE apparatus, and then STI 104 is formed by embedding SiO 2 104-2 by CVD (Chemical Vapor Deposition). Is done. Elements are formed between the STIs 104.
  • CVD Chemical Vapor Deposition
  • this STI 104 is embedded with SiO 2 104-2 having a larger volume than Si, generally, a tensile stress is generated at the STI 104 and silicon interface, which causes deformation of the silicon wafer and slip dislocation. There was a problem. This stress is most noticeable at the bottom of the STI 104. For this reason, the wafer strength of the surface layer on which the STI is formed is important.
  • Non-Patent Document 1 When oxygen precipitates exist in this STI formation region, there is a problem that hillocks are formed inside the groove when the STI groove is formed by the RIE apparatus (see Non-Patent Document 1). For this reason, it is necessary to prevent oxygen-related defects such as oxygen precipitates, COPs, and OSF nuclei from existing in the region where STI is formed. Also, when a MOS transistor is fabricated in the device process and a reverse bias is applied to the gate electrode for its operation, the depletion layer expands. It is known that the presence of BMD in this depletion layer region causes junction leakage. Yes.
  • glow-in defects such as COP and OSF nuclei and RIE defects that are glow-in oxygen precipitates are areas of a certain depth from the surface that is the operating area of the device (1 ⁇ m in the most advanced devices). To the depth). More preferably, it is required to a depth of 3 ⁇ m.
  • oxygen concentration below the solid solubility limit.
  • it can be achieved by a method in which heat treatment is performed at 1100 ° C. or higher and oxygen concentration in the surface layer is reduced by using oxygen outward diffusion, so that the oxygen concentration in the surface layer is reduced by oxygen outward diffusion.
  • heat treatment is performed at 1100 ° C. or higher and oxygen concentration in the surface layer is reduced by using oxygen outward diffusion, so that the oxygen concentration in the surface layer is reduced by oxygen outward diffusion.
  • the mechanical strength of the surface layer is also lowered because it is significantly lowered.
  • JP 2007-191320 A JP 2001-203210 A JP-T-2001-503209 JP 2003-297839 A Japanese Patent Laid-Open No. 10-326790 JP 2003-224130 A JP 2000-58509 A
  • the present invention has been made in view of such a problem, and the strength of the surface layer is sufficiently ensured without causing a decrease in the oxygen concentration of the surface layer due to out-diffusion as much as possible, while oxygen precipitates, COP, OSF.
  • An object of the present invention is to provide a wafer having no RIE defects such as nuclei and having excellent TDDB characteristics.
  • the present invention provides a silicon single crystal ingot which is grown by the Czochralski method and comprises the entire OSF region, the entire N region outside the OSF region, or a mixed region of these regions.
  • An annealed wafer obtained by subjecting a silicon single crystal wafer cut out from a rapid heat treatment to RIE defects over a depth of at least 1 ⁇ m from the wafer surface, a non-defective rate of TDDB characteristics being 80% or more, and There is provided an annealed wafer characterized in that the depth of the region where the oxygen concentration decreases due to the outward diffusion of the surface is within 3 ⁇ m from the wafer surface.
  • RIE defect does not exist over a depth of at least 1 ⁇ m from the wafer surface, when forming the STI groove using the RIE apparatus in the device process, such as when manufacturing a state-of-the-art device. No hillocks are formed, and a flat and clean groove can be formed. As can be seen from the absence of RIE defects, there are no OSF nuclei.
  • the non-defective product ratio of the TDDB characteristics is 80% or more, and an excellent wafer can be obtained.
  • the non-defective product rate of the TDDB characteristic referred to here indicates the non-defective product rate in the ⁇ mode which is an intrinsic failure mode.
  • the surface layer does not decrease the oxygen concentration by, for example, slightly polishing the surface. It is possible to obtain a wafer that does not deteriorate easily and without cost. Since there is no reduction in strength, the device can withstand the stress generated at the bottom of the STI during device fabrication, and the occurrence of slip dislocation can be suppressed.
  • the oxygen concentration of the annealed wafer can be uniform in a region deeper than 3 ⁇ m from the wafer surface.
  • the depth of the region where the oxygen concentration decreases due to out-diffusion is within 3 ⁇ m from the wafer surface, and because of the rapid heat treatment, there is little decrease in the oxygen concentration on the surface layer. Since the dissolved oxygen is distributed uniformly, it is possible to obtain a wafer with very little strength reduction.
  • the silicon single crystal wafer subjected to the rapid thermal processing is a silicon single crystal composed of any one of an Nv region on the entire surface, an Ni region on the entire surface, a region in which these regions are mixed, and a region in which the OSF region and the Nv region are mixed. It can be cut from a crystal ingot. If the entire surface is the Nv region, the entire surface is the Ni region, and the region is a mixture of these regions, the OSF region is not included, that is, the region contains almost no OSF nuclei that are glow-in defects.
  • the present invention is particularly effective because RIE defects can be surely not present and more excellent TDDB characteristics can be obtained.
  • the OSF nucleus is extinguished, and a wafer having no oxygen precipitates or oxygen-related defects on the surface layer can be obtained.
  • the RIE defect may not exist over a depth of at least 5 ⁇ m from the wafer surface.
  • the region where the RIE defect does not exist is deeper, and a flat and clean groove can be formed more reliably without hillocks being formed in the device region.
  • the depth of the region where the oxygen concentration decreases due to the outward diffusion of the surface may be within 2 ⁇ m from the wafer surface. If it is such, it is possible to obtain a wafer in which the oxygen concentration is not lowered and the strength is not lowered in the surface layer more easily and without cost.
  • the oxygen concentration of the annealed wafer can be uniform in a region deeper than 2 ⁇ m from the wafer surface. In such a case, it is possible to obtain a wafer having a uniform oxygen concentration from a shallower region and with less reduction in strength.
  • the present invention also relates to a method for producing an annealed wafer in which a silicon single crystal ingot is grown by the Czochralski method and a rapid heat treatment is performed on the silicon single crystal wafer cut out from the silicon single crystal ingot.
  • the silicon single crystal ingot is grown by controlling the pulling speed so that the entire surface is an OSF region, the entire surface is an N region outside the OSF region, or a region where these regions are mixed.
  • the silicon single crystal wafer cut out from the wafer is subjected to rapid heat treatment at a temperature higher than 1300 ° C. and lower than 1400 ° C. for 1-60 seconds using a rapid heating / cooling device, thereby allowing RIE over a depth of at least 1 ⁇ m from the wafer surface. It is characterized by manufacturing annealed wafers with defects eliminated. To provide a method of manufacturing annealed wafer.
  • a silicon single crystal wafer grown by cutting and growing a silicon single crystal ingot in the entire OSF region, the entire N region outside the OSF region, or a region in which these regions are mixed, is higher than 1300 ° C. and 1400 ° C.
  • glow-in oxygen precipitation nuclei generated in the Nv region can be eliminated, and a wafer free from oxygen precipitates and oxygen-related defects can be obtained on the surface layer. Therefore, a flat and clean groove can be formed without forming hillocks when forming the STI groove, such as when manufacturing a state-of-the-art device. Furthermore, the thing with a favorable TDDB characteristic can be obtained.
  • the region where the oxygen concentration decreases due to out-diffusion of the surface can be set to a very shallow range of 3 ⁇ m or less from the surface.
  • the RTP treatment time is 1 to 60 seconds.
  • the upper limit it is possible to prevent an increase in cost due to a decrease in productivity and the occurrence of slip dislocation during heat treatment. it can.
  • the outward diffusion of oxygen during the heat treatment is increased, so that it is possible to prevent a significant decrease in oxygen concentration in the surface layer and prevent a decrease in mechanical strength.
  • the silicon single crystal wafer to be subjected to the rapid heat treatment can be cut out from a silicon single crystal ingot composed of an entire Nv region, an entire Ni region, or a region where these regions are mixed.
  • the rapid thermal processing since OSF nuclei do not exist in the rapid thermal processing wafer, the rapid thermal processing only needs to dissolve the glow-in oxygen precipitates present in the N region, particularly the Nv region, so that RIE defects exist more reliably.
  • an annealed wafer having better TDDB characteristics can be obtained.
  • the present invention is particularly effective because a wafer free from RIE defects can be manufactured by a rapid heat treatment in a shorter time.
  • the silicon single crystal wafer to be subjected to the rapid thermal processing is cut out from a silicon single crystal ingot whose entire surface is one of an OSF region, a region where the OSF region and the Nv region are mixed, and a region where the OSF region and the N region are mixed,
  • the rapid heat treatment can be performed for 10 to 60 seconds.
  • the OSF region is included, the OSF nucleus of the glow-in defect generated in the OSF region can be eliminated, and a wafer free from oxygen precipitates and oxygen-related defects can be obtained on the surface layer. Therefore, a clean groove can be formed when forming the STI groove, and the TDDB characteristics can be improved.
  • RIE defects can be eliminated over a depth of at least 5 ⁇ m from the wafer surface.
  • a region where no RIE defect is present can be further deepened, and a flat and clean groove can be formed more reliably without hillocks being formed in the device region.
  • the annealed wafer to be manufactured can have a depth of a region where the oxygen concentration is lowered by outward diffusion of the surface within 3 ⁇ m from the wafer surface. If this is the case, as described above, for example, by slightly polishing the surface, it is possible to easily and inexpensively obtain a wafer that does not have a reduced oxygen concentration and a reduced strength on the surface layer. It is. Therefore, it becomes possible to withstand the stress generated at the bottom of the STI during device fabrication, and the occurrence of slip dislocation can be suppressed.
  • the depth of the region where the oxygen concentration is reduced by the outward diffusion of the surface can be within 2 ⁇ m from the wafer surface.
  • the depth of the region where the oxygen concentration decreases due to the outward diffusion of the surface can be suppressed to a narrower range within 2 ⁇ m from the wafer surface, and the strength of the surface layer is reduced. Can be a very small area.
  • the silicon single crystal wafer subjected to the rapid heat treatment contains oxygen having a concentration of 4 ⁇ 10 17 or more and 9 ⁇ 10 17 atoms / cm 3 (JEIDA) or less. If the oxygen concentration is 4 ⁇ 10 17 atoms / cm 3 (JEIDA) or more, it is possible to more effectively prevent the wafer strength from being lowered. On the other hand, by setting it to 9 ⁇ 10 17 atoms / cm 3 (JEIDA) or less, it is possible to prevent the size of glow-in defects and glow-in oxygen precipitates from becoming too large. This eliminates the need for longer time and is advantageous for industrial production.
  • the silicon single crystal wafer to be subjected to the rapid thermal processing may be nitrogen having a concentration of 1 ⁇ 10 11 to 1 ⁇ 10 15 atoms / cm 3 and / or carbon having a concentration of 1 ⁇ 10 16 to 1 ⁇ 10 17 atoms / cm 3. It can contain. If nitrogen in such a concentration range is contained, the wafer strength can be further improved. Moreover, formation of BMD in the bulk portion can be promoted, which is advantageous when high-density BMD is required.
  • a device manufacturing method characterized in that dry etching is performed when a device is manufactured using the annealed wafer manufactured by the method for manufacturing an annealed wafer. At this time, the device is imaged. It is preferable to use a device for use.
  • an annealed wafer produced by the method for producing an annealed wafer of the present invention as a material for a device that requires a dry etching process, as represented by STI, oxygen-related defects and oxygen are eliminated during etching. Formation of hillocks due to precipitates can be prevented, and uniform etching can be achieved.
  • the in-plane distribution of BMD occurs in a multiple ring shape with a width of about 100 ⁇ m along with oxygen striations generated during crystal growth, with a light and shade (Realize, “Silicon” Science of Omi, supervised by Nitta, p. 128). It is known that the characteristics of a CCD or CMOS image sensor are affected by the density of the BMD, and it is desirable that the density is as small as possible.
  • the annealed wafer according to the present invention completely resets the thermal history received during crystal growth by completely dissolving and eliminating the glow-in oxygen precipitates by RTP treatment.
  • the contrast of the light and shade of BMD generated by the heat treatment in the device process becomes lighter than the original striation pattern.
  • oxygen-related glow-in defects such as COP and OSF nuclei and glow-in oxygen precipitates do not exist in the surface layer which is a device operating region, and thus an annealed wafer having good TDDB characteristics is provided. be able to.
  • the annealed wafer obtained by the present invention is used as a material, no harmful hillock is generated when etching is performed by dry etching in the device process, so that uniform and high-quality etching can be performed.
  • this surface layer since the decrease in oxygen concentration is small and extremely narrow, it is possible to easily and inexpensively supply a wafer having no decrease in strength.
  • Patent Document 2 described above describes a method of performing RTP treatment on a wafer in which the entire surface of the wafer is made of an N region after being cut out from a single crystal N region in which Va and I aggregates do not exist as Si wafers.
  • this method since there is no glow-in defect in the silicon wafer as a material, it seems that there is no problem even if the RTP process is performed.
  • the TDDB characteristic which is a long-term reliability characteristic of the oxide film, is measured, the TZDB characteristic is hardly lowered in the Nv region of the wafer, but the TDDB characteristic may be lowered (see Patent Document 1).
  • the wafer corresponds to the wafer shown in FIG. 8B, and is a wafer in which the wafer center is the Nv region and the Ni region is present on the outer periphery thereof.
  • the TDDB characteristics are reduced by the RTP treatment, whereas in the results disclosed in Patent Document 5, when the RTP treatment is performed at a temperature of 1200 ° C. or higher, the TZDB characteristics and the TDDB characteristics are obtained. Both properties are improving and appear to be contradictory.
  • Patent Document 1 performs RTP treatment in a mixed gas atmosphere of NH 3 and Ar gas using a wafer in which Nv region and Ni region are mixed.
  • the TDDB characteristics were evaluated after RTP treatment was performed on a wafer in the V-Rich region where COPs, which are glow-in defects, in which vacancies, which are point defects, are agglomerated, were generated in hydrogen gas. There is in point.
  • Patent Document 2 discloses that the RTP treatment in a hydrogen gas atmosphere has higher COP decomposability than the RTP treatment in an Ar gas or Ar gas and N 2 gas mixed atmosphere.
  • Patent Document 5 also reports that the TZDB and TDDB characteristics are reduced by about 15 to 20% when an oxidation treatment is performed at 1050 ° C. for 30 minutes after the RTP treatment.
  • Patent Document 5 the CTP in the surface or only the shallowest region from the surface disappeared by the RTP treatment in the H 2 gas atmosphere, but the TDDB characteristics were recovered. If the oxide film is removed after the partial oxidation treatment and the ultrathin oxide film is formed, and the super shallow region of the surface layer is removed, the TDDB characteristics are deteriorated. In other words, it means that the COP at the depth where the oxide film has been removed is not completely decomposed.
  • the Nv region includes a region where glow-in oxygen precipitates are present, that is, a region where RIE defects are present.
  • RTP treatment is performed at a temperature of 1270 ° C. or less and in an NH 3 and Ar mixed atmosphere in which defect decomposition is inferior to H 2 gas. In this temperature range, glow-in oxygen precipitates present in the Nv region are observed.
  • TDDB is considered to have decreased because it was not completely dissolved. From the above description, it can be seen that there is no contradiction between Patent Document 1 and Patent Document 5.
  • Patent Document 6 discloses that TZDB characteristics are improved by performing RTP treatment on a wafer in which an OSF region and an N region are mixed in hydrogen gas at a temperature of about 1135 ° C. Furthermore, even if an oxidation treatment of 200 nm is performed after the RTP treatment, the TZDB characteristics do not deteriorate, so it can be said that there is no defect that deteriorates the TZDB characteristics at least from the surface to 200 nm.
  • the Nv region includes a region where the RIE defect exists and a region where the RIE defect does not exist, and the TDDB characteristic does not deteriorate in the region where the RIE defect does not exist. It has been found that the region where the TDDB characteristic is deteriorated is particularly an Nv region and a region where defects detected by the RIE method exist.
  • RIE defects by the RIE method may be detected even when the TDDB characteristics do not deteriorate. It has also been found that even if there are RIE defects, the TDDB characteristics do not deteriorate if the size is small. That is, it has been found that the defect evaluation method based on the RIE method has higher defect detection accuracy than the TDDB characteristic. Since devices will continue to be miniaturized and performance-enhanced, even a wafer in which no defects are detected with the current TDDB characteristics may cause a problem in the future if the wafer has an RIE defect. For this reason, it is considered that a wafer having no RIE defect will be required in the future.
  • the present inventors have conducted an intensive study on the evaluation of RIE defects. As a result, it was found that when the RTP treatment at 1270 ° C. or lower was performed, the RIE defects existing in the Nv region hardly disappeared, and this was the cause of the deterioration of the TDDB characteristics. Conversely, when the RTP temperature exceeds 1290 ° C., the RIE defects rapidly decrease. By performing RTP treatment at a temperature higher than 1300 ° C., the RIE defects can be almost completely eliminated, and the TDDB characteristics are improved again. The present inventors have found that this is possible.
  • the OSF nuclei can also be extinguished, and hence the deterioration of the TDDB characteristics due to the OSF nuclei can be prevented, and the OSF region can also be used. discovered.
  • FIG. 1 is an example of the annealed wafer of the present invention.
  • the annealed wafer 1 of the present invention is manufactured from a silicon single crystal ingot grown by the CZ method. More specifically, the entire surface is an OSF region, the entire surface is an N region outside the OSF region, or these This is obtained by subjecting a silicon single crystal wafer cut out from a silicon single crystal ingot composed of a mixed region to RTP treatment.
  • this annealed wafer 1 is RTP-treated, the region where the oxygen concentration decreases due to the outward diffusion of the surface is limited to within 3 ⁇ m, further within 2 ⁇ m, or within 1 ⁇ m from the wafer surface. Further, in a region deeper than 3 ⁇ m (and 2 ⁇ m), the concentration of oxygen taken in during the growth by the CZ method is uniform. Therefore, if the area free from RIE defects is 1 ⁇ m or more from the surface, or even 5 ⁇ m or more from the surface, if necessary, polishing a very small depth of 1 to 3 ⁇ m on the surface of the wafer.
  • the wafer If it is removed by the above, it is possible to easily obtain a wafer in which the oxygen concentration distribution is uniform in the depth direction and does not decrease on the wafer surface layer, and the strength does not decrease. Since the wafer has no strength reduction, it can withstand the stress generated at the bottom of the STI during device fabrication, and the occurrence of slip dislocation can be suppressed.
  • the annealed wafer 1 of the present invention there is no RIE defect over a depth of at least 1 ⁇ m from the wafer surface, and when the TDDB characteristic is measured, the yield rate of ⁇ mode, which is an intrinsic failure mode of the oxide film, is obtained. Is 80% or more.
  • the region where the RIE defect does not exist that is, the region where the oxygen-related defect does not exist extends over a depth of 1 ⁇ m or more. Therefore, the RIE defect does not exist over a depth of 1 ⁇ m or more, which is the operation region of the most advanced device.
  • the region where the oxygen-related RIE defect does not exist is deepened by 5 ⁇ m or more, even if the region within 3 ⁇ m depth is removed from the wafer surface where the oxygen concentration is reduced as described above, 1 ⁇ m Since there are no RIE defects over the above depth, it is possible to prevent hillocks from being formed due to the oxygen-related defects when the STI trench is formed using the RIE apparatus in the device process.
  • the silicon single crystal wafer to be subjected to the rapid heat treatment may be cut from a silicon single crystal ingot having the entire surface in the Nv region, the entire surface in the Ni region, or a region in which these regions are mixed. Since such an area includes almost no OSF nucleus, the RIE defect can be more surely absent than when the OSF area is included. Even when the OSF region is included (for example, a mixture of the OSF region and the Nv region), the OSF nucleus can be extinguished by the rapid heat treatment, and the RIE defect does not exist in the surface layer.
  • a method for manufacturing the annealed wafer of the present invention that can manufacture the annealed wafer of the present invention as described above will be described.
  • a silicon single crystal ingot composed of an OSF region, an entire N region outside the OSF region, or a mixed region of these regions is grown by controlling the pulling speed.
  • a silicon single crystal wafer is cut out from the ingot.
  • the obtained wafer is a wafer having an OSF region on the entire surface, an N region outside the OSF region, or a region in which these regions are mixed.
  • this silicon single crystal wafer is subjected to rapid heat treatment for 1-60 seconds at a temperature higher than 1300 ° C. and lower than 1400 ° C. to produce an annealed wafer.
  • the RIE defect is eliminated over a depth of at least 1 ⁇ m from the wafer surface.
  • the diameter or the like of the silicon single crystal ingot to be grown is not particularly limited, and can be, for example, 150 mm to 300 mm or more, and can be grown to a desired size according to the application.
  • the defect region of the silicon single crystal ingot to be grown may be grown by forming the entire surface of the OSF region, the entire surface of the N region outside the OSF region, or a region where these regions are mixed. . Even when the OSF region is included, the OSF nucleus can be extinguished by a high-temperature RTP process to be performed later, and it is possible to manufacture a device having no RIE defect in a sufficiently deep region from the wafer surface. Furthermore, it is particularly effective to prevent a decrease in the yield rate of the TDDB characteristics by cultivating one including the Nv region.
  • FIG. 3 shows a single crystal pulling apparatus 30.
  • This single crystal pulling apparatus 30 includes a pulling chamber 31, a crucible 32 provided in the pulling chamber 31, a heater 34 disposed around the crucible 32, a crucible holding shaft 33 that rotates the crucible 32, and a rotation mechanism (see FIG. (Not shown), a seed chuck 41 for holding a silicon seed crystal, a wire 39 for pulling up the seed chuck 41, and a winding mechanism (not shown) for rotating or winding the wire 39.
  • the crucible 32 is provided with a quartz crucible on the inner side containing the silicon melt (hot water) 38 and on the outer side with a graphite crucible.
  • a heat insulating material 35 is disposed around the outside of the heater 34.
  • annular graphite tube (rectifying tube) 36 can be provided as shown in FIG. 3, or an annular outer heat insulating material (not shown) can be provided on the outer periphery of the solid-liquid interface 37 of the crystal.
  • a cylindrical cooling device that blows cooling gas or cools the single crystal by blocking radiant heat.
  • a magnet (not shown) is installed outside the pulling chamber 31 in the horizontal direction, and a horizontal or vertical magnetic field is applied to the silicon melt 38, thereby suppressing convection of the melt and stable growth of a single crystal.
  • the so-called MCZ method can be used.
  • Each part of these apparatuses can be the same as that of the prior art, for example.
  • a high-purity polycrystalline silicon raw material of silicon is heated to a melting point (about 1420 ° C.) or higher in the crucible 32 and melted.
  • a melting point about 1420 ° C.
  • the tip of the seed crystal is brought into contact with or immersed in the substantially central portion of the surface of the silicon melt 38.
  • the crucible holding shaft 33 is rotated in an appropriate direction, and the winding seed crystal is pulled up while rotating the wire 39 to start growing the silicon single crystal ingot 40.
  • the silicon single crystal 40 having a substantially cylindrical shape is obtained by appropriately adjusting the pulling speed and temperature.
  • a silicon single crystal ingot can be manufactured anew so that a desired defect region can be obtained by controlling the pulling rate in this test.
  • the preliminary test and the main test will be described below.
  • the growth rate was controlled to gradually decrease from the crystal head to the tail in the range of 0.7 mm / min to 0.4 mm / min.
  • a single crystal was manufactured so that the oxygen concentration of the crystal was 6 ⁇ 10 17 to 7 ⁇ 10 17 atoms / cm 3 (JEIDA).
  • the pulled single crystal ingot was vertically cut in the crystal axis direction to produce a plurality of plate-like blocks.
  • One of these plate-like blocks is cut to a length of every 10 cm in the crystal axis direction, heat treated in a wafer heat treatment furnace at 650 ° C. for 2 hours in a nitrogen atmosphere, then heated to 800 ° C. and held for 4 hours. Then, the temperature was changed to an oxygen atmosphere, the temperature was raised to 1000 ° C., held for 16 hours, and then cooled and taken out. Thereafter, an X-ray topography image was taken, and then a wafer lifetime map was created using WT-85 manufactured by SEMILAB. Secondly, after the OSF heat treatment at 1100 ° C. for 1 hour in a wet oxygen atmosphere, seco-etching was performed to confirm the OSF distribution.
  • FIG. 4 shows the growth rate of the silicon single crystal ingot and each defect distribution in this preliminary test.
  • V-Rich / OSF region boundary 0.591 mm / min
  • OSF extinction boundary 0.581 mm / min
  • Ni region boundary 0.520 mm / min
  • Ni / I-Rich region boundary 0.503 mm / min
  • the main test based on the relationship between the growth rate and the defect distribution, the same HZ structure as the defect region was identified and the pulling rate was newly controlled so as to have the desired defect region.
  • a silicon single crystal ingot 40 is grown.
  • the present invention is not limited to these defect regions, and it is possible to grow a silicon single crystal ingot having a desired defect region in the radial direction by adjusting the pulling speed and the HZ structure.
  • the oxygen concentration of the silicon single crystal ingot to be grown is not particularly limited.
  • the silicon single crystal ingot may be grown so as to contain oxygen having a concentration of 4 ⁇ 10 17 or more and 9 ⁇ 10 17 atoms / cm 3 (JEIDA) or less. it can.
  • the silicon single crystal ingot may be grown so as to contain oxygen having a concentration of 4 ⁇ 10 17 or more and 9 ⁇ 10 17 atoms / cm 3 (JEIDA) or less. it can.
  • 4 ⁇ 10 17 atoms / cm 3 (JEIDA) or more it is possible to more effectively prevent a decrease in wafer strength.
  • 9 ⁇ 10 17 atoms / cm 3 (JEIDA) or less it is possible to prevent the size of glow-in defects and glow-in oxygen precipitates from becoming excessively large. This eliminates the need for longer time and is advantageous for industrial production.
  • the oxygen concentration is high, the degree of supersaturation is high, so that RIE defects are formed by BMD in which oxygen is re-deposited by the device
  • nitrogen can be doped.
  • doping nitrogen for example, nitrogen having a concentration of 1 ⁇ 10 11 to 1 ⁇ 10 15 atoms / cm 3 can be doped. In this way, it is possible to improve the wafer strength and promote the formation of BMD in the bulk part.
  • carbon having a concentration of 1 ⁇ 10 16 to 1 ⁇ 10 17 atoms / cm 3 can be doped.
  • a low temperature for a long time for example, 400 to 600 ° C.
  • formation of oxygen donors generated during the heat treatment can be suppressed.
  • FIG. 5 shows an example of a rapid heating / cooling device.
  • the rapid heating / rapid cooling device 12 has a chamber 13 made of quartz, and the silicon single crystal wafer 21 can be rapidly heat-treated in the chamber 13. Heating is performed by a heating lamp 14 (for example, a halogen lamp) disposed so as to surround the chamber 13 from above, below, left, and right.
  • the heating lamps 14 can control power supplied independently.
  • an auto shutter 15 is provided to block the outside air.
  • the auto shutter 15 is provided with a wafer insertion port (not shown) configured to be opened and closed by a gate valve.
  • the auto shutter 15 is provided with a gas exhaust port 20 so that the furnace atmosphere can be adjusted.
  • the silicon single crystal wafer 21 is disposed on a three-point support portion 17 formed on the quartz tray 16.
  • a quartz buffer 18 is provided on the gas inlet side of the tray 16, and it is possible to prevent an introduced gas such as an oxidizing gas, a nitriding gas, or an Ar gas from directly hitting the silicon single crystal wafer 21.
  • the chamber 13 is provided with a temperature measurement special window (not shown).
  • the pyrometer 19 installed outside the chamber 13 can measure the temperature of the silicon single crystal wafer 21 through the special window.
  • the rapid heating / cooling apparatus 12 can also be the same as the conventional one.
  • a rapid heat treatment is performed on the silicon single crystal wafer.
  • a non-oxidizing / non-nitriding gas atmosphere such as Ar gas or hydrogen gas, or N 2 gas, NH 3
  • Va is injected into the bulk and frozen by RTP treatment. Therefore, BMD is not formed at the wafer shipment stage, but more BMD is obtained in the bulk while the DZ layer free of RIE defects is secured on the surface layer during device heat treatment, and the gettering ability is high. Wafer can be provided.
  • N atoms are introduced into the wafer during the RTP treatment, so that there is an advantage that the wafer strength is improved.
  • the heat treatment conditions at this time may be rapid heating and heat treatment at a temperature higher than 1300 ° C. and not higher than 1400 ° C. for 1-60 seconds, followed by rapid cooling.
  • the temperature is raised at a rate of temperature increase of 50 ° C./second, After performing the heat treatment, the temperature can be decreased at a temperature decrease rate of 50 ° C./second.
  • the temperature increase rate and temperature decrease rate can be set as appropriate.
  • the heat treatment time may be 1 to 60 seconds.
  • an OSF region full surface OSF, mixed OSF region and Nv region, mixed OSF region and N region
  • the size of the OSF nucleus in the silicon single crystal wafer 21 it can be appropriately adjusted within the above range each time. For example, if the size of the OSF nucleus is originally relatively large, the holding time may be set relatively long.
  • An appropriate heat treatment time can be set in view of occurrence of slip dislocation, cost, and prevention of decrease in oxygen concentration due to outward diffusion.
  • the heat treatment time is shorter (1-60 seconds).
  • the holding time may be set according to the size of the glow-in oxygen precipitate existing in the N region, particularly the Nv region.
  • an appropriate heat treatment time can be set from the viewpoints of occurrence of slip dislocation, cost, and prevention of decrease in oxygen concentration due to outward diffusion.
  • the annealed wafer 1 in which the RIE defects are eliminated over a depth of at least 1 ⁇ m from the wafer surface can be manufactured, and no hillock is formed when the STI trench is formed. .
  • the heat treatment time of the rapid heat treatment it is possible to make the region free of RIE defects over a depth of 5 ⁇ m or more.
  • the non-defective product ratio of the TDDB characteristics is excellent, and the region where the oxygen concentration decreases due to outward diffusion from the surface can be kept within 3 ⁇ m, within 2 ⁇ m, or within 1 ⁇ m from the wafer surface.
  • the surface layer can be polished in consideration of a region free from RIE defects. Therefore, it becomes possible to withstand the stress generated at the bottom of the STI during device fabrication, and the occurrence of slip dislocation can be suppressed.
  • An imaging device such as a CCD or a CMOS image sensor can be manufactured using the annealed wafer manufactured by the method for manufacturing an annealed wafer of the present invention.
  • STI annealed wafer manufactured by the method for manufacturing an annealed wafer of the present invention.
  • the wafer of the present invention by using the wafer of the present invention as a material for a device that requires an etching process by dry etching, hillocks are formed due to oxygen-related defects and oxygen precipitates during etching. Can be prevented, and uniform etching can be achieved.
  • Example 1-6 Comparative Example 1-28
  • a lateral magnetic field is applied to grow silicon single crystal ingots (diameter 12 inches (300 mm), orientation ⁇ 100>, conductivity type p-type) in various defect regions by MCZ method.
  • the rapid heating / rapid cooling device shown in FIG. 5 here, VANTAGE manufactured by AMAT
  • the temperature is rapidly increased from room temperature at a heating rate of 50 ° C./second in an Ar gas atmosphere.
  • the sample was warmed and held at a maximum temperature of 1200 to 1350 ° C. for 1 to 10 seconds, and then rapidly cooled at a temperature decrease rate of 50 ° C./second.
  • the same relationship as in FIG. 4 was obtained, and based on this relationship, an ingot having a desired defect region was grown in this test.
  • Example 1 (OSF + Nv) Lifting speed: 0.585 mm / min, RTP processing temperature: 1320 ° C. RTP retention time: 10 seconds (Example 2) (OSF + Nv) Lifting speed: 0.585 mm / min, RTP processing temperature: 1350 ° C. RTP retention time: 10 seconds (Example 3) (Nv + Ni) Lifting speed: 0.510 mm / min, RTP processing temperature: 1320 ° C.
  • RTP retention time 10 seconds (Example 4) (Nv + Ni) Lifting speed: 0.510 mm / min, RTP processing temperature: 1350 ° C. RTP retention time: 10 seconds (Example 5) (Nv + Ni) Lifting speed: 0.510 mm / min, RTP processing temperature: 1320 ° C. RTP retention time: 1 second (Example 6) (Nv + Ni) Lifting speed: 0.510 mm / min, RTP processing temperature: 1320 ° C. RTP retention time: 5 seconds
  • RTP retention time 10 seconds (Comparative Example 4) (OSF + Nv) Lifting speed: 0.585 mm / min, RTP processing temperature: 1290 ° C RTP retention time: 10 seconds (Comparative Example 5) (Nv + Ni) Lifting speed: 0.510 mm / min, no RTP treatment (Comparative Example 6) (Nv + Ni) Lifting speed: 0.510 mm / min, RTP processing temperature: 1250 ° C. RTP retention time: 10 seconds (Comparative Example 7) (Nv + Ni) Lifting speed: 0.510 mm / min, RTP processing temperature: 1270 ° C. RTP retention time: 10 seconds (Comparative Example 8) (Nv + Ni) Lifting speed: 0.510 mm / min, RTP processing temperature: 1290 ° C RTP retention time: 10 seconds
  • the third sheet was evaluated for TDDB characteristics, which are oxide film breakdown voltage characteristics.
  • Table 1 shows the OSF density of each sample, the defect density detected by the RIE method, and the result of non-defective product measurement in the TDDB ⁇ mode.
  • the annealed wafer of the present invention could be obtained.
  • the OSF density after the RTP treatment decreases rapidly as the RTP temperature increases, and the OSF completely disappears at 1290 ° C.
  • the RIE defect also decreases as the RTP temperature becomes higher.
  • the RIE defect decreases more slowly than the OSF, and it can be seen that the RIE defect hardly disappears particularly in the temperature range of 1270 ° C. or lower.
  • the RTP temperature is 1290 ° C. or more, the RIE defects are rapidly reduced and completely disappear when the RTP treatment is performed at a temperature higher than 1300 ° C.
  • the good product ratio of TDDB is hardly improved until the RTP temperature reaches 1290 ° C., but rapidly recovers at an RTP temperature of 1320 ° C. or higher at which the RIE defects completely disappear.
  • OSF is not generated at any RTP temperature.
  • the RIE defect gradually decreases as the RTP temperature increases, and in the RTP treatment at 1320 ° C., the rapid heat treatment of 1 to 10 seconds completely disappears. The rate has also recovered to over 80%.
  • the non-defective product rate of TDDB is as high as 92% even though the RIE defect is as high as 210 / cm 2 .
  • the defect size is small or the oxygen precipitates are not in a form that deteriorates the TDDB characteristics.
  • the classical nucleation theory it is known that precipitates larger than the critical size of the heat treatment temperature grow without disappearing, and precipitates smaller than the critical size disappear.
  • the precipitate existing in the Nv region that is, the RIE defect is larger than the critical size of 1290 ° C.
  • the precipitate grew when RTP was performed at 1300 ° C. or less.
  • Va is injected and frozen in the bulk, and the concentration increases as the temperature increases. Therefore, the effect of eliminating and reducing the defect by the RTP treatment and the defect that deteriorates the TDDB characteristics by the Va injection are generated.
  • the latter effect is larger than the former effect, so that the TDDB characteristic is lowered.
  • the former effect is larger than the latter effect, so that the TDDB characteristic is considered to be improved.
  • the non-defective product rate in the ⁇ mode of the TDDB property is once lowered by the RTP treatment at 1250 ° C.
  • the OSF + Nv wafer it can be seen that the OSF + Nv wafer is hardly recovered and remains lowered.
  • OSF + Nv wafers containing OSF nuclei that are glow-in defects Nv + Ni wafers showed a relatively high non-defective rate at 1290 ° C.
  • Nv + Ni wafers have no glow-in defects and only glow-in oxygen precipitates. Therefore, it is considered that the TDDB characteristics recovered at a lower temperature.
  • the percentage of non-defective products in the TDDB characteristic is 73%.
  • the ⁇ -mode non-defective rate of the TDDB characteristics is 80% or more, and it can be seen that the TPDB has sufficiently recovered.
  • the RIE defect has also disappeared.
  • the ⁇ mode was 80% when held at 1320 ° C. for 10 seconds.
  • the non-defective product rate is 86% even at a holding time of 1 second at 1320 ° C., and a sufficiently high good product rate is obtained.
  • the OSF nuclei are not present in the wafer bulk because the OSF region is not included as described above, and therefore it is only necessary to dissolve the glow-in oxygen precipitates present in the N region, particularly the Nv region. is there.
  • Example 7-9 Reference Example 1
  • the rapid heating / cooling apparatus in FIG. 5 (here, VANTAGE manufactured by AMAT) The temperature was rapidly raised from room temperature in an Ar gas atmosphere at a temperature rising rate of 50 ° C./second, held at a maximum temperature of 1320 ° C. for 10 seconds, and then rapidly cooled at a temperature lowering rate of 50 ° C./second.
  • the wafer is taken out at around 400 ° C. after completion of the RTP treatment, an extremely thin oxide film is formed. Thereafter, the wafer was immersed in 5% HF, and the oxide film formed on the surface by the RTP treatment was removed.
  • the first sheet was subjected to an OSF heat treatment in a wet oxygen atmosphere at 1100 ° C. for 1 hour, followed by seco-etching and OSF evaluation with a microscope.
  • the second sample was etched using a magnetron RIE apparatus (Centura manufactured by Applied Materials). Thereafter, hillocks after etching were measured with a laser scattering foreign matter inspection apparatus (SP1 manufactured by KLA-Tencor). The number of hillocks was measured using an electron microscope, and the defect density was calculated.
  • the third sheet was evaluated for TDDB characteristics, which are oxide film breakdown voltage characteristics.
  • Table 2 shows the OSF density of each sample, the defect density detected by the RIE method, and the non-defective product ratio measurement result of the TDDB ⁇ mode.
  • the annealed wafer of the present invention could be obtained.
  • the RIE defect does not exist at a depth of at least 5 ⁇ m from the surface as in Example 7, but the heat treatment time for the rapid heat treatment is insufficient at a depth of 20 ⁇ m from the surface, which is sufficient. It is thought that they could not disappear.
  • Appropriate conditions may be set in consideration of a region depth necessary as a defect-free region and a heat treatment time for rapid heat treatment.
  • Example 10 comparative example 9
  • Four Nv + Ni wafers are prepared on the basis of the relationship between the growth rate of the silicon single crystal ingot and the defect region shown in FIG. 4, and two of them are charged at 700 ° C. in an Ar atmosphere in a normal vertical furnace, and then 5
  • the temperature is raised to 1200 ° C. at a temperature raising rate of ° C./min, held at 1200 ° C. for 1 hour, then lowered to 700 ° C. at a temperature lowering rate of 3 ° C./min, and then taken out from the furnace.
  • it was immersed in 5% HF, and after removing the oxide film formed on the surface by heat treatment, a sample was prepared (Comparative Example 9).
  • the other two sheets were rapidly heated from room temperature at a heating rate of 50 ° C./second in an Ar gas atmosphere using a commercially available rapid heating / rapid cooling device (VANTAGE manufactured by AMAT) and held at 1320 ° C. for 10 seconds. Thereafter, it was rapidly cooled at a temperature lowering rate of 50 ° C./second.
  • VANTAGE rapid heating / rapid cooling device
  • the wafer is taken out at around 400 ° C. after completion of the RTP treatment, an extremely thin oxide film is formed. After that, the sample is immersed in 5% HF, and the oxide film formed on the surface is removed by the RTP treatment.
  • Example 10 The first sheet of each sample was evaluated for TDDB characteristics, and the second sheet was measured for oxygen depth distribution using SIMS. Table 3 shows the TDDB evaluation results, and FIG. 6 shows the oxygen concentration profile.
  • the ⁇ mode non-defective product rate of TDDB is 100% in any case, which is good.
  • the region where the oxygen concentration is reduced in the surface layer is only 1 ⁇ m or no more than 2 ⁇ m deep, and The amount of decline is negligible. Such a decrease in the strength of the wafer is negligible.
  • the oxygen concentration is completely uniform at a position deeper than 1 ⁇ m or 2 ⁇ m from the surface layer. Further, when the RTP treatment at a high temperature is performed, the region where the oxygen concentration decreases is somewhat widened, but since the treatment time is extremely short, the maximum is about 3 ⁇ m.
  • the oxygen concentration lowered portion of the surface layer can be completely removed, and a completely uniform oxygen concentration profile can be obtained in the depth direction.
  • a high-quality annealed wafer having excellent TDDB characteristics and no reduction in oxygen concentration can be easily obtained without excessive costs.
  • the annealed wafer heat-treated in the vertical furnace of Comparative Example 9 has a greatly reduced oxygen concentration in the range of 20 ⁇ m from the surface, and the strength has decreased in this region. Although it is possible to remove the oxygen concentration lowered region by polishing after the heat treatment, it is necessary to polish it by 20 ⁇ m or more, which leads to a significant increase in productivity and thus manufacturing cost.
  • the annealed wafer of the present invention has OSF nuclei, glow-in oxygen precipitates and RIE defects that are glow-in defects at least 1 ⁇ m or more, particularly 5 ⁇ m or more from the surface layer (1 to 3 ⁇ m in the oxygen concentration reduction region). Even if it is excluded, it has a depth of 2 to 4 ⁇ m) and does not exist and has a very good defect-free region.
  • the decrease in oxygen concentration on the surface layer is negligibly small (within a depth of 1 to 3 ⁇ m) or completely negligible, there is basically no decrease in strength on the wafer surface layer where the device is formed. Or, if the surface is slightly polished, the reduced strength region can be eliminated. For this reason, there exists an effect which can prevent that a slip dislocation generate
  • the glow-in oxygen precipitates and the RIE defects can be eliminated, but also by appropriately selecting the atmosphere during the RTP treatment.
  • the BMD density generated by the heat treatment in the device process can be promoted or suppressed.
  • the present invention is not limited to the above embodiment.
  • the above-described embodiment is an exemplification, and the present invention has substantially the same configuration as the technical idea described in the claims of the present invention, and any device that exhibits the same function and effect is the present invention. It is included in the technical scope of the invention.

Abstract

　本発明は、ＣＺ法により育成され、全面がＯＳＦ領域、または全面がＯＳＦ領域の外側のＮ領域、あるいはこれらの領域が混合した領域からなるシリコン単結晶インゴットから切り出されたシリコン単結晶ウエーハに急速熱処理を施したアニールウエーハであって、表面から少なくとも１μｍの深さにわたってＲＩＥ欠陥が存在せず、ＴＤＤＢ特性の良品率が８０％以上であり、外方拡散により酸素濃度が低下する領域の深さが表面から３μｍ以内であるアニールウエーハおよびアニールウエーハの製造方法を提供する。これにより、できるだけ外方拡散による表層の酸素濃度の低下を招くことなく表層の強度が充分に確保されつつ、酸素析出物やＣＯＰ、ＯＳＦ核といった酸素関連欠陥が存在せず、グローイン欠陥も存在せず、ＴＤＤＢ特性に優れたウエーハが提供される。

Description

アニールウエーハおよびアニールウエーハの製造方法ならびにデバイスの製造方法
　本発明は、ウエーハ表面から一定の深さまでグローイン酸素析出物やグローイン欠陥及びＲＩＥ欠陥（ＲＩＥ法で検出できる欠陥）がない無欠陥領域（Ｄｅｎｕｔｅｄ　Ｚｏｎｅ、以下ＤＺ層という）を形成したアニールウエーハに関するものであり、特には、酸化膜耐圧に優れ、デバイス工程においてドライエッチング装置を用いて溝加工する工程で発生するヒロックの形成を防止できるとともに、ウエーハ表層において、表面の外方拡散による酸素濃度の低下が抑制され、深さ方向に均一な分布を有し、表層近傍での酸素濃度低下に伴うウエーハ強度の低下が抑制されたアニールウエーハ、およびその製造方法ならびにそれを用いたデバイスの製造方法に関するものである。
　
　近年は、半導体回路の高集積化に伴う素子の微細化に伴い、その基板となるチョクラルスキー法（以下、ＣＺ法という）で作製されたシリコン単結晶に対する品質要求が高まってきている。
　ところで、ＣＺ法で育成されたシリコン単結晶には通常１０－２０ｐｐｍａ（ＪＥＩＤＡ：日本電子工業振興協会による換算係数を使用）程度の酸素が石英ルツボから溶け出し、シリコン融液界面にてシリコン結晶中に取り込まれる。
　その後、結晶が冷却される過程で過飽和状態になり、結晶温度が７００℃以下になると凝集して酸素析出物（以下、グローイン酸素析出物という）を形成する。しかしながらそのサイズは極めて小さくウエーハの出荷段階では酸化膜耐圧特性のひとつであるＴＺＤＢ（Ｔｉｍｅ　Ｚｅｒｏ　Ｄｉｅｌｅｃｔｒｉｃ　Ｂｒｅａｋｄｏｗｎ）特性やデバイス特性を低下させることはない。
　酸化膜耐圧特性やデバイス特性を悪化させる単結晶成長起因の欠陥は、結晶の融液からシリコン単結晶に取り込まれたベーカンシー（Ｖａｃａｎｃｙ、以下Ｖａと略記すことがある）と呼ばれる空孔型の点欠陥やインタースティシアル―シリコン（Ｉｎｔｅｒｓｔｉｔｉａｌ－Ｓｉ　以下Ｉと略記すことがある）と呼ばれる格子間型シリコン点欠陥が結晶冷却中に過飽和になり、酸素とともに凝集した複合欠陥であり、ＦＰＤ、ＬＳＴＤ、ＣＯＰ、ＯＳＦ核等のグローイン（Ｇｒｏｗｎ　ｉｎ）欠陥であることが判明している。これらの欠陥を説明するに当たって、先ず、シリコン単結晶に取り込まれるＶａとＩのそれぞれの取り込まれる濃度を決定する因子について、一般的に知られていることを説明する。
　図７と図８は、それぞれ本発明者らが先に提案した、特許文献１に記載されたＣＺ法で育成したシリコン単結晶インゴットの欠陥領域と引き上げ速度の関係を示す説明図およびシリコン単結晶インゴットから切り出されたシリコン単結晶ウエーハの面内欠陥分布を示す説明図である。
　図７は、単結晶育成時の引き上げ速度（以下、成長速度と記載することがある）Ｖ（ｍｍ／ｍｉｎ）を変化させることによって、シリコン融点から１３００℃までの温度範囲における引き上げ軸方向の結晶内温度勾配の平均値Ｇ（℃／ｍｍ）との比であるＶ／Ｇを変化させた場合のものである。
　一般に、単結晶内の温度分布はＣＺ炉内構造（以下ホットゾーン（ＨＺ）という）に依存しており、引き上げ速度を変えてもその分布は殆ど変わらないことが知られている。このため、同一構造のＣＺ炉の場合は、Ｖ／Ｇは引き上げ速度の変化のみに対応することになる。即ち引き上げ速度ＶとＶ／Ｇは近似的には正比例の関係がある。したがって、図７の縦軸には引き上げ速度Ｖを用いている。
　引き上げ速度Ｖが比較的高速な領域では、上述したベーカンシーと呼ばれる点欠陥である空孔が凝集したボイドと考えられるＦＰＤ、ＬＳＴＤ、ＣＯＰ等のグローイン欠陥が結晶径方向のほぼ全域に高密度に存在し、これらの欠陥が存在する領域はＶ－Ｒｉｃｈ領域と呼ばれている。
　さらに成長速度を遅くしていくと結晶周辺部に発生していたＯＳＦリングが結晶内部に向かって収縮していき、ついには消滅する。
　これよりさらに成長速度を遅くすると、Ｖａやインタースティシャルシリコンの過不足が少ないニュートラル（Ｎｅｕｔｒａｌ：以下Ｎという）領域が出現する。このＮ領域はＶａやＩの偏りはあるが飽和濃度以下であるため、凝集して欠陥とはならないことが判明してきた。
　このＮ領域はＶａが優勢なＮｖ領域とＩが優勢なＮｉ領域に分別される。Ｎｖ領域では、熱酸化処理した際に酸素析出物（Ｂｕｌｋ　Ｍｉｃｒｏ　Ｄｅｆｅｃｔ、以下ＢＭＤという）が多く発生し、Ｎｉ領域では酸素析出物が殆ど発生しないことがわかっている。
　更に成長速度を遅くするとＩが過飽和となり、その結果Ｉが集合した転位ループと考えられるＬ／Ｄ（Ｌａｒｇｅ　Ｄｉｓｌｏｃａｔｉｏｎ：格子間転位ループの略語、ＬＳＥＰＤ、ＬＥＰＤ等）の欠陥が低密度に存在し、Ｉ－Ｒｉｃｈ領域と呼ばれている。
　これらのことから、結晶の中心から径方向全域に渡ってＮ領域となるような範囲に成長速度を制御しながら引上げた単結晶を切断、研磨することによりウエーハ全面がＮ領域になる極めて欠陥の少ないウエーハを得ることができる。
　例として、図７のＡ－Ａの位置から切り出したウエーハは図８（ａ）に示すように全面Ｎｖ領域のウエーハとなる。図８（ｂ）は図７のＢ－Ｂの位置から切り出したウエーハを示し、ウエーハ中心部にＮｖ領域があり、その外周部にＮｉ領域が存在する。図８（ｃ）は図７のＣ－Ｃから切り出したウエーハであり、ウエーハ全面がＮｉ領域からなるウエーハを得ることができる。
　前述したようにＮｉ領域は熱処理をしてもＢＭＤが殆ど発生しないことが判明している。このＢＭＤがデバイス活性領域であるウエーハ表面に発生すると、接合リーク等のデバイス特性に悪影響を及ぼすが、一方でデバイス活性領域以外のバルクに存在すると、デバイスプロセス中に混入した金属不純物を捕獲するゲッタリングサイトとして機能するため有効である。
　近年、ＢＭＤの発生しないＮｉ領域の内部にＢＭＤを形成する方法として、ＲＴＰ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ｐｒｏｃｅｓｓ）処理する方法（以下、急速加熱・急速冷却処理、または急速熱処理ともいう）が提案されている。
　このＲＴＰ処理とは、ＳｉウエーハにＮ２またはＮＨ３等の窒化物形成雰囲気、あるいはこれらのガスとＡｒ、Ｈ２等の窒化物非形成雰囲気との混合ガス雰囲気中で、例えば５０℃／秒といった昇温速度で室温より急速昇温し、１２００℃前後の温度で数十秒程度加熱保持した後、例えば５０℃／秒といった降温速度で急速に冷却することを特徴とする熱処理方法である。
　ＲＴＰ処理後に酸素析出熱処理を行うことによって、ＢＭＤが形成されるメカニズムについては、特許文献２や特許文献３に詳細に記述されている。
　ここで、ＢＭＤ形成メカニズムについて簡単に説明する。
　まず、ＲＴＰ処理では、例えばＮ２雰囲気中で１２００℃という高温保持中にウエーハ表面よりＶａの注入が起こり、１２００℃から７００℃の温度範囲を例えば５℃／秒という降温速度で冷却する間にＶａの拡散による再分布とＩとの消滅が起きる。
　その結果、バルク中にはＶａが不均一に分布した状態になる。このような状態のウエーハを例えば８００℃で熱処理すると高いＶａ濃度の領域では酸素が急速にクラスター化するが、低いＶａ濃度の領域では酸素のクラスター化が発生しない。
　この状態で、次いで例えば１０００℃で一定時間熱処理すると、クラスター化した酸素が成長してＢＭＤが形成される。このようにＲＴＰ処理後のＳｉウエーハに酸素析出熱処理が施されると、ＲＴＰ処理で形成されたＶａの濃度プロファイルに従って、ウエーハ深さ方向に分布を有するＢＭＤを形成することになる。したがって、ＲＴＰ処理の雰囲気や最高温度、保持時間等の条件を制御して行うことにより、Ｓｉウエーハに所望のＶａ濃度プロファイルを形成し、その後得られたＳｉウエーハに酸素析出熱処理を行うことによって、所望のＤＺ幅及び深さ方向のＢＭＤプロファイルを有するＳｉウエーハを製造することができる。
　また、特許文献４には酸素ガス雰囲気中でＲＴＰ処理すると表面に酸化膜が形成され、酸化膜界面からＩが注入されたためＢＭＤ形成が抑制されることが開示されている。このようにＲＴＰ処理は雰囲気ガス、最高保持温度および他の条件により、ＢＭＤ形成を促進することも、逆に抑制することも可能である。
　またＲＴＰ処理の場合は極めて短時間アニールであるため、酸素の外方拡散が殆ど発生しないため、表層での酸素濃度の低下は殆ど無視できる。
　一方、ＲＴＰ処理によりＣＯＰやＯＳＦ核といったグローイン欠陥が消滅するといった報告もなされている。例えば特許文献５には、ＣＯＰが存在するＶ－Ｒｉｃｈ領域のウエーハを、水素ガス雰囲気で１２００℃以上の温度でＲＴＰ処理することによりＣＯＰが消滅し、表層にＤＺ層が形成され、酸化膜信頼性のひとつであるであるＴＺＤＢ特性と長期信頼性である経時絶縁破壊特性であるＴＤＤＢ（Ｔｉｍｅ　Ｄｅｐｅｎｄｅｎｔ　Ｄｉｅｌｅｃｔｒｉｃ　Ｂｒｅａｋｄｏｗｎ）特性が改善されることが開示されている。
　しかしながら、ＲＴＰ処理後に１０５０℃で３０分の酸化処理をすると、ＴＺＤＢ、ＴＤＤＢ特性のいずれも１５～２０％程度低下している。このことはＲＴＰ処理後に表面のＣＯＰは消滅されているが、１０５０℃で３０分の酸化で形成された酸化膜を除去することにより表層の極浅部分を除去するとＣＯＰは完全には消滅していないことを意味しており、デバイス活性領域全体のＣＯＰを消滅させることができないことを意味している。
　また特許文献６にはＯＳＦ領域とＮ領域が混在するウエーハを水素ガス中で１１３５℃以上の温度でＲＴＰ処理することによりＴＺＤＢ特性が改善することが開示されている。しかしながらＴＤＤＢ特性についての調査は実施されていない。
　ＴＺＤＢ特性は、酸化膜に電界を印加した瞬間に酸化膜の絶縁破壊が発生してしまう電界強度を評価する方法であり、いわゆる初期破壊の評価である。
　最近のデバイスにおいてはフラッシュメモリーに代表されるように、酸化膜の長期信頼性すなわちＴＤＤＢ特性が重要である。
　加えて近年の大多数のデバイスにおいては素子分離のためにシャロー・トレンチ・アイソレーション（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ　以下ＳＴＩという）と呼ばれる浅い溝を形成して素子間を分離する方法が採用されている。このＳＴＩの形成は、ＲＩＥ（反応性イオンエッチング：Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）法と基本的には同一の装置および原理で作製される。
　ここでＲＩＥ法を用いた結晶欠陥の評価方法について、あらかじめ解説しておく。
　ＲＩＥ法とは、半導体単結晶基板中の酸化珪素（以下ＳｉＯｘという）を含有する微小な結晶欠陥を深さ方向の分解能を付与しつつ評価する方法として、特許文献７に開示された方法が知られている。この方法は、基板の主表面に対して、反応性イオンエッチングなどの高選択性の異方性エッチングを一定厚さで施し、残ったエッチング残渣を検出することにより結晶欠陥の評価を行うものである。
　ＳｉＯｘを含有する結晶欠陥の形成領域と含有しない非形成領域とではエッチング速度が相違するので（前者の方がエッチング速度が小さい）、上記エッチングを施すと、基板の主表面にはＳｉＯｘを含有する結晶欠陥を頂点とした円錐状のヒロックが残留する。結晶欠陥が異方性エッチングによる突起部の形で強調され、微小な欠陥であっても容易に検出することができる。
　以下特許文献７で開示されたＲＩＥ法を用いた結晶欠陥の評価方法について、図９を参照して説明する。
　まず、図９（ａ）に示すように、熱処理によってシリコンウエーハ１０１中に過飽和に溶存していた酸素がＳｉＯｘとして析出した酸素析出物（ＢＭＤ１０２）が形成されている。
　そして、このシリコンウエーハ１０１を、市販のＲＩＥ装置を用いて、ハロゲン系混合ガス（例えばＨＢｒ／Ｃｌ２／Ｈｅ＋Ｏ２）雰囲気中で、シリコンウエーハ１０１内に含まれるＢＭＤ１０２に対して高選択比の異方性エッチングによってシリコンウエーハ１０１の主表面からエッチングすると、図９（ｂ）に示すようになる。すなわち、ＢＭＤ１０２に起因した円錐状突起物がエッチング残渣（ヒロック１０３）として形成される。したがって、このヒロック１０３に基づいて結晶欠陥を評価することができる。
　例えば、得られたヒロック１０３の数を数えれば、エッチングした範囲のシリコンウエーハ１０１中のＢＭＤの密度を求めることができる。
　ＲＩＥ法で検出できる欠陥は、酸素析出物関連欠陥であり、空孔が酸素とともに凝集した複合欠陥であるＣＯＰやＯＳＦ核といったグローイン欠陥および酸素単体が凝集したグローインの酸素析出物である。
　図１０はＳＴＩの断面を模式的に示したものである。シリコンウエーハ１０１の表面に、ＲＩＥ装置で酸化膜とシリコンのエッチングを用いて浅溝１０４－１が形成された後、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｕｒ　Ｄｅｐｏｓｉｔｉｏｎ）によりＳｉＯ２　１０４－２が埋め込まれることによりＳＴＩ１０４が形成される。ＳＴＩ１０４間に素子が形成される。
　通常のデバイスにおいては、Ｎ－チャンネルＭＯＳトランジスタ１０５とＰ－チャンネルＭＯＳトランジスタ１０６が形成され、両者はＳＴＩ１０４によって分離される。
　このＳＴＩ１０４内部はＳｉより体積が大きなＳｉＯ２　１０４－２が埋め込まれているため、一般的にはＳＴＩ１０４とシリコン界面では引っ張り応力が発生し、この応力によりシリコンウエーハの変形やスリップ転位が発生するという問題があった。この応力はＳＴＩ１０４の底部で最も顕著に発生する。
　このため、ＳＴＩが形成される表層のウエーハ強度は重要である。
　ところで、このＳＴＩ形成領域に酸素析出物が存在するとＲＩＥ装置でＳＴＩの溝形成時に溝内部にヒロックが形成されてしまうという不具合があった（非特許文献１参照）。
　このため、ＳＴＩが形成される領域には少なくとも、酸素析出物やＣＯＰ、ＯＳＦ核といった酸素関連の欠陥が存在しないようにする必要がある。また、デバイス工程でＭＯＳトランジスターを作製し、その動作のためにゲート電極に逆バイアスを印加すると空乏層が拡がるが、この空乏層領域にＢＭＤが存在すると接合リークの原因となることが知られている。
　これらのことから総合的に判断すると、ＣＯＰやＯＳＦ核といったグローイン欠陥やグローイン酸素析出物であるＲＩＥ欠陥は、デバイスの動作領域である表面から一定の深さの領域（最先端のデバイスでは１μｍの深さまで）には存在しないことが求められている。より好ましくは３μｍの深さまで求められている。
　一般的にＣＯＰやＯＳＦ核、酸素析出物等のような酸素関連の欠陥を消滅させるためには酸素濃度を固溶限以下にする必要がある。例えば１１００℃以上で熱処理し酸素の外方拡散を利用して表層の酸素濃度を低下させることにより固溶限以下にする方法で達成可能であるが、酸素の外方拡散により表層の酸素濃度が著しく低下してしまうため、表層の機械的強度も低下してしまうといった問題点もあった。
　
特開２００７－１９１３２０号公報 特開２００１－２０３２１０号公報 特表２００１－５０３００９号公報 特開２００３－２９７８３９号公報 特開平１０－３２６７９０号公報 特開２００３－２２４１３０号公報 特開２０００－５８５０９号公報
Ｔ．　Ｈａｙａｋａｗａ　ｅｔｃ、ＪＰＮ　Ｊ　Ａｐｐｌ　Ｐｈｙｓ　Ｖｏｌ３７　（１９９８）ｐｐ５－９
　本発明は、このような問題点に鑑みてなされたものであり、できるだけ外方拡散による表層の酸素濃度の低下を招くことなく表層の強度が充分に確保されつつ、酸素析出物やＣＯＰ、ＯＳＦ核といったＲＩＥ欠陥も存在せず、ＴＤＤＢ特性に優れたウエーハを提供することを目的とする。
　上記目的を達成するために、本発明は、チョクラルスキー法により育成され、全面がＯＳＦ領域、または全面がＯＳＦ領域の外側のＮ領域、あるいはこれらの領域が混合した領域からなるシリコン単結晶インゴットから切り出されたシリコン単結晶ウエーハに急速熱処理を施したアニールウエーハであって、ウエーハ表面から少なくとも１μｍの深さにわたってＲＩＥ欠陥が存在せず、ＴＤＤＢ特性の良品率が８０％以上であり、かつ、表面の外方拡散により酸素濃度が低下する領域の深さがウエーハ表面から３μｍ以内であることを特徴とするアニールウエーハを提供する。
　このように、まず、全面がＯＳＦ領域、または全面がＯＳＦ領域の外側のＮ領域、あるいはこれらの領域が混合した領域からなるＣＺ法によるシリコン単結晶インゴットから切り出されたシリコン単結晶ウエーハに急速熱処理を施したアニールウエーハであり、ウエーハ表面から少なくとも１μｍの深さにわたってＲＩＥ欠陥が存在しないので、最先端のデバイスを作製するときなど、デバイス工程でＲＩＥ装置を用いてＳＴＩの溝を形成する際にもヒロックが形成されることもなく、平坦で、きれいな溝形成が可能になる。なお、ＲＩＥ欠陥が存在していないことからわかるように、ＯＳＦ核も存在していない。
　また、ＴＤＤＢ特性の低下も抑えられ、ＴＤＤＢ特性の良品率が８０％以上であり、優れたウエーハを得ることができる。なお、ここで言うＴＤＤＢの特性の良品率とは、真性故障モードであるγモードの良品率を指す。
　さらに、表面の外方拡散により酸素濃度が低下する領域の深さがウエーハ表面から３μｍ以内であるため、例えば表面を極わずか研磨等することにより、表層において、酸素濃度が低下しておらず強度低下がないウエーハを容易かつコストをかけずに得ることが可能である。強度低下が無いために、デバイス作製時、ＳＴＩの底部で発生する応力に耐えられるようになり、スリップ転位発生を抑制できる。
　このとき、前記アニールウエーハの酸素濃度がウエーハ表面から３μｍより深い領域で均一であるものとすることができる。
　外方拡散によって酸素濃度が低下する領域の深さはウエーハ表面から３μｍ以内であり、急速熱処理のため、表層での酸素濃度の低下も少なく、それよりも深い領域では、ＣＺ法による引き上げ時にとりこまれた酸素は均一に行きわたっているため、強度低下の極めて少ないウエーハを得ることができる。
　また、前記急速熱処理が施されるシリコン単結晶ウエーハが、全面がＮｖ領域、全面がＮｉ領域、これらの領域が混合した領域、ＯＳＦ領域とＮｖ領域が混合した領域のうちいずれかからなるシリコン単結晶インゴットから切り出されたものとすることができる。
　全面がＮｖ領域、全面がＮｉ領域、これらの領域が混合した領域であれば、ＯＳＦ領域を含まず、すなわちグローイン欠陥であるＯＳＦ核をほとんど含まない領域であり、本発明のアニールウエーハであれば、ＲＩＥ欠陥がより確実に存在しないものとすることができ、また、より優れたＴＤＤＢ特性を得ることができるため、本発明は特に有効である。
　また、ＯＳＦ領域とＮｖ領域が混合した領域のように、ＯＳＦ領域を含む領域のものであってもＯＳＦ核が消滅され、表層に酸素析出物や酸素関連欠陥のないウエーハとすることができる。
　また、前記ウエーハ表面から少なくとも５μｍの深さにわたってＲＩＥ欠陥が存在しないものとすることができる。
　このようなものであれば、ＲＩＥ欠陥が存在しない領域がさらに深く、より確実に、デバイス領域にヒロックが形成されることもなく、平坦で、きれいな溝形成が可能になる。
　さらには、前記表面の外方拡散により酸素濃度が低下する領域の深さがウエーハ表面から２μｍ以内であるものとすることができる。
　このようなものであれば、表層において、酸素濃度が低下しておらず強度低下がないウエーハを、より容易にかつコストをかけずに得ることが可能である。
　このとき、前記アニールウエーハの酸素濃度がウエーハ表面から２μｍよりも深い領域で均一であるものとすることができる。
　このようなものであれば、より浅い領域から酸素濃度が均一なものであり、強度低下が一層少ないウエーハを得ることができる。
　また、本発明は、　チョクラルスキー法によりシリコン単結晶インゴットを育成し、該シリコン単結晶インゴットから切り出したシリコン単結晶ウエーハに急速熱処理を施すアニールウエーハの製造方法であって、前記シリコン単結晶インゴットを育成する際に、全面がＯＳＦ領域、または全面がＯＳＦ領域の外側のＮ領域、あるいはこれらの領域が混合した領域となるように引き上げ速度を制御して育成し、該育成したシリコン単結晶インゴットから切り出したシリコン単結晶ウエーハに、急速加熱・急速冷却装置を用い、１３００℃より高く１４００℃以下の温度で１－６０秒間の急速熱処理を施すことにより、ウエーハ表面から少なくとも１μｍの深さにわたってＲＩＥ欠陥を消滅させたアニールウエーハを製造することを特徴とするアニールウエーハの製造方法を提供する。
　このように、全面がＯＳＦ領域、または全面がＯＳＦ領域の外側のＮ領域、あるいはこれらの領域が混合した領域のシリコン単結晶インゴットを育成して切り出したシリコン単結晶ウエーハに、１３００℃より高く１４００℃以下の温度で１－６０秒間のＲＴＰ処理を施すことにより、ウエーハ表面から少なくとも１μｍの深さにわたってＲＩＥ欠陥を消滅させたアニールウエーハを製造でき、すなわち、ＯＳＦ領域に発生するグローイン欠陥のＯＳＦ核と、特にＮｖ領域に発生するグローイン酸素析出核を消滅させることが可能であり、表層に酸素析出物や酸素関連欠陥の無いウエーハを得ることができる。
　したがって、最先端のデバイスを作製するときなど、ＳＴＩの溝の形成時にヒロックが形成されることもなく、平坦で、きれいな溝形成が可能になる。
　さらにはＴＤＤＢ特性が良好なものを得ることができる。
　しかも、ＲＴＰ処理のため、表面の外方拡散により酸素濃度が低下する領域を表面から３μｍ以内といった極めて浅い範囲にすることができ、例えば表面を極わずか研磨等することによって、表層において、酸素濃度の低下がなく強度が低下しないウエーハを容易かつコストをかけずに得ることが可能である。そのため、デバイス作製時に、ＳＴＩの底部で発生する応力に耐えられるようになり、スリップ転位発生を抑制できる。
　また、ＲＴＰ処理時間は１－６０秒間行えば十分であり、特に、上限を６０秒間とすることで、生産性低下によるコスト上昇や、熱処理中にスリップ転位が発生しやすくなるのを防ぐことができる。また、熱処理中に酸素の外方拡散が大きくなり、表層でよりおおきな酸素濃度低下が生じるのを防ぎ、機械的強度の低下を防止できる。
　このとき、前記急速熱処理を施すシリコン単結晶ウエーハを、全面がＮｖ領域、または全面がＮｉ領域、あるいはこれらの領域が混合した領域からなるシリコン単結晶インゴットから切り出すことができる。
　このようにすれば、急速熱処理のウエーハにＯＳＦ核が存在しないため、急速熱処理では単にＮ領域、特にＮｖ領域に存在するグローイン酸素析出物を溶解するだけでよいため、ＲＩＥ欠陥がより確実に存在しないものとすることができ、また、より優れたＴＤＤＢ特性を有するアニールウエーハを得ることができる。
　同時に、より短時間の急速熱処理でＲＩＥ欠陥のないウエーハが製造できるために、本発明は特に有効である。
　または、前記急速熱処理を施すシリコン単結晶ウエーハを、全面がＯＳＦ領域、ＯＳＦ領域とＮｖ領域が混合した領域、ＯＳＦ領域とＮ領域が混合した領域のうちいずれかからなるシリコン単結晶インゴットから切り出し、前記急速熱処理を１０－６０秒間施すことができる。
　このようにＯＳＦ領域を含んでも、ＯＳＦ領域に発生するグローイン欠陥のＯＳＦ核を消滅させ、表層に酸素析出物や酸素関連欠陥の無いウエーハを得ることができる。したがって、ＳＴＩの溝の形成時にきれいな溝を形成することができ、ＴＤＤＢ特性もより良好なものとすることができる。
　また、前記急速熱処理を施すことにより、ウエーハ表面から少なくとも５μｍの深さにわたってＲＩＥ欠陥を消滅させることができる。
　このようなものであれば、ＲＩＥ欠陥が存在しない領域をさらに深くすることができ、より確実に、デバイス領域にヒロックが形成されることもなく、平坦で、きれいな溝形成が可能になる。
　また、前記製造するアニールウエーハを、表面の外方拡散により酸素濃度が低下する領域の深さがウエーハ表面から３μｍ以内のものとすることができる。
　このようなものであれば、上述したように、例えば表面を極わずか研磨等することによって、表層において、酸素濃度の低下がなく強度が低下しないウエーハを容易かつコストをかけずに得ることが可能である。そのため、デバイス作製時に、ＳＴＩの底部で発生する応力に耐えられるようになり、スリップ転位発生を抑制できる。
　さらには、前記製造するアニールウエーハを、表面の外方拡散により酸素濃度が低下する領域の深さがウエーハ表面から２μｍ以内のものとすることができる。
　このように、ＲＴＰ処理のため、具体的には、表面の外方拡散により酸素濃度が低下する領域の深さをウエーハ表面から２μｍ以内というより狭い範囲に抑えることができ、表層の強度の低下を極わずかな領域とすることができる。
　また、前記急速熱処理を施すシリコン単結晶ウエーハを、４×１０１７以上９×１０１７ａｔｏｍｓ／ｃｍ３（ＪＥＩＤＡ）以下の濃度の酸素を含有するものとするのが好ましい。
　酸素濃度を４×１０１７ａｔｏｍｓ／ｃｍ３（ＪＥＩＤＡ）以上とすれば、ウエーハ強度が低下するのをより効果的に防ぐことができる。
　一方、９×１０１７ａｔｏｍｓ／ｃｍ３（ＪＥＩＤＡ）以下とすることにより、グローイン欠陥やグローイン酸素析出物のサイズが大きくなりすぎるのを防ぐことができ、急速熱処理の条件において必要以上に高温化／長時間化する必要性がなくなり、工業生産的に有利である。また、酸素濃度が高いと、過飽和度が高いため、デバイス工程熱処理で酸素が再び析出しＢＭＤが形成されることによりＲＩＥ欠陥が形成されるが、この際にＢＭＤすなわちＲＩＥ欠陥の発生がないＤＺ層の幅をデバイス動作領域より深くすることが難しくなるのを防ぐことができる。
　また、前記急速熱処理を施すシリコン単結晶ウエーハを、１×１０１１～１×１０１５ａｔｏｍｓ／ｃｍ３の濃度の窒素および／または１×１０１６～１×１０１７ａｔｏｍｓ／ｃｍ３の濃度の炭素を含有するものとすることができる。
　このような濃度範囲の窒素を含有させればウエーハ強度をより向上させることができる。また、バルク部でのＢＭＤの形成を促進することができ、高密度のＢＭＤが必要な時に有利である。
　また、上記濃度範囲の炭素を含有させれば、デバイス工程時の熱処理が低温長時間（例えば４００－６００℃）の場合、熱処理中に発生する酸素ドナーの形成が抑制される（リアライズ社　“シリコンの科学”　大見、新田監修　ｐ５４２参照）。
　なお、酸素ドナーについて簡単に説明すると、熱処理中に酸素が３－６個程度集まった複合体である酸素ドナーを形成し、２個の自由電子をシリコン中に供給する。これにより、シリコンの抵抗率が変化してしまい、ＭＯＳトランジスターの閾値Ｖｔｈを変化させてしまう。
　また炭素があると、５００－８００℃での熱処理によりＢＭＤをエンハンスすることが知られており、バルク部に高密度のＢＭＤが必要な時に有利である。
　そして、本発明は、上記アニールウエーハの製造方法により製造したアニールウエーハを用いてデバイスを製造するとき、ドライエッチングを行うことを特徴とするデバイスの製造方法を提供し、このとき、前記デバイスを撮像用デバイスとするのが好ましい。
　本発明のアニールウエーハの製造方法によって製造したアニールウエーハを、ＳＴＩに代表されるように、ドライエッチングでエッチングを行う工程が必要なデバイスの材料として用いることにより、エッチング中に酸素関連の欠陥や酸素析出物を起因としてヒロックが形成されるのを防止でき、均一なエッチングを達成することができる。
　一般に、ＢＭＤのウエーハ面内分布は結晶育成時に発生する酸素のストリエーションに沿って多重リング状に１００μｍ程度の幅を有して濃淡を伴って発生することが知られている（リアライズ社　“シリコンの科学”　大見、新田監修　ｐ１２８参照）。ＣＣＤやＣＭＯＳイメージセンサーの特性は、このＢＭＤの濃淡に影響を受けることが知られており、濃淡が、できるだけ少ないほうが望ましい。
　本発明によるアニールウエーハは、グローイン酸素析出物をＲＴＰ処理でいったん完全に溶解、消滅させることにより、結晶育成中に受ける熱履歴を完全にリセットする。あるいはグローイン酸素析出物のほとんど発生していない領域を使用しているため、デバイス工程の熱処理で発生するＢＭＤの濃淡は、当初のストリエーションパターンより、濃淡のコントラストが薄くなるのである。
　更には、結晶育成中の熱履歴を完全にリセットするだけではなく、ＲＴＰ処理中にバルクの面内に均一導入された空孔のために、ウエーハ全体に渡って均一なＢＭＤが発生する。
　これらの効果により、ＣＣＤやＣＭＯＳイメージセンサーの特性の面内バラツキを小さくすることができる。
　以上のように、本発明によればＣＯＰやＯＳＦ核等の酸素関連のグローイン欠陥やグローイン酸素析出物が、デバイス動作領域である表層には存在しないため、ＴＤＤＢ特性が良好なアニールウエーハを提供することができる。かつ、本発明によって得られたアニールウエーハを材料として、デバイス工程でドライエッチングでエッチングする際、有害となるヒロックが発生しないため、均一で高品質なエッチングが行える。
　しかもこの表層において、酸素濃度の低下は小さく極めて狭い領域であるため、強度低下がないウエーハを容易かつコストをかけずに供給することができる。
　
本発明のアニールウエーハの一例を示す概略図である。 本発明のアニールウエーハの製造方法の工程の一例を示す説明図である。 単結晶引き上げ装置の一例を示す概略図である。 予備試験によるシリコン単結晶インゴットの成長速度と各欠陥分布の関係を示す説明図である。 急速加熱・急速冷却装置の一例を示す概略図である。 実施例１０、比較例９における酸素濃度プロファイルを示すグラフである。 ＣＺ法で育成したシリコン単結晶インゴットの欠陥領域と引き上げ速度の関係を示す説明図である。 シリコン単結晶インゴットから切り出されたシリコン単結晶ウエーハの面内欠陥分布を示す説明図である。（ａ）全面がＮｖ領域の場合。（ｂ）ウエーハ中心部がＮｖ領域であり、外周部がＮｉ領域である場合。（ｃ）全面がＮｉ領域の場合。 ＲＩＥ法を用いた結晶欠陥の評価方法の概略を示す説明図である。（ａ）エッチング前の酸素析出物が形成されたシリコンウエーハ。（ｂ）エッチング後の酸素析出物を起因としてヒロックが形成されたシリコンウエーハ。 ＳＴＩの一例を示す概略図である。 シリコン単結晶の引き上げ速度Ｖ、引き上げたシリコン単結晶から得られたシリコン単結晶ウエーハをＲＴＰ処理するときの温度、ＲＴＰ処理後のウエーハについてＴＤＤＢ特性を評価した結果の関係を示した説明図である。
　以下では、本発明の実施の形態について、図を参照しながら詳細に説明するが、本発明はこれに限定されるものではない。
　近年のデバイスにおいては、デバイス動作領域には酸素関連のグローイン欠陥やグローイン酸素析出物がなく、ＴＤＤＢ特性の低下が抑えられ、しかも酸素濃度の低下しないウエーハが有効である。
　そこで、本発明者らは、従来技術について考察するとともに、上記のようなウエーハを得るために、ＲＴＰ処理やＴＤＤＢ特性、ＲＩＥ欠陥、さらにはウエーハ表層の酸素濃度の関係について鋭意研究を行った。
　まず、前述した特許文献２には、ＳｉウエーハとしてＶａやＩの凝集体の存在しない単結晶のＮ領域から切り出し、ウエーハ全面がＮ領域からなるウエーハをＲＴＰ処理する方法が記載されている。
　この方法の場合は、材料となるシリコンウエーハ中にグローイン欠陥が存在しないため、ＲＴＰ処理しても問題ないように考えられるが、全面がＮ領域のシリコンウエーハを準備し、ＲＴＰ処理を行った後、酸化膜の長期信頼性である経時破壊特性であるＴＤＤＢ特性を測定すると、ウエーハのＮｖ領域においてＴＺＤＢ特性は殆ど低下しないが、ＴＤＤＢ特性が低下する場合がある（特許文献１参照）。
　図１１は、特許文献１に記載されたシリコン単結晶の引き上げ速度Ｖ、引き上げたシリコン単結晶から得られたシリコン単結晶ウエーハをＲＴＰ処理するときの温度、ＲＴＰ処理後のウエーハについてＴＤＤＢ特性を評価した結果（○：良好、△：やや低下、×：低下）の関係を示した説明図である。
　以下、簡単に説明すると、引き上げ速度Ｖが０．５６ｍｍ／ｍｉｎ以下の場合、すなわちウエーハ全面がＮｉ領域の場合、そのウエーハをＲＴＰ処理し、その後にＴＤＤＢ特性を評価すると、ＲＴＰ処理温度とは無関係にＴＤＤＢ特性は良好である。
　しかしながら、０．５７ｍｍ／ｍｉｎで引き上げられたシリコン単結晶インゴットから切り出されたウエーハの場合は、ＲＴＰ処理温度が１１９０℃以上になると酸化膜の真性故障モードであるγモードの良品率が低下しており、１２７０℃でも低下したままであることが判る。
　該ウエーハは、図８（ｂ）で示したウエーハに相当し、ウエーハ中心がＮｖ領域でその外周部にＮｉ領域が存在するウエーハである。
　ここで、本発明者らが行った実験結果ではＲＴＰ処理によりＴＤＤＢ特性が低下しているのに対して、特許文献５に開示された結果では１２００℃以上の温度でＲＴＰ処理するとＴＺＤＢ特性、ＴＤＤＢ特性は共に改善しており、矛盾しているように考えられる。
　特許文献１と特許文献５との違いは、特許文献１がＮｖ領域とＮｉ領域混在のウエーハを用いてＮＨ３とＡｒガスの混合ガス雰囲気中でＲＴＰ処理しているのに対して、特許文献５に開示された実験では、点欠陥である空孔が凝集したグローイン欠陥であるＣＯＰが発生しているＶ－Ｒｉｃｈ領域のウエーハを、水素ガス中でＲＴＰ処理した後にＴＤＤＢ特性の評価を行っている点にある。
　特許文献２には、水素ガス雰囲気のＲＴＰ処理は、ＡｒガスやＡｒガスとＮ２ガス混合雰囲気のＲＴＰ処理に比べてＣＯＰ分解性が高いことが開示されている。
　また特許文献５には、ＲＴＰ処理後に１０５０℃で３０分の酸化処理をすると、ＴＺＤＢ、ＴＤＤＢ特性が１５－２０％程度低下することも報告されている。
　これらのことから判断すると、特許文献５においては、Ｈ２ガス雰囲気のＲＴＰ処理で、表面あるいは表面から極浅の領域のみのＣＯＰは消滅したためＴＤＤＢ特性は回復したが、ＲＴＰ処理後に１０５０℃で３０分酸化処理し、極薄の酸化膜を形成後に酸化膜を除去して、表層の極浅の領域を除去するとＴＤＤＢ特性が低下している。すなわち、酸化膜の厚さの分だけ除去された深さの位置にあったＣＯＰは完全には分解できていないことを意味している。
　特開２００９－２４９２０５号公報で本発明者らが報告したように、Ｎｖ領域にはグローイン酸素析出物が存在している領域、すなわちＲＩＥ欠陥が存在する領域がある。特許文献１の実験は１２７０℃以下の温度でかつ欠陥分解性がＨ２ガスより劣るＮＨ３とＡｒ混合雰囲気でＲＴＰ処理しており、この温度範囲では、Ｎｖ領域に存在するグローイン酸素析出物が完全には溶解しなかったためＴＤＤＢが低下したと考えられる。
　以上の説明により、特許文献１と特許文献５に矛盾がないことが判る。
　また、特許文献６の実施例には、ＯＳＦ領域とＮ領域が混在するウエーハを水素ガス中で１１３５℃程度の温度でＲＴＰ処理することによりＴＺＤＢ特性が改善することが開示されている。
　さらにはＲＴＰ処理後に２００ｎｍの酸化処理を行ってもＴＺＤＢ特性は低下しないことから、少なくとも表面から２００ｎｍまではＴＺＤＢ特性を低下させる欠陥は存在しないと言える。
　しかしながら、ＴＺＤＢ特性に影響を与える欠陥や酸素析出物よりもさらに小さなものによって低下するＴＤＤＢ特性の評価がされていないため、この領域に本当に欠陥が存在しないかどうかは不明である。
　この結果と特許文献１の本発明者らの実験結果を照合すれば、特許文献６の実施例では、デバイス動作領域である表面から１μｍまで、さらには表面から３μｍまでの領域全体の欠陥や酸素析出物を消滅できていないことが類推できる。
　以上のような考察を踏まえ、さらに調査を行い、ＲＴＰ処理後にＴＤＤＢ特性が低下する原因を、本発明者らがＲＩＥ法を用いて鋭意検討を行った。
　その結果、例えば特開２００９－２４９２０５号公報に記載したようにＮｖ領域にはＲＩＥ欠陥が存在する領域と存在しない領域があり、ＲＩＥ欠陥が存在しない領域ではＴＤＤＢ特性の低下が発生しないことを見出し、ＴＤＤＢ特性が低下する領域は、特には、Ｎｖ領域でかつＲＩＥ法で検出される欠陥が存在する領域であることを見出した。
　更には、ＴＤＤＢ特性は低下しない場合でもＲＩＥ法によるＲＩＥ欠陥が検出される場合があることを見出した。ＲＩＥ欠陥はあっても、そのサイズが小さい場合はＴＤＤＢ特性が低下しないことも見出した。すなわちＲＩＥ法による欠陥評価方法はＴＤＤＢ特性より欠陥検出精度が高いことを見出した。
　デバイスは微細化、高性能化が今後も進むことから、現状のＴＤＤＢ特性では欠陥が検出されないウエーハであっても、ＲＩＥ欠陥が存在するウエーハの場合は、将来問題になる可能性がある。このためＲＩＥ欠陥がないウエーハが将来、必要になると考えられる。本発明者らはこのような見識に基づいて、ＲＩＥ欠陥の評価を鋭利検討を行った。その結果１２７０℃以下でのＲＴＰ処理を行ったときにはＮｖ領域に存在するＲＩＥ欠陥は殆ど消滅することがなく、これがＴＤＤＢ特性の低下原因であることを見出した。逆にＲＴＰ温度が１２９０℃以上になるとＲＩＥ欠陥は急激に減少し、１３００℃より高い温度でＲＴＰ処理することによって、ＲＩＥ欠陥はほぼ完全に消滅させることができ、さらにＴＤＤＢ特性を再び改善することができることを本発明者らは見出した。これに加えて、このような高い温度でのＲＴＰ処理であれば、ＯＳＦ核も消滅させることができ、したがってＯＳＦ核によるＴＤＤＢ特性の悪化を防ぐことができ、ＯＳＦ領域も利用可能であることを発見した。
　しかも、ＲＴＰ処理であるため、表面からの外方拡散によるウエーハ表層における酸素濃度の低下も、極わずかの深さの領域にとどめることができる。
　本発明者らは、これらのことを見出して本発明を完成させた。
　以下、本発明のアニールウエーハについて説明する。
　図１は、本発明のアニールウエーハの一例である。本発明のアニールウエーハ１は、ＣＺ法により育成されたシリコン単結晶インゴットから製造されたものであり、より具体的には、全面がＯＳＦ領域、全面がＯＳＦ領域の外側のＮ領域、あるいはこれらの領域が混合した領域からなるシリコン単結晶インゴットから切り出したシリコン単結晶ウエーハに対し、ＲＴＰ処理を施すことによって得られたものである。
　このアニールウエーハ１はＲＴＰ処理されたものであるので、表面の外方拡散により酸素濃度が低下する領域は、ウエーハ表面から３μｍ以内、さらには２μｍ、あるいは１μｍ以内にとどめられている。また、その３μｍ（さらには２μｍ）よりも深い領域では、ＣＺ法により育成中に取り込まれた酸素の濃度で均一になっている。したがって、ＲＩＥ欠陥がフリーな領域が表面から１μｍ以上、さらには表面から５μｍ以上という深さのものであると、必要とあらばウエーハ表層の１～３μｍという極わずかな深さを研磨等することによって除去すれば、酸素濃度分布が深さ方向で均一でウエーハ表層で低下していることもなく、強度低下がないウエーハを容易に得ることができる。そしてそのウエーハは強度低下がないため、デバイス作製時、ＳＴＩの底部で発生する応力に耐えられるようになり、スリップ転位発生を抑制できる。
　これに対して、ＲＴＰ処理ではなく、長時間の熱処理が施されたものであれば、ウエーハ表層における外方拡散による酸素濃度の低下領域は比較的深くまで広がっているため、強度低下のないウエーハを得るには、その分だけ、より深い領域まで厚く研磨する必要性が生じてしまう。このため、コストや手間がかかってしまう。
　また、本発明のアニールウエーハ１では、ウエーハ表面から少なくとも１μｍの深さにわたってＲＩＥ欠陥が存在しておらず、しかも、ＴＤＤＢ特性を測定した場合、酸化膜の真性故障モードであるγモードの良品率が８０％以上である。
　ＲＩＥ欠陥が存在しない、すなわち酸素関連の欠陥が存在しない領域は、深さ１μｍ以上もの範囲にわたっているので、最先端デバイスの動作領域である１μｍ以上の深さにわたってＲＩＥ欠陥が存在しないものとなる。また、さらには、酸素関連のＲＩＥ欠陥が存在しない領域を５μｍ以上深くした場合は、たとえ上記のように酸素濃度が低下しているウエーハ表面から深さ３μｍ以内の領域を除去したとしても、１μｍ以上の深さにわたってＲＩＥ欠陥は存在しないので、デバイス工程でＲＩＥ装置を用いてＳＴＩの溝を形成する際に、その酸素関連の欠陥を起因としてヒロックが形成されるのを防ぐことができる。
　なお、急速熱処理が施されるシリコン単結晶ウエーハは、全面がＮｖ領域、または全面がＮｉ領域、あるいはこれらの領域が混合した領域からなるシリコン単結晶インゴットから切り出されたものとすることができる。このような領域は、ＯＳＦ核をほとんど含まないため、ＯＳＦ領域を含む場合よりも、ＲＩＥ欠陥がより確実に存在しないものとすることができる。
　また、ＯＳＦ領域を含む場合（例えばＯＳＦ領域とＮｖ領域の混合）であっても、急速熱処理によりＯＳＦ核を消滅させることができ、表層にＲＩＥ欠陥が存在しないものとなる。
　次に、上記のような本発明のアニールウエーハを製造することができる、本発明のアニールウエーハの製造方法について説明する。
　図２に示すように、本発明では、まず、全面がＯＳＦ領域、全面がＯＳＦ領域の外側のＮ領域、あるいはこれらの領域が混合した領域からなるシリコン単結晶インゴットを引き上げ速度を制御して育成する。次に、このインゴットからシリコン単結晶ウエーハを切り出す。得られたウエーハは、全面がＯＳＦ領域、または全面がＯＳＦ領域の外側のＮ領域、あるいはこれらの領域が混合した領域からなるウエーハとなる。そして、このシリコン単結晶ウエーハに対して、１３００℃より高く１４００℃以下の温度で１－６０秒間の急速熱処理を施してアニールウエーハを製造する。
　以上のような工程によって、ウエーハ表面から少なくとも１μｍの深さにわたってＲＩＥ欠陥を消滅させる。
　なお、育成するシリコン単結晶インゴットの直径等は特に限定されず、例えば１５０ｍｍ～３００ｍｍ、あるいはそれ以上とすることができ、用途に合わせて所望の大きさに育成することができる。
　また、育成するシリコン単結晶インゴットの欠陥領域については、上記のように、全面がＯＳＦ領域、全面がＯＳＦ領域の外側のＮ領域、あるいはこれらの領域が混合した領域からなるものを育成すれば良い。ＯＳＦ領域を含む場合であっても、後に行う高温のＲＴＰ処理によりＯＳＦ核を消滅させることができ、ウエーハ表面から十分な深さの領域にＲＩＥ欠陥が存在しないものを製造することができる。さらには、Ｎｖ領域を含むものを育成すれば、ＴＤＤＢ特性の良品率の低下を防止するにあたって特に有効である。
　まず、本発明の製造方法を実施可能な単結晶引き上げ装置について説明する。図３に単結晶引き上げ装置３０を示す。この単結晶引き上げ装置３０は、引き上げ室３１と引き上げ室３１中に設けられたルツボ３２とルツボ３２の周囲に配置されたヒータ３４と、ルツボ３２を回転させるルツボ保持軸３３及びその回転機構（図示せず）と、シリコンの種結晶を保持するシードチャック４１と、シードチャック４１を引き上げるワイヤ３９とワイヤ３９を回転または巻き取る、巻き取り機構（図示せず）を備えて構成されている。ルツボ３２は、その内側のシリコン融液（湯）３８を収容する側には石英ルツボが設けられ、その外側には黒鉛ルツボが設けられている。また、ヒータ３４の外側周囲には断熱材３５が配置されている。
　また製造条件に合わせて、図３のように環状の黒鉛筒（整流筒）３６を設けたり、結晶の固液界面３７の外周に環状の外側断熱材（図示せず）を設けることもできる。さらに、冷却ガスを吹き付けたり、輻射熱を遮って単結晶を冷却する筒状の冷却装置を設けることも可能である。
　また、引き上げ室３１の水平方向の外側に、図示しない磁石を設置し、シリコン融液３８に水平方向あるいは垂直方向の磁場を印加することによって、融液の対流を抑制し、単結晶の安定成長をはかる、いわゆるＭＣＺ法を用いることができる。
　これらの装置の各部は、例えば従来と同様のものとすることができる。
　以下に、上記の単結晶引き上げ装置３０による単結晶育成方法の一例について説明する。
　まず、ルツボ３２内でシリコンの高純度多結晶原料を融点（約１４２０℃）以上に加熱して融解する。次に、ワイヤ３９を巻き出すことにより、シリコン融液３８の表面略中心部に種結晶の先端を接触または浸漬させる。その後、ルツボ保持軸３３を適宜の方向に回転させるとともに、ワイヤ３９を回転させながら巻き取り種結晶を引き上げることにより、シリコン単結晶インゴット４０の育成を開始する。
　以後、引き上げ速度と温度を適切に調整することにより、略円柱形状のシリコン単結晶４０を得る。
　この所望の引き上げ速度（成長速度）を効率よく制御するにあたっては、例えば、引き上げ速度を変化させながらインゴットを育成し、引き上げ速度と欠陥領域の関係を調査する予備試験を行い、その後、その関係に基づいて、改めて、本試験で引き上げ速度を制御して所望の欠陥領域が得られるようにシリコン単結晶インゴットを製造することができる。
　以下に、上記予備試験および本試験について説明する。
　予備試験では、シリコン単結晶インゴットを引き上げる際に、成長速度を０．７ｍｍ／ｍｉｎから０．４ｍｍ／ｍｉｎの範囲で結晶頭部から尾部にかけて漸減させるように制御した。結晶の酸素濃度は６×１０１７～７×１０１７ａｔｏｍｓ／ｃｍ３（ＪＥＩＤＡ）となるように単結晶を作製した。
　引き上げた単結晶インゴットを結晶軸方向に縦割り切断して、複数の板状ブロックを作製した。
　この板状ブロックの１つは、結晶軸方向に１０ｃｍ毎の長さに切断し、ウエーハ熱処理炉で６５０℃、２時間、窒素雰囲気中で熱処理し、その後８００℃まで昇温し、４時間保持した後、酸素雰囲気に切り替えて１０００℃まで昇温し、１６時間保持した後、冷却し取り出した。
　その後、Ｘ線トポグラフィー像を撮影し、その後、ＳＥＭＩＬＡＢ社製ＷＴ－８５によりウエーハライフタイムのマップを作成した。
　また２つ目はｗｅｔ酸素雰囲気で１１００℃で１時間のＯＳＦ熱処理後にセコエッチングしてＯＳＦの分布状況を確認した。
　これらの知見に基づいて、Ｖ－Ｒｉｃｈ領域、ＯＳＦ領域、Ｎｖ領域、Ｎｉ領域、Ｉ－Ｒｉｃｈ領域を特定した。この予備試験によるシリコン単結晶インゴットの成長速度と各欠陥分布を図４に示す。
　引き上げた単結晶の各境界の成長速度の一例を以下に示す。
　Ｖ－Ｒｉｃｈ／ＯＳＦ領域境界：　　０．５９１ｍｍ／ｍｉｎ
　ＯＳＦ消滅境界　　　　　　　：　　０．５８１ｍｍ／ｍｉｎ
　Ｎｖ／Ｎｉ領域境界　　　　　：　　０．５２０ｍｍ／ｍｉｎ
　Ｎｉ／Ｉ－Ｒｉｃｈ領域境界　：　　０．５０３ｍｍ／ｍｉｎ
　ここで、本試験として、上記の成長速度と欠陥分布の関係を踏まえ、欠陥領域を同定したのと同一のＨＺ構造を用い、所望の欠陥領域を有するように、新たに引き上げ速度を制御してシリコン単結晶インゴット４０を育成する。
　例えば、図４の場合、引き上げ速度Ｖが０．５８６ｍｍ／ｍｉｎになるように制御しながらシリコン単結晶を育成し、径方向に切り出せば、ウエーハ中心部にＯＳＦ領域が存在し、その外周部がＮｖ領域となっている、ＯＳＦ領域とＮｖ領域の混合ウエーハを得ることができる（以下ＯＳＦ＋Ｎｖウエーハという）。
　また、引き上げ速度Ｖが０．５１５ｍｍ／ｍｉｎになるように制御しながらシリコン単結晶を育成して径方向に切り出せば、ウエーハ中心部にＮｖ領域が存在し、その外周部にＮｉ領域が存在するＮｖ領域とＮｉ領域の混合ウエーハを得ることができる（以下Ｎｖ＋Ｎｉウエーハという）。
　当然これらの欠陥領域に限定されず、引き上げ速度、さらにはＨＺ構造等を調整し、径方向において所望の欠陥領域を有するシリコン単結晶インゴットを育成することができる。
　また、育成するシリコン単結晶インゴットの酸素濃度についても特に限定されず、例えば、４×１０１７以上９×１０１７ａｔｏｍｓ／ｃｍ３（ＪＥＩＤＡ）以下の濃度の酸素を含有するように育成することができる。
　４×１０１７ａｔｏｍｓ／ｃｍ３（ＪＥＩＤＡ）以上とすることにより、ウエーハ強度の低下をより効果的に防ぐことができる。
　また、９×１０１７ａｔｏｍｓ／ｃｍ３（ＪＥＩＤＡ）以下とすることにより、グローイン欠陥やグローイン酸素析出物のサイズが大きくなりすぎるのを防ぐことができ、急速熱処理の条件において必要以上に高温化／長時間化する必要性がなくなり、工業生産的に有利である。また、酸素濃度が高いと、過飽和度が高いため、デバイス工程熱処理で酸素が再び析出したＢＭＤによりＲＩＥ欠陥が形成されるが、この際にＲＩＥ欠陥の発生がないＤＺ層の幅をデバイス動作領域より深くすることが難しくなるのを防ぐことができる。
　また、目的に応じて、窒素をドープすることができる。窒素をドープする場合、例えば、１×１０１１～１×１０１５ａｔｏｍｓ／ｃｍ３の濃度の窒素をドープすることができる。このようにすれば、ウエーハ強度の向上やバルク部でのＢＭＤ形成の促進を図ることができる。
　さらには、例えば、１×１０１６～１×１０１７ａｔｏｍｓ／ｃｍ３の濃度の炭素をドープすることができる。デバイス工程時の熱処理が低温長時間（例えば４００－６００℃）の場合、熱処理中に発生する酸素ドナーの形成を抑制することができる。また、バルク部でのＢＭＤの形成の促進を図ることができる。
　上記のようにして所望の欠陥領域を有するシリコン単結晶インゴットを育成し、それから切り出したシリコン単結晶ウエーハに対し、急速加熱・急速冷却装置を用いて急速熱処理を施す。図５に急速加熱・急速冷却装置の一例を示す。
　この急速加熱・急速冷却装置１２は、石英からなるチャンバー１３を有し、このチャンバー１３内でシリコン単結晶ウエーハ２１を急速熱処理できるようになっている。加熱は、チャンバー１３を上下左右から囲繞するように配置される加熱ランプ１４（例えばハロゲンランプ）によって行う。この加熱ランプ１４はそれぞれ独立に供給される電力を制御できるようになっている。
　ガスの排気側は、オートシャッター１５が装備され、外気を封鎖している。オートシャッター１５は、ゲートバルブによって開閉可能に構成される不図示のウエーハ挿入口が設けられている。また、オートシャッター１５にはガス排気口２０が設けられており、炉内雰囲気を調整できるようになっている。
　そして、シリコン単結晶ウエーハ２１は石英トレイ１６に形成された３点支持部１７の上に配置される。トレイ１６のガス導入口側には、石英製のバッファ１８が設けられており、酸化性ガスや窒化性ガス、Ａｒガス等の導入ガスがシリコン単結晶ウエーハ２１に直接当たるのを防ぐことができる。
　また、チャンバー１３には不図示の温度測定用特殊窓が設けられており、チャンバー１３の外部に設置されたパイロメータ１９により、その特殊窓を通してシリコン単結晶ウエーハ２１の温度を測定することができる。
　急速加熱・急速冷却装置１２もまた、従来と同様のものを用いることができる。
　このような急速加熱・急速冷却装置を用い、シリコン単結晶ウエーハに急速熱処理を施すが、このとき、Ａｒガスまたは水素ガス等の非酸化性／非窒化性ガス雰囲気、あるいはＮ２ガス、ＮＨ３ガス等の窒化性ガス雰囲気、あるいはこれらの混合ガス雰囲気中で行うことによって、ＲＴＰ処理でバルクにＶａが注入、凍結される。そのため、ウエーハ出荷段階ではＢＭＤは形成されていないが、デバイス熱処理中に表層はＲＩＥ欠陥のないＤＺ層が確保されたまま、バルクにはＢＭＤがより多く得られることになり、ゲッタリング能力の高いウエーハを提供することができる。
　またＮ２やＮＨ３ガス等の窒化性ガス雰囲気を含むガス中でＲＴＰ処理を行うと、ＲＴＰ処理中にＮ原子がウエーハ中に導入されるため、ウエーハ強度が向上するというメリットもある。
　逆に、ＲＴＰ処理を酸素ガス雰囲気で行えば、Ｉが注入、凍結されるため、デバイス工程の熱処理中に発生するＢＭＤ形成を抑制することが可能となる。
　これらは用途に合わせて適切なガス雰囲気にすれば良い。
　このときの熱処理条件としては、急速加熱して１３００℃より高く１４００℃以下の温度で１－６０秒間熱処理し、急速冷却すれば良く、例えば、５０℃／秒の昇温速度で昇温し、上記熱処理を行った後、５０℃／秒の降温速度で降温することができる。この昇温速度、降温速度は適宜設定することができる。
　熱処理時間は１－６０秒間行えば良いが、例えばＯＳＦ領域を含むウエーハ（全面ＯＳＦ、ＯＳＦ領域とＮｖ領域の混合、ＯＳＦ領域とＮ領域の混合）の場合は１０－６０秒間熱処理すれば特に好ましく、シリコン単結晶ウエーハ２１におけるＯＳＦ核のサイズの大きさ等によって、その都度、上記範囲内で適切に調整することができる。例えば、ＯＳＦ核のサイズが元々比較的大きければ、保持時間を比較的長く設定すれば良い。スリップ転位の発生、コスト面、外方拡散による酸素濃度の低下の防止の面から、適切な熱処理時間を設定することができる。
　逆にＯＳＦ領域を含まず、ウエーハ全面がＮ領域からなるウエーハを急速熱処理する場合は、ＯＳＦ核を消滅させる必要がなくなるため、熱処理時間もより短時間（１－６０秒間）の熱処理を行えば十分であり、Ｎ領域、特にＮｖ領域に存在するグローイン酸素析出物のサイズに応じて保持時間を設定すれば良い。この場合も、スリップ転位の発生、コスト面、外方拡散による酸素濃度の低下の防止の面から、適切な熱処理時間を設定することができる。
　以上のような急速熱処理を施すことにより、ウエーハ表面から少なくとも１μｍの深さにわたってＲＩＥ欠陥を消滅させたアニールウエーハ１を製造することができ、ＳＴＩの溝の形成時にヒロックが形成されることもない。さらには急速熱処理の熱処理時間の調整等により、５μｍ以上の深さにわたってＲＩＥ欠陥のない領域とすることができる。
　また、ＴＤＤＢ特性の良品率が優れ、しかも、表面からの外方拡散による酸素濃度が低下する領域をウエーハ表面から３μｍ以内、あるいは２μｍ以内や１μｍ以内にとどめることができるので、その僅かな表層を必要に応じて研磨等で除去すれば、ウエーハ表層で強度低下が無いウエーハを簡単に得ることができる。ＲＩＥ欠陥のない領域を考慮して上記表層の研磨等を行うことができる。したがって、デバイス作製時、ＳＴＩの底部で発生する応力に耐えられるようになり、スリップ転位発生を抑制できる。
　そして、このような本発明のアニールウエーハの製造方法により製造したアニールウエーハを用い、例えば、ＣＣＤやＣＭＯＳイメージセンサー等の撮像用デバイスを製造することができる。ＳＴＩに代表されるように、ドライエッチングでエッチングを行う工程が必要なデバイスの材料として本発明のウエーハを用いることにより、エッチング中に酸素関連の欠陥や酸素析出物を起因としてヒロックが形成されるのを防止でき、均一なエッチングを達成することができる。
　
　以下、実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
　（実施例１－６、比較例１－８）
　図３の単結晶引き上げ装置を用い、横磁場を印加して、ＭＣＺ法により、様々な欠陥領域のシリコン単結晶インゴット（直径１２インチ（３００ｍｍ）、方位＜１００＞、導電型ｐ型）を育成し、そこから切り出したシリコン単結晶ウエーハに図５の急速加熱・急速冷却装置（ここでは、ＡＭＡＴ社製ＶＡＮＴＡＧＥ）を用い、Ａｒガス雰囲気中で５０℃／秒の昇温速度で室温より急速昇温し、１２００－１３５０℃の最高温度で１－１０秒間保持した後、５０℃／秒の降温速度で急速冷却した。
　なお、シリコン単結晶インゴットの成長速度および欠陥領域の関係に関する予備試験では、図４と同様の関係が得られ、この関係を基にして、本試験で所望の欠陥領域を有するインゴットを育成した。
　各例の条件は以下の通りである。実施例１－６では本発明のアニールウエーハの製造方法を実施した。
　（実施例１）（ＯＳＦ＋Ｎｖ）
　引き上げ速度：０．５８５ｍｍ／ｍｉｎ、　ＲＴＰ処理温度：１３２０℃
　ＲＴＰ保持時間：１０秒
　（実施例２）（ＯＳＦ＋Ｎｖ）
　引き上げ速度：０．５８５ｍｍ／ｍｉｎ、　ＲＴＰ処理温度：１３５０℃
　ＲＴＰ保持時間：１０秒
　（実施例３）（Ｎｖ＋Ｎｉ）
　引き上げ速度：０．５１０ｍｍ／ｍｉｎ、　ＲＴＰ処理温度：１３２０℃
　ＲＴＰ保持時間：１０秒
　（実施例４）（Ｎｖ＋Ｎｉ）
　引き上げ速度：０．５１０ｍｍ／ｍｉｎ、　ＲＴＰ処理温度：１３５０℃
　ＲＴＰ保持時間：１０秒
　（実施例５）（Ｎｖ＋Ｎｉ）
　引き上げ速度：０．５１０ｍｍ／ｍｉｎ、　ＲＴＰ処理温度：１３２０℃
　ＲＴＰ保持時間：１秒
　（実施例６）（Ｎｖ＋Ｎｉ）
　引き上げ速度：０．５１０ｍｍ／ｍｉｎ、　ＲＴＰ処理温度：１３２０℃
　ＲＴＰ保持時間：５秒
　（比較例１）（ＯＳＦ＋Ｎｖ）
　引き上げ速度：０．５８５ｍｍ／ｍｉｎ、　ＲＴＰ処理なし
　（比較例２）（ＯＳＦ＋Ｎｖ）
　引き上げ速度：０．５８５ｍｍ／ｍｉｎ、　ＲＴＰ処理温度：１２５０℃
　ＲＴＰ保持時間：１０秒
　（比較例３）（ＯＳＦ＋Ｎｖ）
　引き上げ速度：０．５８５ｍｍ／ｍｉｎ、　ＲＴＰ処理温度：１２７０℃
　ＲＴＰ保持時間：１０秒
　（比較例４）（ＯＳＦ＋Ｎｖ）
　引き上げ速度：０．５８５ｍｍ／ｍｉｎ、　ＲＴＰ処理温度：１２９０℃
　ＲＴＰ保持時間：１０秒
　（比較例５）（Ｎｖ＋Ｎｉ）
　引き上げ速度：０．５１０ｍｍ／ｍｉｎ、　ＲＴＰ処理なし
　（比較例６）（Ｎｖ＋Ｎｉ）
　引き上げ速度：０．５１０ｍｍ／ｍｉｎ、　ＲＴＰ処理温度：１２５０℃
　ＲＴＰ保持時間：１０秒
　（比較例７）（Ｎｖ＋Ｎｉ）
　引き上げ速度：０．５１０ｍｍ／ｍｉｎ、　ＲＴＰ処理温度：１２７０℃
　ＲＴＰ保持時間：１０秒
　（比較例８）（Ｎｖ＋Ｎｉ）
　引き上げ速度：０．５１０ｍｍ／ｍｉｎ、　ＲＴＰ処理温度：１２９０℃
　ＲＴＰ保持時間：１０秒
　ＲＴＰ処理完了後、４００℃前後でウエーハを取り出す際に、極薄い酸化膜が形成されるため、その後、それぞれ、５％ＨＦに浸漬し、ＲＴＰ処理で表面に形成された酸化膜を除去した後、表面を１μｍ程度ポリッシュしたサンプルを３枚ずつ作成した。
　１枚目はｗｅｔ酸素雰囲気で１１００℃で１時間のＯＳＦ熱処理後に、セコエッチングを行い、顕微鏡にてＯＳＦ評価を行った。
　２枚目のサンプルはマグネトロンＲＩＥ装置（Ａｐｐｌｉｅｄ　Ｍａｔｅｒｉａｌｓ社製Ｃｅｎｔｕｒａ）を用いてエッチングを行った。その後レーザー散乱方式の異物検査装置（ＫＬＡ―Ｔｅｎｃｏｒ社製　ＳＰ１）でエッチング後のヒロックを計測した。またヒロックの個数を電子顕微鏡を用いて計測し、欠陥密度を算出した。
　３枚目は酸化膜耐圧特性であるＴＤＤＢ特性を評価した。評価に用いたＭＯＳ構造はゲート酸化膜厚さ：２５ｎｍ、電極面積：４ｍｍ２であり、α、β、γモードの判定基準はそれぞれ初期破壊、５Ｃ／ｃｍ２より小、５Ｃ／ｃｍ２以上である。
　表１に、各サンプルのＯＳＦ密度、ＲＩＥ法で検出された欠陥密度とＴＤＤＢのγモードの良品率測定結果を示す。実施例１－６では、本発明のアニールウエーハを得ることができた。
Figure JPOXMLDOC01-appb-T000001
　表１から明確なように、ＯＳＦ＋ＮｖウエーハにおいてはＲＴＰ処理後のＯＳＦ密度はＲＴＰ温度が高くなるにつれて急激に減少しており、１２９０℃でＯＳＦは完全に消滅している。ＲＩＥ欠陥もＲＴＰ温度が高温になるほど減少しているが、ＯＳＦより緩やかな減少であり、特に１２７０℃以下の温度領域ではＲＩＥ欠陥は殆ど消滅しないことが分かる。ＲＴＰ温度が１２９０度以上になるとＲＩＥ欠陥は急激に減少、１３００℃より高温でＲＴＰ処理した場合は完全に消滅している。ＴＤＤＢの良品率はＲＴＰ温度が１２９０℃までは殆ど改善が見られないが、ＲＩＥ欠陥が完全に消滅した１３２０℃以上のＲＴＰ温度では急激に回復している。
　他方、Ｎｖ＋Ｎｉウエーハの場合、いずれのＲＴＰ温度でもＯＳＦは発生していない。ＲＩＥ欠陥は、この場合もＲＴＰ温度が高くなるにつれて緩やかに減少しており、１３２０℃のＲＴＰ処理において、１秒～１０秒の急速熱処理いずれの場合も完全に消滅しており、同時にＴＤＤＢの良品率も８０％以上に回復している。
　ここでＲＴＰ処理が未実施（比較例５）の場合、ＲＩＥ欠陥は２１０個／ｃｍ２と高いにも拘わらず、ＴＤＤＢの良品率が９２％と高くなっている。
　この原因については、ＲＩＥ欠陥の密度は多いが、欠陥サイズが小さい、あるいはＴＤＤＢ特性を悪化させるような形態の酸素析出物になっていないと考えられる。
　古典的な核形成理論によると、熱処理温度の臨界サイズ以上の析出物は消滅せずに成長し、臨界サイズ以下の析出物は消滅することが知られている。
　Ｎｖ領域に存在するグローイン酸素析出物すなわちＲＩＥ欠陥のサイズは１２９０℃の臨界サイズより大きいため、１３００℃以下でＲＴＰした場合には、析出物が成長した。あるいはＡｒ雰囲気のＲＴＰ処理ではバルク中にＶａが注入・凍結され、高温ほど、その濃度が増大することから、ＲＴＰ処理で欠陥が消滅・縮小する効果とＶａ注入によりＴＤＤＢ特性を低下させる欠陥が生成し、１３００℃以下では後者の影響が前者の影響より大きいため、ＴＤＤＢ特性は低下し、１３００℃より高温では前者の影響が後者の影響より大きくなるため、ＴＤＤＢ特性が改善すると考えられる。
　また、ＴＤＤＢ特性は、いずれの場合もＲＴＰ処理温度が１３００℃以下の場合（比較例１－８）は、１２５０℃のＲＴＰ処理で一旦ＴＤＤＢ特性のγモードの良品率が低下し、その後、特にＯＳＦ＋Ｎｖウエーハの場合、ほとんど回復せず低下したままであることが分かる。
　グローイン欠陥であるＯＳＦ核が含まれるＯＳＦ＋Ｎｖウエーハと比較してＮｖ＋Ｎｉウエーハが１２９０℃で比較的高い良品率を示したのは、Ｎｖ＋Ｎｉウエーハにはグローイン欠陥は存在せず、グローイン酸素析出物のみ存在しているため、より低温でＴＤＤＢ特性が回復したと考えられる。
　しかしながら１２９０℃でＲＴＰ処理した場合のＴＤＤＢ特性のγモード良品率は７３％であり、完全に回復させるには１３００℃より高温でＲＴＰ処理する必要があることがわかる。
　他方、１３００℃より高い温度でＲＴＰ処理した場合（実施例１―６）には、ＴＤＤＢ特性のγモード良品率は８０％以上となっており、十分に回復したことが判る。ＲＩＥ欠陥も消滅している。
　ＲＴＰ保持時間に関しては、ＯＳＦ＋Ｎｖウエーハの場合は１３２０℃で１０秒間保持でγモードが８０％となった。このように、十分な酸化膜耐圧をより確実に得るには、１３００℃より高い温度で１０秒間以上保持することが好ましい。一方、Ｎｖ＋Ｎｉウエーハの場合は、１３２０℃で保持時間が１秒間でもγモード良品率は８６％であり、十分に高い良品率が得られている。これは前述したようにＯＳＦ領域を含んでいないため、ＯＳＦ核がウエーハバルク内にもともと存在しないことから、Ｎ領域、特にＮｖ領域に存在するグローイン酸素析出物を溶解するだけでよいことが原因である。
　（実施例７－９、参考例１）
　図４に示すシリコン単結晶インゴットの成長速度および欠陥領域の関係に基づいて、ＯＳＦ＋ＮｖウエーハとＮｖ＋Ｎｉウエーハを各６枚ずつ準備し図５の急速加熱・急速冷却装置（ここでは、ＡＭＡＴ社製ＶＡＮＴＡＧＥ）を用い、Ａｒガス雰囲気中で５０℃／秒の昇温速度で室温より急速昇温し、１３２０℃の最高温度で１０秒間保持した後、５０℃／秒の降温速度で急速冷却した。
ＲＴＰ処理完了後、４００℃前後でウエーハを取り出す際に、極薄い酸化膜が形成されるため、その後、５％ＨＦに浸漬し、ＲＴＰ処理で表面に形成された酸化膜を除去した。
　その後、ＯＳＦ＋Ｎｖウエーハの３枚を、表面を５μｍポリッシュし、サンプル－１とした（実施例７）。
　ＯＳＦ＋Ｎｖウエーハの残り３枚は、表面を２０μｍポリッシュし、サンプル－２とした（参考例１）。
　Ｎｖ＋Ｎｉウエーハの３枚を、表面を５μｍポリッシュし、サンプル－３とした（実施例８）。
　Ｎｖ＋Ｎｉウエーハの残り３枚は、表面を２０μｍポリッシュし、サンプル－４とした（実施例９）。
　サンプル－１からサンプル－４のそれぞれについて、１枚目はｗｅｔ酸素雰囲気で１１００℃で１時間のＯＳＦ熱処理後に、セコエッチングを行い、顕微鏡にてＯＳＦ評価を行った。
　２枚目のサンプルはマグネトロンＲＩＥ装置（Ａｐｐｌｉｅｄ　Ｍａｔｅｒｉａｌｓ社製Ｃｅｎｔｕｒａ）を用いてエッチングを行った。その後レーザー散乱方式の異物検査装置（ＫＬＡ―Ｔｅｎｃｏｒ社製　ＳＰ１）でエッチング後のヒロックを計測した。またヒロックの個数を電子顕微鏡を用いて計測し、欠陥密度を算出した。
　３枚目は酸化膜耐圧特性であるＴＤＤＢ特性を評価した。評価に用いたＭＯＳ構造はゲート酸化膜厚さ：２５ｎｍ、電極面積：４ｍｍ２であり、α、β、γモードの判定基準はそれぞれ初期破壊、５Ｃ／ｃｍ２より小、５Ｃ／ｃｍ２以上である。
　表２に、各サンプルのＯＳＦ密度、ＲＩＥ法で検出された欠陥密度とＴＤＤＢのγモードの良品率測定結果を示す。実施例７－９では、本発明のアニールウエーハを得ることができた。
Figure JPOXMLDOC01-appb-T000002
　結果から明らかなように、ＯＳＦ＋Ｎｖウエーハを用いた場合、ＲＴＰ後に表面を５μｍポリッシュした実施例７では、ＲＩＥ欠陥が完全に消滅しており、ＴＤＤＢの良品率も良好である。他方表面を２０μｍポリッシュした参考例１では、表面にＲＩＥ欠陥が出現しており、ＴＤＤＢの良品率も５８％と低下している。
　このことからＯＳＦ＋Ｎｖウエーハを１３００℃より高温でＲＴＰ（１０秒間）した場合には表面から少なくとも５μｍの領域のＲＩＥ欠陥を消滅させることができることがわかる。
　なお、参考例１の場合では、ＲＩＥ欠陥に関して、実施例７のように表面から少なくとも５μｍの深さにおいては存在しないものの、表面から２０μｍの深さにおいては急速熱処理の熱処理時間が足りず、十分に消滅できなかったと考えられる。無欠陥領域として必要な領域深さと急速熱処理の熱処理時間等を考慮して適切な条件を設定すれば良い。
　他方、Ｎｖ＋ＮｉウエーハをＲＴＰ処理した場合には、表面を２０μｍまでポリッシュした場合においても、ＲＩＥ欠陥は表面に出現していないことから、ウエーハ全面がＮ領域からなるウエーハの場合には、１３００℃より高い温度でＲＴＰ処理することにより、熱処理時間が１０秒間であってもウエーハ深さ方向全体にわたって（少なくとも表面から２０μｍの深さまで）ＲＩＥ欠陥を消滅させることができることが分かる。
　（実施例１０、比較例９）
　図４に示すシリコン単結晶インゴットの成長速度および欠陥領域の関係に基づいて、Ｎｖ＋Ｎｉウエーハを４枚準備し、２枚については、通常の縦型炉でＡｒ雰囲気で７００℃で投入し、その後５℃／ｍｉｎの昇温速度で１２００℃まで昇温し、１２００℃で１時間保持した後、３℃／ｍｉｎの降温速度で７００℃まで降温させ、それから炉より取り出し、その際に極薄い酸化膜が形成されるため、その後、５％ＨＦに浸漬し、熱処理で表面に形成された酸化膜を除去した後、サンプルとした（比較例９）。
　他の２枚は市販の急速加熱・急速冷却装置（ＡＭＡＴ社製　ＶＡＮＴＡＧＥ）を用いてＡｒガス雰囲気中で５０℃／秒の昇温速度で室温より急速昇温し、１３２０℃で１０秒間保持した後、５０℃／秒の降温速度で急速冷却した。
　ＲＴＰ処理完了後、４００℃前後でウエーハを取り出す際に、極薄い酸化膜が形成されるため、その後、５％ＨＦに浸漬し、ＲＴＰ処理で表面に形成された酸化膜を除去した後、サンプルとした（実施例１０）。
　各サンプルの１枚目はＴＤＤＢ特性を評価し、２枚目はＳＩＭＳを用いて酸素の深さ方向分布を測定した。
　表３はＴＤＤＢ評価結果であり、図６は酸素濃度プロファイルである。
Figure JPOXMLDOC01-appb-T000003
　ＴＤＤＢのγモード良品率はいずれの場合も１００％であり、良好である。
　他方、酸素濃度の深さ方向分布を比較すると、図６に示すように、実施例１０では、表層で酸素濃度が低下している領域はわずか１μｍあるいはせいぜい２μｍの深さ程度であり、しかもその低下量もごくわずかである。このようなウエーハの強度低下は無視できる程度である。さらには表層から１μｍあるいは２μｍより深い位置では酸素濃度は完全に均一であることが分かる。さらに高温のＲＴＰ処理をした場合には、酸素濃度の低下領域は多少拡がるが、処理時間が極めて短いため、最大でも３μｍ程度である。したがってＲＴＰ処理後に表面を僅かにポリッシュすると表層の酸素濃度低下部分を完全に除去可能であり、深さ方向に完全に均一な酸素濃度プロファイルを得ることができる。このように、ＴＤＤＢ特性が優れ、酸素濃度低下のない高品質のアニールウエーハを容易にコストがかかりすぎることなく得ることができる。
　これに対して、比較例９の縦型炉で熱処理したアニールウエーハは表面から２０μｍの範囲で大幅に酸素濃度が低下しており、この領域では強度が低下してしまっている。
　酸素濃度低下領域を熱処理後にポリッシュで除去することは可能であるが、２０μｍ以上ポリッシュする必要があり、生産性ひいては製造コストの大幅な上昇を招いてしまう。
　以上詳述したように、本発明のアニールウエーハは、グローイン欠陥であるＯＳＦ核やグローイン酸素析出物やＲＩＥ欠陥が、表層から少なくとも１μｍ以上、特には５μｍ以上（酸素濃度低下領域の１～３μｍを除いたとしても、２～４μｍもの深さを有する）存在しない、極めて良質な無欠陥領域を有している。このため酸化膜の長期信頼性であるＴＤＤＢ特性が良好（しかも良品率が８０％以上）であるばかりでなく、デバイス工程でドライエッチング装置を用いて酸化珪素とシリコンのエッチングレートの差（シリコンのエッチングレートが酸化珪素のエッチングレートより早い）を利用して溝加工を行う際に、酸素関連の欠陥や析出物が存在しないためこれらを頂点としたヒロックが形成されることなく、均一にエッチングができるようになる。
　このため、均一で良質な溝加工ができるようになる。
　更には、酸素濃度の表層での低下が無視できるほど小さい（深さ１～３μｍ以内）、あるいは完全に無視できるので、デバイス形成するウエーハ表層における強度低下が基本的に発生しない。あるいは、わずかに研磨すれば強度低下領域をなくすことができる。このため、デバイス構造を形成することにより発生する応力によりスリップ転位が発生するのを防止できる効果がある。
　更には、１３００℃より高い温度でＲＴＰ処理する方法を用いれば、単にグローイン欠陥やグローイン酸素析出物やＲＩＥ欠陥を消滅させることができるばかりでなく、ＲＴＰ処理時の雰囲気を適切に選択することにより、デバイス工程の熱処理で発生するＢＭＤ密度を促進または抑制させることができる。
　なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

Claims (16)

  1. 　チョクラルスキー法により育成され、全面がＯＳＦ領域、または全面がＯＳＦ領域の外側のＮ領域、あるいはこれらの領域が混合した領域からなるシリコン単結晶インゴットから切り出されたシリコン単結晶ウエーハに急速熱処理を施したアニールウエーハであって、
    　ウエーハ表面から少なくとも１μｍの深さにわたってＲＩＥ欠陥が存在せず、ＴＤＤＢ特性の良品率が８０％以上であり、かつ、表面の外方拡散により酸素濃度が低下する領域の深さがウエーハ表面から３μｍ以内であることを特徴とするアニールウエーハ。
    　
  2. 　前記アニールウエーハの酸素濃度がウエーハ表面から３μｍよりも深い領域で均一であることを特徴とする請求項１に記載のアニールウエーハ。
    　
  3. 　前記急速熱処理が施されるシリコン単結晶ウエーハが、全面がＮｖ領域、全面がＮｉ領域、これらの領域が混合した領域、ＯＳＦ領域とＮｖ領域が混合した領域のうちいずれかからなるシリコン単結晶インゴットから切り出されたものであることを特徴とする請求項１または請求項２に記載のアニールウエーハ。
    　
  4. 　前記ウエーハ表面から少なくとも５μｍの深さにわたってＲＩＥ欠陥が存在しないことを特徴とする請求項１から請求項３のいずれか一項に記載のアニールウエーハ。
    　
  5. 　前記表面の外方拡散により酸素濃度が低下する領域の深さがウエーハ表面から２μｍ以内であることを特徴とする請求項１から請求項４のいずれか一項に記載のアニールウエーハ。
    　
  6. 　前記アニールウエーハの酸素濃度がウエーハ表面から２μｍよりも深い領域で均一であることを特徴とする請求項５に記載のアニールウエーハ。
    　
  7. 　チョクラルスキー法によりシリコン単結晶インゴットを育成し、該シリコン単結晶インゴットから切り出したシリコン単結晶ウエーハに急速熱処理を施すアニールウエーハの製造方法であって、
    　前記シリコン単結晶インゴットを育成する際に、全面がＯＳＦ領域、または全面がＯＳＦ領域の外側のＮ領域、あるいはこれらの領域が混合した領域となるように引き上げ速度を制御して育成し、該育成したシリコン単結晶インゴットから切り出したシリコン単結晶ウエーハに、急速加熱・急速冷却装置を用い、１３００℃より高く１４００℃以下の温度で１－６０秒間の急速熱処理を施すことにより、ウエーハ表面から少なくとも１μｍの深さにわたってＲＩＥ欠陥を消滅させたアニールウエーハを製造することを特徴とするアニールウエーハの製造方法。
    　
  8. 　前記急速熱処理を施すシリコン単結晶ウエーハを、全面がＮｖ領域、または全面がＮｉ領域、あるいはこれらの領域が混合した領域からなるシリコン単結晶インゴットから切り出すことを特徴とする請求項７に記載のアニールウエーハの製造方法。
    　
  9. 　前記急速熱処理を施すシリコン単結晶ウエーハを、全面がＯＳＦ領域、ＯＳＦ領域とＮｖ領域が混合した領域、ＯＳＦ領域とＮ領域が混合した領域のうちいずれかからなるシリコン単結晶インゴットから切り出し、前記急速熱処理を１０－６０秒間施すことを特徴とする請求項７に記載のアニールウエーハの製造方法。
    　
  10. 　前記急速熱処理を施すことにより、ウエーハ表面から少なくとも５μｍの深さにわたってＲＩＥ欠陥を消滅させることを特徴とする請求項７から請求項９のいずれか一項に記載のアニールウエーハの製造方法。
    　
  11. 　前記製造するアニールウエーハを、表面の外方拡散により酸素濃度が低下する領域の深さがウエーハ表面から３μｍ以内のものとすることを特徴とする請求項７から請求項１０のいずれか一項に記載のアニールウエーハの製造方法。
    　
  12. 　前記製造するアニールウエーハを、表面の外方拡散により酸素濃度が低下する領域の深さがウエーハ表面から２μｍ以内のものとすることを特徴とする請求項１０に記載のアニールウエーハの製造方法。
    　
  13. 　前記急速熱処理を施すシリコン単結晶ウエーハを、４×１０１７以上９×１０１７ａｔｏｍｓ／ｃｍ３（ＪＥＩＤＡ）以下の濃度の酸素を含有するものとすることを特徴とする請求項７から請求項１２のいずれか一項に記載のアニールウエーハの製造方法。
    　
  14. 　前記急速熱処理を施すシリコン単結晶ウエーハを、１×１０１１～１×１０１５ａｔｏｍｓ／ｃｍ３の濃度の窒素および／または１×１０１６～１×１０１７ａｔｏｍｓ／ｃｍ３の濃度の炭素を含有するものとすることを特徴とする請求項７から請求項１３のいずれか一項に記載のアニールウエーハの製造方法。
    　
  15. 　請求項７から請求項１４のいずれか一項に記載のアニールウエーハの製造方法により製造したアニールウエーハを用いてデバイスを製造するとき、ドライエッチングを行うことを特徴とするデバイスの製造方法。
    　
  16. 　前記デバイスを撮像用デバイスとすることを特徴とする請求項１５に記載のデバイスの製造方法。
PCT/JP2010/001891 2009-04-13 2010-03-17 アニールウエーハおよびアニールウエーハの製造方法ならびにデバイスの製造方法 WO2010119614A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
EP10764201.9A EP2421029A4 (en) 2009-04-13 2010-03-17 ANNEAL WAFER, METHOD FOR MANUFACTURING ANNEAL WAFER, AND METHOD FOR MANUFACTURING DEVICE
US13/255,182 US20120001301A1 (en) 2009-04-13 2010-03-17 Annealed wafer, method for producing annealed wafer and method for fabricating device
CN201080016456.7A CN102396055B (zh) 2009-04-13 2010-03-17 退火晶片、退火晶片的制造方法以及器件的制造方法
JP2011509186A JP5578172B2 (ja) 2009-04-13 2010-03-17 アニールウエーハの製造方法およびデバイスの製造方法
KR1020117023058A KR101657970B1 (ko) 2009-04-13 2010-03-17 어닐 웨이퍼 및 어닐 웨이퍼의 제조방법, 그리고 디바이스의 제조방법

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009-096671 2009-04-13
JP2009096671 2009-04-13

Publications (1)

Publication Number Publication Date
WO2010119614A1 true WO2010119614A1 (ja) 2010-10-21

Family

ID=42982289

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2010/001891 WO2010119614A1 (ja) 2009-04-13 2010-03-17 アニールウエーハおよびアニールウエーハの製造方法ならびにデバイスの製造方法

Country Status (7)

Country Link
US (1) US20120001301A1 (ja)
EP (1) EP2421029A4 (ja)
JP (1) JP5578172B2 (ja)
KR (1) KR101657970B1 (ja)
CN (1) CN102396055B (ja)
TW (1) TWI553173B (ja)
WO (1) WO2010119614A1 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012114659A1 (ja) * 2011-02-24 2012-08-30 信越半導体株式会社 シリコン基板の製造方法及びシリコン基板
KR20140109945A (ko) 2012-01-11 2014-09-16 신에쯔 한도타이 가부시키가이샤 실리콘 단결정 웨이퍼의 제조방법 및 전자 디바이스
WO2019123706A1 (ja) * 2017-12-22 2019-06-27 グローバルウェーハズ・ジャパン株式会社 金属汚染評価方法
JP2020502028A (ja) * 2016-12-15 2020-01-23 ジルトロニック アクチエンゲゼルシャフトＳｉｌｔｒｏｎｉｃ ＡＧ 単結晶シリコンから構成される半導体ウェハおよび単結晶シリコンから構成される半導体ウェハの製造方法
JP2021008386A (ja) * 2019-07-02 2021-01-28 信越半導体株式会社 炭素ドープシリコン単結晶ウェーハ及びその製造方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101829676B1 (ko) * 2011-12-29 2018-02-20 삼성전자주식회사 웨이퍼 열 처리 방법
US9945048B2 (en) * 2012-06-15 2018-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method
DE112013005512B4 (de) * 2012-11-19 2019-03-28 Globalwafers Co., Ltd. Herstellung von Wafern mit hoher Präzipitatdichte durch Aktivierung von inaktiven Sauerstoffpräzipationskeimen durch Hitzebehandlung
JP5976030B2 (ja) * 2014-04-11 2016-08-23 グローバルウェーハズ・ジャパン株式会社 シリコンウェーハの熱処理方法
JP6100226B2 (ja) * 2014-11-26 2017-03-22 信越半導体株式会社 シリコン単結晶ウェーハの熱処理方法
CN105742152B (zh) * 2014-12-08 2018-09-07 中芯国际集成电路制造(上海)有限公司 抑制集成无源器件品质因子漂移的方法
JP6044660B2 (ja) * 2015-02-19 2016-12-14 信越半導体株式会社 シリコンウェーハの製造方法
CN105316767B (zh) * 2015-06-04 2019-09-24 上海超硅半导体有限公司 超大规模集成电路用硅片及其制造方法、应用
CN107154354B (zh) * 2016-03-03 2020-12-11 上海新昇半导体科技有限公司 晶圆热处理的方法
KR101851604B1 (ko) * 2016-06-30 2018-04-24 에스케이실트론 주식회사 웨이퍼 및 그 제조방법
JP6512184B2 (ja) 2016-07-08 2019-05-15 株式会社Sumco シリコンウェーハの製造方法
US10032663B1 (en) * 2017-05-24 2018-07-24 Texas Instruments Incorporated Anneal after trench sidewall implant to reduce defects
DE102018203945B4 (de) 2018-03-15 2023-08-10 Siltronic Ag Verfahren zur Herstellung von Halbleiterscheiben
EP4151782B1 (de) 2021-09-16 2024-02-21 Siltronic AG Verfahren zur herstellung einer halbleiterscheibe aus einkristallinem silizium und halbleiterscheibe aus einkristallinem silizium
CN113862791A (zh) * 2021-09-28 2021-12-31 西安奕斯伟材料科技有限公司 一种用于拉制单晶硅棒的拉晶炉

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10326790A (ja) 1997-03-27 1998-12-08 Shin Etsu Handotai Co Ltd シリコンウエーハの熱処理方法およびシリコンウエーハ
JP2000058509A (ja) 1998-08-13 2000-02-25 Toyota Central Res & Dev Lab Inc 結晶欠陥の評価方法及び結晶欠陥評価装置
JP2001503009A (ja) 1997-04-09 2001-03-06 エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド 低欠陥密度の理想的酸素析出シリコン
JP2001203210A (ja) 1999-11-13 2001-07-27 Samsung Electronics Co Ltd 制御された欠陥分布をもつシリコンウェーハ、その製造方法及び単結晶シリコンインゴットを製造するためのチョクラルスキープーラ
JP2002134515A (ja) * 2000-10-25 2002-05-10 Shin Etsu Handotai Co Ltd シリコンウェーハの製造方法およびシリコンウェーハ
JP2003224130A (ja) 2002-01-29 2003-08-08 Sumitomo Mitsubishi Silicon Corp シリコンウェーハの製造方法及びシリコンウェーハ
JP2003297839A (ja) 2002-04-03 2003-10-17 Sumitomo Mitsubishi Silicon Corp シリコンウエーハの熱処理方法
JP2007191320A (ja) 2006-01-17 2007-08-02 Shin Etsu Handotai Co Ltd シリコン単結晶ウエーハの製造方法
WO2007148490A1 (ja) * 2006-06-20 2007-12-27 Shin-Etsu Handotai Co., Ltd. シリコンウエーハの製造方法およびこれにより製造されたシリコンウエーハ
JP2009249205A (ja) 2008-04-02 2009-10-29 Shin Etsu Handotai Co Ltd シリコン単結晶ウエーハおよびシリコン単結晶の製造方法またはシリコン単結晶ウエーハの製造方法ならびに半導体デバイス

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10205084B4 (de) * 2002-02-07 2008-10-16 Siltronic Ag Verfahren zur thermischen Behandlung einer Siliciumscheibe sowie dadurch hergestellte Siliciumscheibe
JP5052728B2 (ja) * 2002-03-05 2012-10-17 株式会社Ｓｕｍｃｏ シリコン単結晶層の製造方法
US6955718B2 (en) * 2003-07-08 2005-10-18 Memc Electronic Materials, Inc. Process for preparing a stabilized ideal oxygen precipitating silicon wafer

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10326790A (ja) 1997-03-27 1998-12-08 Shin Etsu Handotai Co Ltd シリコンウエーハの熱処理方法およびシリコンウエーハ
JP2001503009A (ja) 1997-04-09 2001-03-06 エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド 低欠陥密度の理想的酸素析出シリコン
JP2000058509A (ja) 1998-08-13 2000-02-25 Toyota Central Res & Dev Lab Inc 結晶欠陥の評価方法及び結晶欠陥評価装置
JP2001203210A (ja) 1999-11-13 2001-07-27 Samsung Electronics Co Ltd 制御された欠陥分布をもつシリコンウェーハ、その製造方法及び単結晶シリコンインゴットを製造するためのチョクラルスキープーラ
JP2002134515A (ja) * 2000-10-25 2002-05-10 Shin Etsu Handotai Co Ltd シリコンウェーハの製造方法およびシリコンウェーハ
JP2003224130A (ja) 2002-01-29 2003-08-08 Sumitomo Mitsubishi Silicon Corp シリコンウェーハの製造方法及びシリコンウェーハ
JP2003297839A (ja) 2002-04-03 2003-10-17 Sumitomo Mitsubishi Silicon Corp シリコンウエーハの熱処理方法
JP2007191320A (ja) 2006-01-17 2007-08-02 Shin Etsu Handotai Co Ltd シリコン単結晶ウエーハの製造方法
WO2007148490A1 (ja) * 2006-06-20 2007-12-27 Shin-Etsu Handotai Co., Ltd. シリコンウエーハの製造方法およびこれにより製造されたシリコンウエーハ
JP2009249205A (ja) 2008-04-02 2009-10-29 Shin Etsu Handotai Co Ltd シリコン単結晶ウエーハおよびシリコン単結晶の製造方法またはシリコン単結晶ウエーハの製造方法ならびに半導体デバイス

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
See also references of EP2421029A4 *
T. HAYAKAWA, JPN J APPL PHYS, vol. 37, 1998, pages 5 - 9

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012175023A (ja) * 2011-02-24 2012-09-10 Shin Etsu Handotai Co Ltd シリコン基板の製造方法及びシリコン基板
CN103392223A (zh) * 2011-02-24 2013-11-13 信越半导体股份有限公司 硅基板的制造方法及硅基板
KR20140021543A (ko) * 2011-02-24 2014-02-20 신에쯔 한도타이 가부시키가이샤 실리콘 기판의 제조방법 및 실리콘 기판
US9390905B2 (en) 2011-02-24 2016-07-12 Shin-Etsu Handotai Co., Ltd. Method for manufacturing silicon substrate and silicon substrate
KR101703696B1 (ko) * 2011-02-24 2017-02-07 신에쯔 한도타이 가부시키가이샤 실리콘 기판의 제조방법 및 실리콘 기판
WO2012114659A1 (ja) * 2011-02-24 2012-08-30 信越半導体株式会社 シリコン基板の製造方法及びシリコン基板
DE112012000607B4 (de) 2011-02-24 2020-01-09 Shin-Etsu Handotai Co., Ltd. Verfahren zum Herstellen eines Siliziumsubstrats und Siliziumsubstrat
KR20140109945A (ko) 2012-01-11 2014-09-16 신에쯔 한도타이 가부시키가이샤 실리콘 단결정 웨이퍼의 제조방법 및 전자 디바이스
US9252025B2 (en) 2012-01-11 2016-02-02 Shin-Etsu Handotai Co., Ltd. Method for manufacturing silicon single crystal wafer and electronic device
DE112012005509B4 (de) 2012-01-11 2021-12-23 Shin-Etsu Handotai Co., Ltd. Verfahren zum Herstellen von Silizium-Einkristallwafer und elektronische Vorrichtung
JP2020502028A (ja) * 2016-12-15 2020-01-23 ジルトロニック アクチエンゲゼルシャフトＳｉｌｔｒｏｎｉｃ ＡＧ 単結晶シリコンから構成される半導体ウェハおよび単結晶シリコンから構成される半導体ウェハの製造方法
WO2019123706A1 (ja) * 2017-12-22 2019-06-27 グローバルウェーハズ・ジャパン株式会社 金属汚染評価方法
JP2019114633A (ja) * 2017-12-22 2019-07-11 グローバルウェーハズ・ジャパン株式会社 金属汚染評価方法
JP7057122B2 (ja) 2017-12-22 2022-04-19 グローバルウェーハズ・ジャパン株式会社 金属汚染評価方法
US11538721B2 (en) 2017-12-22 2022-12-27 Globalwafers Japan Co., Ltd. Evaluation method of metal contamination
JP2021008386A (ja) * 2019-07-02 2021-01-28 信越半導体株式会社 炭素ドープシリコン単結晶ウェーハ及びその製造方法
JP7207204B2 (ja) 2019-07-02 2023-01-18 信越半導体株式会社 炭素ドープシリコン単結晶ウェーハの製造方法

Also Published As

Publication number Publication date
EP2421029A1 (en) 2012-02-22
CN102396055B (zh) 2014-09-03
US20120001301A1 (en) 2012-01-05
CN102396055A (zh) 2012-03-28
EP2421029A4 (en) 2015-01-07
TWI553173B (zh) 2016-10-11
JP5578172B2 (ja) 2014-08-27
JPWO2010119614A1 (ja) 2012-10-22
KR101657970B1 (ko) 2016-09-20
KR20120022749A (ko) 2012-03-12
TW201107544A (en) 2011-03-01

Similar Documents

Publication Publication Date Title
JP5578172B2 (ja) アニールウエーハの製造方法およびデバイスの製造方法
JP3994602B2 (ja) シリコン単結晶ウエーハおよびその製造方法並びにｓｏｉウエーハ
JP5167654B2 (ja) シリコン単結晶ウエーハの製造方法
TWI471940B (zh) Silicon substrate manufacturing method and silicon substrate
JP4224966B2 (ja) シリコン単結晶ウエーハの製造方法、エピタキシャルウエーハの製造方法、シリコン単結晶ウエーハの評価方法
JP6044660B2 (ja) シリコンウェーハの製造方法
JP4853027B2 (ja) シリコン単結晶ウエーハの製造方法
JP4699675B2 (ja) アニールウェーハの製造方法
KR101703696B1 (ko) 실리콘 기판의 제조방법 및 실리콘 기판
JP2008066357A (ja) シリコン単結晶ウエーハおよびシリコン単結晶ウエーハの製造方法
JP5151628B2 (ja) シリコン単結晶ウエーハ、シリコン単結晶の製造方法および半導体デバイス
JP2011222842A (ja) エピタキシャルウェーハの製造方法、エピタキシャルウェーハ及び撮像用デバイスの製造方法
JP4857517B2 (ja) アニールウエーハ及びアニールウエーハの製造方法
JP4089137B2 (ja) シリコン単結晶の製造方法およびエピタキシャルウェーハの製造方法
JP2013175742A (ja) エピタキシャルウェーハの製造方法、エピタキシャルウェーハ及び撮像用デバイスの製造方法
JP2002134514A (ja) シリコンウェーハおよびその製造方法

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 201080016456.7

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 10764201

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2011509186

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 13255182

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 2010764201

Country of ref document: EP

ENP Entry into the national phase

Ref document number: 20117023058

Country of ref document: KR

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE