WO2012114659A1 - シリコン基板の製造方法及びシリコン基板 - Google Patents

シリコン基板の製造方法及びシリコン基板 Download PDF

Info

Publication number
WO2012114659A1
WO2012114659A1 PCT/JP2012/000696 JP2012000696W WO2012114659A1 WO 2012114659 A1 WO2012114659 A1 WO 2012114659A1 JP 2012000696 W JP2012000696 W JP 2012000696W WO 2012114659 A1 WO2012114659 A1 WO 2012114659A1
Authority
WO
WIPO (PCT)
Prior art keywords
silicon substrate
temperature
region
silicon
manufacturing
Prior art date
Application number
PCT/JP2012/000696
Other languages
English (en)
French (fr)
Inventor
鉄也 岡
江原　幸治
高橋　修治
Original Assignee
信越半導体株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 信越半導体株式会社 filed Critical 信越半導体株式会社
Priority to DE112012000607.0T priority Critical patent/DE112012000607B4/de
Priority to US13/982,584 priority patent/US9390905B2/en
Priority to KR1020137022421A priority patent/KR101703696B1/ko
Priority to CN201280010057.9A priority patent/CN103392223B/zh
Publication of WO2012114659A1 publication Critical patent/WO2012114659A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02027—Setting crystal orientation
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/06—Silicon
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B33/00—After-treatment of single crystals or homogeneous polycrystalline material with defined structure
    • C30B33/02—Heat treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H01L21/3225—Thermally inducing defects using oxygen present in the silicon body for intrinsic gettering
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24355—Continuous and nonuniform or irregular surface on layer or component [e.g., roofing, etc.]

Definitions

  • the present invention manufactures a silicon substrate having a defect-free region (Denuded Zone, hereinafter referred to as a DZ layer) free from glow-in oxygen precipitates, glow-in defects, and RIE defects (defects detectable by RIE) from the substrate surface to a certain depth.
  • the present invention relates to a method and a silicon substrate manufactured by the method.
  • CZ method a silicon single crystal produced by the Czochralski method
  • oxygen of about 10-20 ppma (JEIDA: conversion factor by Japan Electronics Industry Promotion Association) is normally dissolved into the melt from the quartz crucible, and silicon at the silicon melt interface. It is taken up in a single crystal. Thereafter, in the process of cooling the silicon single crystal, the incorporated oxygen becomes supersaturated and aggregates to form oxygen precipitates (hereinafter also referred to as glow-in oxygen precipitates) when the crystal temperature becomes 700 ° C. or lower.
  • glow-in oxygen precipitates oxygen precipitates
  • the size is extremely small, and TZDB (Time Zero Dielectric Breakdown) characteristics and device characteristics that are one of oxide breakdown voltage characteristics and device characteristics are not deteriorated at the shipment stage.
  • Defects due to single crystal growth that degrade oxide breakdown voltage characteristics and device characteristics are vacancy-type point defects called vacancy (hereinafter sometimes abbreviated as Va) taken into a silicon single crystal from a silicon melt.
  • Interstitial silicon point defects called interstitial silicon (hereinafter abbreviated as I) are complex defects that become supersaturated during crystal cooling and aggregate together with oxygen.
  • FPD, LSTD , COP, OSF, etc. have been found to be grown-in defects. In explaining these defects, first, what is generally known about factors that determine the concentrations of Va and I taken into the silicon single crystal will be explained.
  • FIG. 5 shows an average value G (° C./mm) of the temperature gradient in the crystal in the pulling axis direction in the temperature range from the silicon melting point to 1300 ° C. by changing the pulling rate V (mm / min) during single crystal growth. It is a figure which shows the defect area
  • the temperature distribution in the single crystal depends on the structure in the CZ furnace (hereinafter referred to as hot zone (HZ)), and the distribution hardly changes even if the pulling rate is changed.
  • HZ hot zone
  • V / G corresponds to only a change in pulling speed. That is, the pulling speed V and V / G are approximately directly proportional. Therefore, the pulling speed V is used on the vertical axis of FIG.
  • glow-in defects such as FPD, LSTD, and COP that are considered to be voids in which vacancies that are point defects called vacancy are agglomerated are present at a high density almost in the entire crystal diameter direction.
  • a region where these defects exist is called a V-rich region.
  • the OSF ring generated in the periphery of the crystal contracts toward the inside of the crystal and eventually disappears.
  • a neutral (Neutral, hereinafter referred to as “N”) region appears with little excess or deficiency of vacancy and interstitial silicon. Although this N region has a bias of Va and I but is below the saturation concentration, it does not aggregate and form a glow-in defect.
  • the N region is divided into an Nv region where Va is dominant and an Ni region where I is dominant.
  • the BMD as described above occurs on the surface of the silicon substrate which is the device active region, it adversely affects the device characteristics such as junction leakage.
  • it exists in the bulk other than the device active region it is mixed in the device process This is effective because it functions as a gettering site for capturing metal impurities.
  • RTP Rapid Thermal Process
  • the RTP treatment is a heat treatment method in which a silicon substrate is rapidly heated from room temperature at a temperature rising rate of, for example, 50 ° C./sec, heated and held at a temperature of about 1200 ° C. for about several tens of seconds, and then rapidly cooled.
  • the mechanism by which BMD is formed by performing oxygen precipitation heat treatment after RTP treatment is described in detail in Patent Document 1 and Patent Document 2.
  • the BMD formation mechanism will be briefly described.
  • Va is injected from the surface of the silicon substrate while being held at a high temperature of 1200 ° C. in an N 2 atmosphere, and then redistribution due to diffusion of Va and disappearance of I occur while the temperature is lowered. As a result, Va is unevenly distributed in the bulk.
  • the silicon substrate in such a state is heat-treated at, for example, 800 ° C., oxygen is rapidly clustered in a high Va concentration region, but oxygen is not clustered in a low Va concentration region.
  • heat treatment is performed at 1000 ° C. for a certain period of time, clustered oxygen grows to form BMD.
  • BMD having a distribution in the thickness direction of the silicon substrate is formed according to the concentration profile of Va formed by RTP treatment. Therefore, the desired Va concentration profile is formed on the silicon substrate by controlling the conditions such as the atmosphere, maximum temperature, and holding time of the RTP process, and then the desired DZ is performed by performing the oxygen precipitation heat treatment on the silicon substrate.
  • a silicon substrate having a BMD profile in the width and thickness direction can be manufactured.
  • Patent Document 3 discloses that when RTP treatment is performed in an oxygen gas atmosphere, an oxide film is formed on the surface, and I is injected from the oxide film interface, so that BMD formation is suppressed.
  • the RTP treatment can promote the formation of BMD or can suppress it conversely depending on the conditions such as the atmospheric gas and the maximum holding temperature. Since such RTP treatment is an extremely short time annealing, oxygen outdiffusion hardly occurs, and a decrease in oxygen concentration at the surface layer is negligible.
  • the depletion layer expands. It is known that the presence of BMD in this depletion layer region causes junction leakage. Yes.
  • the surface layer which is the operation region of many devices, is required to be free of glow-in defects such as COP, BMD, and glow-in oxygen precipitates.
  • the oxygen concentration is set below the solid solubility limit. For example, the defects can be eliminated by performing heat treatment at 1100 ° C.
  • the semiconductor element in order for the semiconductor element to function properly, it is necessary for the minority carrier to have a sufficient lifetime. It is known that the lifetime of minority carriers (hereinafter referred to as lifetime) is lowered by the formation of defect levels due to metal impurities, oxygen precipitation, vacancies, and the like. Therefore, in order to stably secure the function of the semiconductor element, it is necessary to manufacture the silicon substrate by a method that provides a sufficient lifetime.
  • Patent Document 1 describes a method of performing RTP treatment on a silicon substrate consisting of an entire N region by cutting out from an N region single crystal in which no Va or I aggregates exist.
  • this method since there is no glow-in defect in Si as a material, it can be considered that there is no problem even if the RTP treatment is performed.
  • the oxidation is performed.
  • a TDDB (Time Dependent Dielectric Breakdown) characteristic which is a temporal breakdown characteristic indicating long-term reliability of a film, is measured, the TZDB characteristic is hardly deteriorated in the Nv region of the silicon substrate, but the TDDB characteristic may be deteriorated.
  • the region where the TDDB characteristic is degraded is an Nv region and a region (RIE defect) detected by the RIE method, and therefore there is an RIE defect on the surface layer.
  • Development of a silicon substrate and a method for manufacturing the same are extremely important.
  • RIE reactive ion etching
  • the etching rate is different between the crystal defect forming region containing SiOx and the non-forming region not containing (the former has a lower etching rate)
  • the main surface of the substrate contains SiOx.
  • Conical protrusions with crystal defects as vertices remain. Since crystal defects are emphasized in the form of protrusions by anisotropic etching, even minute defects can be easily detected.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide a silicon substrate manufacturing method and a silicon substrate that have no RIE defects on the surface layer and have a sufficiently long lifetime.
  • the present invention is a method for manufacturing a silicon substrate, and at least a rapid heating / rapid cooling device is provided on a silicon substrate cut out from a silicon single crystal ingot grown by the Czochralski method.
  • the first temperature drop at a temperature drop rate of 5 to 150 ° C./sec after a rapid heat treatment is performed at a temperature higher than 1300 ° C. and lower than the melting point of silicon for 1 to 60 seconds.
  • the cooling time X seconds and the cooling rate Y ° C./second are set to satisfy Y ⁇ 0.15X ⁇ 4.5 when X ⁇ 100, and Y ⁇ 10 when X ⁇ 100.
  • a method for manufacturing a silicon substrate characterized by performing a temperature lowering step in a stage.
  • the rapid heat treatment is preferably performed in an atmosphere containing a nitride film forming atmosphere gas, a rare gas, or a mixed gas thereof. If rapid heat treatment is performed in such an atmosphere, it is possible to inject vacancies to the extent that sufficient BMD can be precipitated while preventing occurrence of slip dislocation.
  • the silicon substrate subjected to the rapid thermal processing is cut out from a silicon single crystal ingot in which the entire surface grown by the Czochralski method is the OSF region, the entire surface is the N region, or the OSF region and the N region are mixed.
  • a single crystal wafer is preferable.
  • a silicon substrate manufactured by the method for manufacturing a silicon substrate of the present invention wherein there is no defect detected by the RIE method at a depth of at least 1 ⁇ m from the surface to be a device manufacturing region of the silicon substrate, and
  • the silicon substrate is characterized in that the lifetime of the silicon substrate is 500 ⁇ sec or more.
  • a silicon substrate as described above can be manufactured, and a high-quality silicon substrate that can improve the yield of device fabrication is obtained.
  • the present invention it is possible to manufacture a high-quality silicon substrate having no defects in the surface layer serving as a device manufacturing region and having a lifetime of 500 ⁇ sec or more.
  • a silicon single crystal ingot is grown by the Czochralski method, and a silicon substrate is cut out from the silicon single crystal ingot.
  • the diameter of the silicon single crystal ingot to be grown is not particularly limited, and can be, for example, 150 mm to 300 mm or more, and can be grown to a desired size in accordance with the application.
  • FIG. 1 shows a single crystal pulling apparatus 10.
  • the single crystal pulling apparatus 10 includes a pulling chamber 11, a crucible 12 in the pulling chamber 11, a heater 14 disposed around the crucible 12, a crucible holding shaft 13 for rotating the crucible 12, and a rotating mechanism (not shown). ), A seed chuck 21 that holds the seed crystal of silicon, a wire 19 that pulls up the seed chuck 21, and a winding mechanism (not shown) that rotates or winds the wire 19.
  • the crucible 12 is provided with a quartz crucible on the inner side containing the silicon melt (hot water) 18 and on the outer side with a graphite crucible.
  • a heat insulating material 15 is disposed around the outside of the heater 14.
  • annular graphite tube (rectifying tube) 16 may be provided as shown in FIG. 1, or an annular outer heat insulating material (not shown) may be provided on the outer periphery of the solid-liquid interface 17 of the crystal.
  • a cylindrical cooling device that blows cooling gas or cools the single crystal by blocking radiant heat.
  • a magnet (not shown) is installed outside the pulling chamber 11, and a horizontal or vertical magnetic field is applied to the silicon melt 18, thereby suppressing convection of the melt and stable growth of a single crystal.
  • a so-called MCZ method apparatus can also be used.
  • the same parts as those in the prior art can be used for each part of these devices, for example.
  • a high-purity polycrystalline raw material of silicon is heated to a melting point (about 1420 ° C.) or higher and melted.
  • a melting point about 1420 ° C.
  • the tip of the seed crystal is brought into contact with or immersed in the approximate center of the surface of the silicon melt 18.
  • the crucible holding shaft 13 is rotated in an appropriate direction, and the wire 19 is wound while being rotated, and the seed crystal is pulled up to start growing the silicon single crystal ingot 20.
  • the pulling speed and temperature are appropriately adjusted so that a desired defect region is obtained, and a substantially cylindrical silicon single crystal ingot 20 is obtained.
  • an ingot is grown in advance while changing the pulling speed, and a preliminary test for investigating the relationship between the pulling speed and the defect region is performed.
  • the silicon single crystal ingot can be manufactured so that a desired defect region can be obtained by controlling the pulling rate again in this test based on the relationship.
  • the entire surface can be grown from a V-rich region, an OSF region, an N region, or a region in which these regions are mixed. Then, a silicon single crystal ingot in which the entire surface is an N region and the entire surface is one of an OSF region, a region where the OSF region and the N region are mixed is grown. Since the silicon substrate having the above-described defect region hardly contains COP that is most difficult to disappear, the rapid heat treatment of the present invention can surely eliminate the defect and also eliminate the deeper RIE defect. Is particularly effective.
  • a silicon substrate can be obtained by, for example, slicing and polishing the silicon single crystal ingot thus manufactured.
  • the vacancies inside the silicon substrate combine with the impurity elements contained in the silicon substrate, and the behavior of the vacancies generated by the rapid heat treatment of the present invention is greatly influenced by the oxygen concentration of the silicon substrate.
  • the direct causal relationship between the vacancies and the lifetime is not clear, for example, if the silicon substrate has an oxygen concentration before the rapid heat treatment of 5 ⁇ 10 17 atoms / cm 3 (JEIDA) or more, the temperature drop after the rapid heat treatment At this time, it is preferable because vacancies-oxygen pairs are generated at a high concentration and it becomes easy to suppress the formation of defects that form deep levels that affect the lifetime.
  • Such an oxygen concentration can be adjusted at the time of the ingot growing or the like.
  • FIG. 2 shows a schematic diagram of an example of a single wafer rapid heating / cooling device that can be used in the production method of the present invention.
  • a rapid heating / rapid cooling device 52 shown in FIG. 2 has a chamber 53 made of quartz, and the silicon substrate W can be rapidly heat-treated in the chamber 53. Heating is performed by a heating lamp 54 (for example, a halogen lamp) disposed so as to surround the chamber 53 from above, below, left, and right.
  • the heating lamps 54 can control power supplied independently.
  • an auto shutter 55 is provided to block outside air.
  • the auto shutter 55 is provided with a wafer insertion opening (not shown) that can be opened and closed by a gate valve. Further, the auto shutter 55 is provided with a gas exhaust port 51 so that the furnace atmosphere can be adjusted.
  • the silicon substrate W is disposed on a three-point support portion 57 formed on the quartz tray 56.
  • a quartz buffer 58 is provided on the gas inlet side of the quartz tray 56, and can prevent an introduced gas such as an oxidizing gas, a nitriding gas, and an Ar gas from directly hitting the silicon substrate W. .
  • the chamber 53 is provided with a temperature measurement special window (not shown), and the pyrometer 59 installed outside the chamber 53 can measure the temperature of the silicon substrate W through the special window.
  • the above-described rapid heating / cooling apparatus is used to raise the silicon substrate to a temperature higher than 1300 ° C. and lower than the silicon melting point at a temperature rising rate of, for example, 50 ° C./sec or higher.
  • a rapid heat treatment is performed, and then the first temperature decreasing step is performed at a temperature decreasing rate of 5 to 150 ° C./sec to a temperature in the range of 600 to 800 ° C., and then a cooling time of X seconds
  • the second temperature decreasing step is performed so as to satisfy Y ⁇ 0.15X ⁇ 4.5, and when X ⁇ 100, Y ⁇ 10. .
  • the rapid heat treatment time is in the range of 1 to 60 seconds, it is sufficient to eliminate defects, and if it exceeds 60 seconds, there is a possibility that productivity decreases, cost increases, slip dislocation occurs, and the like.
  • the rapid heat treatment is performed for 60 seconds or less, it is possible to prevent the oxygen concentration from greatly decreasing in the surface layer due to excessive outward diffusion of oxygen during the rapid heat treatment, and it is possible to prevent a decrease in mechanical strength.
  • the productivity is lowered, and it is faster than 150 ° C./sec. In some cases, slip may occur due to rapid cooling.
  • the temperature of the first stage is lowered to a temperature in the range of 600 to 800 ° C., it is not necessary to lengthen the cooling time excessively, and it is possible to sufficiently control the holes when the temperature of the second stage is lowered. it can.
  • the second-stage temperature decrease starts from a temperature higher than 800 ° C. the time required for cooling becomes longer, leading to a decrease in productivity.
  • the second-stage temperature decrease starts from a temperature lower than 600 ° C. the control of the vacancies inside the substrate becomes insufficient.
  • the temperature can be decreased until the temperature reaches a room temperature or lower.
  • the second stage temperature drop rate as described above is relatively slow, from the viewpoint of productivity, it is necessary to increase the first stage temperature drop rate from a temperature higher than 1300 ° C. to a temperature in the range of 600 to 800 ° C.
  • the second-stage temperature lowering step is performed at a temperature lowering speed slower than the first-stage temperature lowering speed.
  • the atmosphere for the rapid heat treatment as described above is not particularly limited, but it is preferably performed in an atmosphere containing a nitride film forming atmosphere gas, a rare gas, or a mixed gas thereof. If the atmosphere is as described above, slip dislocations can be suppressed as compared with, for example, a hydrogen atmosphere, and problems such as junction leakage due to slip dislocations can be prevented, so that the device yield can be improved. Moreover, vacancy injection can also be performed efficiently.
  • Example, Comparative Example 1 A lateral magnetic field is applied by the silicon single crystal pulling apparatus shown in FIG. 1, and a silicon single crystal ingot (diameter 12 inches (300 mm), orientation ⁇ 100>, conductivity type p-type) in the N region is grown by the MCZ method.
  • the rapid heating / rapid cooling device of FIG. 2 here, Helios manufactured by Mattson
  • the first temperatures are 1250 ° C., 1290 ° C., 1320 ° C., and 1350 ° C., respectively.
  • a heat treatment (rapid heat treatment) for 10 seconds was performed.
  • the atmosphere in this rapid thermal processing was Ar, N 2 , NH 3 / Ar atmosphere.
  • the first temperature decreasing step from the first temperature to the second temperature was performed at a temperature decreasing rate of 30 ° C./sec.
  • the second temperature was set to 900 ° C, 800 ° C, 700 ° C, 600 ° C, and 500 ° C.
  • a predetermined temperature lowering rate and a cooling time were set, and the wafer was cooled.
  • the wafer surface was polished by about 5 ⁇ m.
  • the RIE defects on the surface layer of the wafer were obtained when the Ar atmosphere, the second temperature was 800 ° C., and the second temperature decreasing step was performed at a temperature decreasing rate of 9 ° C./sec and the cooling time was 120 seconds. It was measured.
  • etching was performed using a magnetron RIE apparatus (Centura manufactured by Applied Materials). Thereafter, the residual protrusions after etching were measured with a laser scattering foreign matter inspection apparatus (SP1 manufactured by KLA-Tencor), and the defect density was calculated. The measurement results are shown in Table 1.
  • the first temperature is 1350 ° C. and heat treatment (rapid heat treatment) is performed in an Ar atmosphere for 10 seconds, and the first temperature lowering step is performed at a temperature of 30 ° C./sec to the second temperature of 800 ° C. Then, the second temperature lowering step was performed at various cooling times and temperature lowering speeds, and the lifetime of the wafer was measured.
  • a treatment in which 2 g of iodine was dropped into ethanol was applied to the wafer (Chemical Passivation treatment, hereinafter referred to as CP treatment), and the lifetime was measured with a lifetime measurement device (WT-2000 manufactured by SEMILAB). The relationship with the measured lifetime is shown in FIG.
  • the lifetime after the rapid heat treatment is good when the cooling rate is shorter than 100 seconds and when the cooling rate is smaller.
  • a good lifetime is obtained by setting the temperature lowering rate to 10 ° C./sec or lower. From these relations, when the cooling time is X seconds and the cooling rate is Y ° C./sec when the temperature is lowered in the second stage, when X ⁇ 100, Y ⁇ 0.15X ⁇ 4.5 and X ⁇ 100 In this case, by setting X and Y so as to be in the range indicated by Y ⁇ 10 (the hatched portion shown in the graph), a wafer having a good lifetime can be manufactured.
  • heat treatment is performed for 10 seconds at each temperature of 1250 ° C., 1300 ° C., 1325 ° C., and 1350 ° C. in each atmosphere of Ar, N 2 , NH 3 / Ar.
  • the BMD density of the wafer was measured after the temperature was lowered to a temperature of 800 ° C. at a temperature drop rate of 30 ° C./sec, and then the second temperature drop step was performed at a temperature drop rate of 9 ° C./sec and a cooling time of 120 seconds.
  • a simulation heat treatment of a flash memory manufacturing process was performed to deposit BMD in the wafer. Then, it was immersed in 5% HF, and the oxide film formed on the surface was removed.
  • FIG. 4 As a reference example (Ref. In FIG. 4), the BMD density measured in the same manner as described above is also shown in FIG. 4 for a wafer manufactured in the same manner as described above except that the rapid heating / cooling heat treatment was not performed.
  • the BMD formation during the device fabrication heat treatment can be easily controlled by the atmosphere.
  • the BMD density is higher than that in the case where the rapid heating / cooling heat treatment is not performed.
  • high BMD density is ensured by performing rapid heat processing at temperature higher than 1300 degreeC also in any atmosphere.
  • the present invention is not limited to the above embodiment.
  • the above-described embodiment is an exemplification, and the present invention has substantially the same configuration as the technical idea described in the claims of the present invention, and any device that exhibits the same function and effect is the present invention. It is included in the technical scope of the invention.

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Thermal Sciences (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

　本発明は、チョクラルスキー法により育成したシリコン単結晶インゴットから切り出されたシリコン基板に、急速加熱・急速冷却装置を用いて、１３００℃より高くかつシリコン融点以下の温度で１～６０秒保持して急速熱処理を施した後、６００～８００℃の範囲の温度まで降温速度５～１５０℃／ｓｅｃで一段目の降温工程を行い、その後、冷却時間Ｘ秒と降温速度Ｙ℃／ｓｅｃが、Ｘ＜１００の場合はＹ≦０．１５Ｘ－４．５を、Ｘ≧１００の場合はＹ≦１０を満たすように二段目の降温工程を行うシリコン基板の製造方法である。これによって、表層にＲＩＥ欠陥がなく、かつライフタイムが十分長いシリコン基板の製造方法及びシリコン基板が提供される。

Description

シリコン基板の製造方法及びシリコン基板
　本発明は、基板表面から一定の深さまでグローイン酸素析出物やグローイン欠陥およびＲＩＥ欠陥（ＲＩＥで検出できる欠陥）がない無欠陥領域（Ｄｅｎｕｄｅｄ　Ｚｏｎｅ、以下ＤＺ層という）を形成したシリコン基板を製造する方法及び、当該方法により製造されたシリコン基板に関する。
　近年は、半導体回路の高集積化による素子の微細化に伴い、その基板となるチョクラルスキー法（以下、ＣＺ法という）で作製されたシリコン単結晶に対する品質要求が高まってきている。
　ＣＺ法によりシリコン単結晶を育成する際、通常１０－２０ｐｐｍａ（ＪＥＩＤＡ：日本電子工業振興協会による換算係数を使用）程度の酸素が石英ルツボから融液中に溶け出し、シリコン融液界面にてシリコン単結晶中に取り込まれる。
　その後、シリコン単結晶が冷却される過程で、取り込まれた酸素が過飽和状態になり、結晶温度が７００℃以下になると凝集して酸素析出物（以下、グローイン酸素析出物ともいう）を形成する。しかしながら、そのサイズは極めて小さく、出荷段階では酸化膜耐圧特性のひとつであるＴＺＤＢ（Ｔｉｍｅ　Ｚｅｒｏ　Ｄｉｅｌｅｃｔｒｉｃ　Ｂｒｅａｋｄｏｗｎ）特性やデバイス特性を低下させることはない。
　酸化膜耐圧特性やデバイス特性を低下させる単結晶成長起因の欠陥は、シリコン融液からシリコン単結晶に取り込まれたベーカンシー（Ｖａｃａｎｃｙ、以下Ｖａと略記することがある）と呼ばれる空孔型の点欠陥と、インタースティシャルシリコン（Ｉｎｔｅｒｓｔｉｔｉａｌ－Ｓｉ、以下Ｉと略記することがある）と呼ばれる格子間型シリコン点欠陥が、結晶冷却中に過飽和になり、酸素とともに凝集した複合欠陥であり、ＦＰＤ、ＬＳＴＤ、ＣＯＰ、ＯＳＦ等のグローイン（Ｇｒｏｗｎ　ｉｎ）欠陥であることが判明している。
　これらの欠陥を説明するにあたって、先ず、シリコン単結晶に取り込まれるＶａとＩのそれぞれの取り込まれる濃度を決定する因子について、一般的に知られていることを説明する。
　図５は、単結晶育成時の引き上げ速度Ｖ（ｍｍ／ｍｉｎ）を変化させることによって、シリコン融点から１３００℃までの温度範囲における引き上げ軸方向の結晶内温度勾配の平均値Ｇ（℃／ｍｍ）との比であるＶ／Ｇを変化させた場合のシリコン単結晶の欠陥領域を示す図である。
　一般に、単結晶内の温度分布はＣＺ炉内構造（以下、ホットゾーン（ＨＺ）という）に依存しており、引き上げ速度を変えてもその分布は殆ど変わらない。このため、同一構造のＣＺ炉の場合は、Ｖ／Ｇは引き上げ速度の変化のみに対応することになる。即ち、引き上げ速度ＶとＶ／Ｇは近似的には正比例の関係がある。したがって、図５の縦軸には引き上げ速度Ｖを用いている。
　引き上げ速度Ｖが比較的高速な領域では、ベーカンシーと呼ばれる点欠陥である空孔が凝集したボイドと考えられるＦＰＤ、ＬＳＴＤ、ＣＯＰ等のグローイン欠陥が、結晶径方向のほぼ全域に高密度に存在し、これらの欠陥が存在する領域はＶ－ｒｉｃｈ領域と呼ばれている。
　成長速度を遅くしていくと、結晶周辺部に発生していたＯＳＦリングが結晶内部に向かって収縮していき、ついには消滅する。更に成長速度を遅くすると、ベーカンシーやインタースティシャルシリコンの過不足が少ないニュートラル（Ｎｅｕｔｒａｌ、以下Ｎという）領域が出現する。このＮ領域はＶａやＩの偏りはあるが飽和濃度以下であるため、凝集してグローイン欠陥とはならない。このＮ領域は、Ｖａが優勢なＮｖ領域とＩが優勢なＮｉ領域に分別される。
　Ｎｖ領域では、熱酸化処理した際に酸素析出物（Ｂｕｌｋ　Ｍｉｃｒｏ　Ｄｅｆｅｃｔ、以下ＢＭＤという）が多く発生し、Ｎｉ領域では酸素析出が殆ど発生しないことがわかっている。更に成長速度の遅い領域ではＩが過飽和となり、その結果Ｉが集合した転位ループと考えられるＬ／Ｄ（Ｌａｒｇｅ　Ｄｉｓｌｏｃａｔｉｏｎ：格子間転位ループの略語、ＬＳＥＰＤ、ＬＥＰＤ等）の欠陥が低密度に存在し、Ｉ－Ｒｉｃｈ領域と呼ばれている。
　以上から、例えば、結晶の中心から径方向全域に渡ってＮ領域となるような範囲に成長速度を制御しながら引き上げた単結晶を切断、研磨することにより、全面がＮ領域の極めて欠陥の少ないシリコン基板を得ることができる。
　また、上記のようなＢＭＤがデバイス活性領域であるシリコン基板表面に発生すると、接合リーク等のデバイス特性に悪影響を及ぼすが、一方でデバイス活性領域以外のバルクに存在すると、デバイスプロセス中に混入した金属不純物を捕獲するゲッタリングサイトとして機能するため有効である。
　近年、ＢＭＤが発生しにくいＮｉ領域の基板内部にＢＭＤを形成する方法として、ＲＴＰ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ｐｒｏｃｅｓｓ）処理する方法（急速加熱・急速冷却熱処理）が提案されている。このＲＴＰ処理とは、シリコン基板に例えば５０℃／ｓｅｃといった昇温速度で室温より急速昇温し、１２００℃前後の温度で数十秒程度加熱保持した後、急速に冷却する熱処理方法である。
　ＲＴＰ処理後に酸素析出熱処理を行うことによって、ＢＭＤが形成されるメカニズムについては、特許文献１や特許文献２に詳細に記述されている。ここで、ＢＭＤ形成メカニズムについて簡単に説明する。
　まず、ＲＴＰ処理では、例えばＮ２雰囲気中で１２００℃という高温保持中にシリコン基板表面よりＶａの注入が起こり、その後降温する間にＶａの拡散による再分布とＩとの消滅が起きる。その結果、バルク中にはＶａが不均一に分布した状態になる。このような状態のシリコン基板を例えば８００℃で熱処理すると、高いＶａ濃度の領域では酸素が急速にクラスター化するが、低いＶａ濃度の領域では酸素のクラスター化が発生しない。次いで、例えば１０００℃で一定時間熱処理すると、クラスター化した酸素が成長してＢＭＤが形成される。
　このように、ＲＴＰ処理後のシリコン基板に酸素析出熱処理が施されると、ＲＴＰ処理で形成されたＶａの濃度プロファイルに従って、シリコン基板の厚さ方向に分布を有するＢＭＤを形成することになる。したがって、ＲＴＰ処理の雰囲気や最高温度、保持時間等の条件を制御して行うことにより、シリコン基板に所望のＶａ濃度プロファイルを形成し、その後シリコン基板に酸素析出熱処理を行うことによって、所望のＤＺ幅及び厚さ方向のＢＭＤプロファイルを有するシリコン基板を製造することができる。
　また、特許文献３には、酸素ガス雰囲気中でＲＴＰ処理すると表面に酸化膜が形成され、酸化膜界面からＩが注入されるためＢＭＤ形成が抑制されることが開示されている。このように、ＲＴＰ処理は雰囲気ガス、最高保持温度等の条件により、ＢＭＤ形成を促進することも、逆に抑制することも可能である。
　このようなＲＴＰ処理は極めて短時間アニールであるため、酸素の外方拡散が殆ど発生せず、表層での酸素濃度の低下は無視できるほどである。
　また、デバイス工程でＭＯＳトランジスターを作製し、その動作のためにゲート電極に逆バイアスを印加すると空乏層が拡がるが、この空乏層領域にＢＭＤが存在すると接合リークの原因となることが知られている。これらのことから、多くのデバイスの動作領域である表層には、ＣＯＰに代表されるグローイン欠陥やＢＭＤやグローイン酸素析出物が存在しないことが求められている。
　ＣＯＰやＯＳＦ核、酸素析出物のような酸素関連の欠陥を消滅させるためには、酸素濃度を固溶限以下にする方法がある。例えば１１００℃以上で熱処理し、酸素の外方拡散を利用して表層の酸素濃度を低下させることにより固溶限以下にすることで、上記欠陥の消滅が可能である。しかし、酸素の外方拡散により表層の酸素濃度が著しく低下してしまうため、表層の機械的強度も低下してしまうといった問題点がある。
　さらに、半導体素子が適正に機能するためには、少数キャリアが十分なライフタイムを有していることが必要である。少数キャリアのライフタイム（以下、ライフタイムという）は、金属不純物、酸素析出、空孔などに起因する欠陥準位の形成によって低下することが知られている。従って、半導体素子の機能を安定に確保するためには、十分なライフタイムとなる方法でシリコン基板を製造することが必要である。
　これらから、最近のデバイスにおいては、デバイス動作領域には酸素関連のグローイン欠陥やグローイン酸素析出物がなく、十分なライフタイムを有し、しかもデバイス熱処理によりゲッタリングサイトとなるＢＭＤがデバイス動作領域外のバルク中に十分に析出するウェーハが有効である。
　特許文献１には、ＶａやＩの凝集体が存在しないＮ領域の単結晶から切り出して、全面Ｎ領域からなるシリコン基板をＲＴＰ処理する方法が記載されている。この方法の場合は、材料となるＳｉ中にグローイン欠陥が存在しないため、ＲＴＰ処理しても問題ないように考えられるが、全面がＮ領域のシリコン基板を準備しＲＴＰ処理を行った後、酸化膜の長期信頼性を示す経時破壊特性であるＴＤＤＢ（Ｔｉｍｅ　Ｄｅｐｅｎｄｅｎｔ　Ｄｉｅｌｅｃｔｒｉｃ　Ｂｒｅａｋｄｏｗｎ）特性を測定すると、シリコン基板のＮｖ領域においてＴＺＤＢ特性は殆ど低下しないが、ＴＤＤＢ特性が低下する場合がある。さらに、特許文献４に記載されているように、ＴＤＤＢ特性が低下する領域はＮｖ領域でかつＲＩＥ法で検出される欠陥（ＲＩＥ欠陥）が存在する領域であることから、表層にＲＩＥ欠陥が存在しないシリコン基板およびその製造方法の開発は極めて重要である。
　ここで、ＲＩＥ法について解説する。
　ＲＩＥ法とは、シリコン基板中の酸化珪素（以下ＳｉＯｘという）を含有する微小な結晶欠陥を、深さ方向の分解能を付与しつつ評価する方法として、特許文献５に開示された方法が知られている。この方法は、基板の主表面に対して、反応性イオンエッチング（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ、以下ＲＩＥという）などの高選択性の異方性エッチングを一定厚さまで施し、残ったエッチング残渣を検出することにより結晶欠陥の評価を行うものである。ＳｉＯｘを含有する結晶欠陥の形成領域と含有しない非形成領域とではエッチング速度が相違するので（前者の方がエッチング速度が小さい）、上記エッチングを施すと、基板の主表面にはＳｉＯｘを含有する結晶欠陥を頂点とした円錐状の突起が残留する。結晶欠陥が異方性エッチングにより突起部の形で強調されるため、微小な欠陥であっても容易に検出することができる。
　以下、特許文献５で開示された結晶欠陥の評価方法について説明する。
　熱処理によって、シリコン基板中に過飽和に溶存していた酸素がＳｉＯｘとして析出した酸素析出物が形成される。そして、市販のＲＩＥ装置を用いて、ハロゲン系混合ガス（例えばＨＢｒ／Ｃｌ２／Ｈｅ＋Ｏ２）雰囲気中で、シリコン基板内に含まれるＢＭＤに対して高選択比の異方性エッチングを行うと、ＢＭＤに起因した円錐状突起物がエッチング残渣（ヒロック）として形成される。したがって、このヒロックに基づいて結晶欠陥を評価することができる。例えば、得られたヒロックの数を数えれば、エッチングした範囲のシリコン基板中のＢＭＤの密度を求めることができる。
特開２００１－２０３２１０号公報 特表２００１－５０３００９号公報 特開２００３－２９７８３９号公報 特開２００９－２４９２０５号公報 特開２０００－５８５０９号公報
　本発明者は、鋭意研究した結果、１３００℃より高い温度でＲＴＰ処理することにより、基板表層のＲＩＥ欠陥を消滅できることを見出した。しかし同時に、１３００℃より高い温度でＲＴＰ処理した基板では、熱処理後のライフタイムが大きく低下するという新規な課題を見出した。その原因は明らかではないが、１３００℃より高い温度で熱処理することにより、基板内部に高濃度の空孔が過剰に発生し、冷却の過程で空孔が凝集する、もしくは、空孔と基板内部に存在するその他の元素が結合することにより、欠陥準位を形成するためであると推察される。
　ライフタイムの低下は、デバイス工程での歩留り低下やデバイス機能を不安定にさせる要因となり、特に、ライフタイムが５００μｓｅｃ未満の場合は、デバイス不良となる可能性が高いため、問題となる。
　本発明は、上記問題点に鑑みてなされたものであって、表層にＲＩＥ欠陥がなく、かつライフタイムが十分長いシリコン基板の製造方法及びシリコン基板を提供することを目的とする。
　上記目的を達成するために、本発明は、シリコン基板を製造する方法であって、少なくとも、チョクラルスキー法により育成したシリコン単結晶インゴットから切り出されたシリコン基板に、急速加熱・急速冷却装置を用いて、１３００℃より高くかつシリコン融点以下の温度で１～６０秒保持して急速熱処理を施した後、６００～８００℃の範囲の温度まで降温速度５～１５０℃／ｓｅｃで一段目の降温工程を行い、その後、冷却時間Ｘ秒と降温速度Ｙ℃／ｓｅｃが、Ｘ＜１００の場合はＹ≦０．１５Ｘ－４．５を、Ｘ≧１００の場合はＹ≦１０を満たすように二段目の降温工程を行うことを特徴とするシリコン基板の製造方法を提供する。
　このように、１３００℃より高くかつシリコン融点以下の温度で１～６０秒保持して急速熱処理を施すことで、基板表層のＲＩＥ欠陥等を効果的に消滅させることができ、かつ、基板内部に空孔を効率的に注入することができる。そして、上記のように降温、冷却することで、ライフタイム低下の原因となる欠陥の形成を抑制することができる。以上より、バルク中にＢＭＤが良好に形成され、デバイス作製領域となる表層に欠陥が存在せず、ライフタイムが５００μｓｅｃ以上である高品質のシリコン基板を製造することができる。
　このとき、前記急速熱処理を、窒化膜形成雰囲気ガス、希ガス又はこれらの混合ガスを含む雰囲気で行うことが好ましい。
　このような雰囲気で急速熱処理を行えば、スリップ転位の発生を防止しながら、十分なＢＭＤを析出させることができる程度の空孔を注入できる。
　このとき、前記急速熱処理を施すシリコン基板を、チョクラルスキー法により育成した全面がＯＳＦ領域、全面がＮ領域、又はＯＳＦ領域とＮ領域が混合した領域であるシリコン単結晶インゴットから切り出されたシリコン単結晶ウェーハとすることが好ましい。
　本発明の急速熱処理を施すシリコン基板を、このようなシリコン単結晶ウェーハとすることで、基板内部まで欠陥を消滅でき、より確実にデバイス作製領域に欠陥が存在しないシリコン基板を製造できる。
　また、本発明のシリコン基板の製造方法によって製造されたシリコン基板であって、該シリコン基板のデバイス作製領域となる表面から少なくとも１μｍの深さにＲＩＥ法により検出される欠陥が存在せず、かつ、前記シリコン基板のライフタイムが５００μｓｅｃ以上であることを特徴とするシリコン基板を提供する。
　本発明の製造方法によれば、上記のようなシリコン基板を製造することができ、デバイス作製の歩留まりを向上できる高品質のシリコン基板となる。
　以上のように、本発明によれば、デバイス作製領域となる表層に欠陥が存在せず、ライフタイムが５００μｓｅｃ以上である高品質のシリコン基板を製造することができる。
単結晶引き上げ装置の一例を示す概略図である。 枚葉式の急速加熱・急速冷却装置の一例を示す概略図である。 実施例、比較例１における降温速度と冷却時間及びライフタイム評価結果を示すグラフである。 実施例、比較例１におけるＢＭＤ密度と熱処理温度の関係を示すグラフである。 引き上げ速度と欠陥領域の関係を示す図である。
　以下、本発明について、実施態様の一例として、図を参照しながら詳細に説明するが、本発明はこれに限定されるものではない。
　本発明の製造方法では、まず、チョクラルスキー法によりシリコン単結晶インゴットを育成して、当該シリコン単結晶インゴットからシリコン基板を切り出す。
　育成するシリコン単結晶インゴットの直径等は特に限定されず、例えば１５０ｍｍ～３００ｍｍ、あるいはそれ以上とすることができ、用途に合わせて所望の大きさに育成することができる。
　ここで、本発明の製造方法に用いることができる単結晶引き上げ装置について説明する。
　図１に単結晶引き上げ装置１０を示す。この単結晶引き上げ装置１０は、引き上げ室１１と、引き上げ室１１中のルツボ１２と、ルツボ１２の周囲に配置されたヒータ１４と、ルツボ１２を回転させるルツボ保持軸１３及びその回転機構（図示せず）と、シリコンの種結晶を保持するシードチャック２１と、シードチャック２１を引き上げるワイヤ１９と、ワイヤ１９を回転または巻き取る巻き取り機構（図示せず）とを備えて構成されている。ルツボ１２は、その内側のシリコン融液（湯）１８を収容する側には石英ルツボが設けられ、その外側には黒鉛ルツボが設けられている。また、ヒータ１４の外側周囲には断熱材１５が配置されている。
　また製造条件に合わせて、図１のように環状の黒鉛筒（整流筒）１６を設けたり、結晶の固液界面１７の外周に、環状の外側断熱材（図示せず）を設けることもできる。さらに、冷却ガスを吹き付けたり、輻射熱を遮って単結晶を冷却する筒状の冷却装置を設けることも可能である。
　また、引き上げ室１１の外側に磁石（図示せず）を設置し、シリコン融液１８に水平方向あるいは垂直方向の磁場を印加することによって、融液の対流を抑制し、単結晶の安定成長を図る、いわゆるＭＣＺ法の装置を用いることもできる。
　本発明では、これらの装置の各部は、例えば従来と同様のものを用いることができる。
　以下に、上記のような単結晶引き上げ装置１０による単結晶育成方法の一例について説明する。
　まず、ルツボ１２内で、シリコンの高純度多結晶原料を融点（約１４２０℃）以上に加熱して融解する。次に、ワイヤ１９を巻き出すことにより、シリコン融液１８の表面略中心部に種結晶の先端を接触または浸漬させる。その後、ルツボ保持軸１３を適宜の方向に回転させるとともに、ワイヤ１９を回転させながら巻き取り、種結晶を引き上げることにより、シリコン単結晶インゴット２０の育成を開始する。
　以後、引き上げ速度と温度を所望の欠陥領域となるように適切に調整し、略円柱形状のシリコン単結晶インゴット２０を得る。
　この所望の引き上げ速度（成長速度）を効率よく制御するにあたっては、例えば、予め、引き上げ速度を変化させながらインゴットを育成し、引き上げ速度と欠陥領域の関係を調査する予備試験を行い、例えば図５のような関係を求め、その後、その関係に基づいて、改めて、本試験で引き上げ速度を制御して、所望の欠陥領域が得られるようにシリコン単結晶インゴットを製造することができる。
　また、育成するシリコン単結晶インゴットの欠陥領域については、例えば、全面がＶ－ｒｉｃｈ領域、ＯＳＦ領域、Ｎ領域、又はこれらの領域が混合した領域からなるものを育成することができるが、好ましくは、全面がＮ領域、全面がＯＳＦ領域、ＯＳＦ領域及びＮ領域が混合した領域のいずれかであるシリコン単結晶インゴットを育成する。
　上記の欠陥領域のシリコン基板であれば、最も消滅しにくいＣＯＰをほとんど含まないため、本発明の急速熱処理によって確実に欠陥を消滅させることができ、また、より深い位置のＲＩＥ欠陥も消滅させることが容易であるため、特に有効である。
　そして、このように製造したシリコン単結晶インゴットに、例えば、スライス、研磨等を行うことにより、シリコン基板を得ることができる。
　また、シリコン基板内部の空孔は、シリコン基板に含有される不純物元素と結合することが知られており、本発明の急速熱処理で生じる空孔の挙動には、シリコン基板の酸素濃度が大きく影響すると考えられる。空孔とライフタイムの直接的な因果関係は定かではないが、例えば、急速熱処理前の酸素濃度が５×１０１７ａｔｏｍｓ／ｃｍ３（ＪＥＩＤＡ）以上のシリコン基板であれば、急速熱処理後の降温の際、空孔－酸素ペアが高濃度に発生し、ライフタイムに影響を与える深い準位を形成する欠陥の形成を抑制しやすくなるため好ましい。このような酸素濃度は、上記のインゴット育成時等に調節することができる。
　このように作製されたシリコン基板に、例えば枚葉式の急速加熱・急速冷却装置を用いて、急速加熱・急速冷却熱処理を施す。本発明の製造方法で用いることができる枚葉式の急速加熱・急速冷却装置の一例の概略図を図２に示す。
　図２に示す急速加熱・急速冷却装置５２は、石英からなるチャンバー５３を有し、このチャンバー５３内でシリコン基板Ｗを急速熱処理できるようになっている。加熱は、チャンバー５３を上下左右から囲繞するように配置される加熱ランプ５４（例えばハロゲンランプ）によって行う。この加熱ランプ５４は、それぞれ独立に供給される電力を制御できるようになっている。
　ガスの排気側は、オートシャッター５５が装備され、外気を封鎖している。オートシャッター５５は、ゲートバルブによって開閉可能に構成される不図示のウェーハ挿入口が設けられている。また、オートシャッター５５にはガス排気口５１が設けられており、炉内雰囲気を調整できるようになっている。
　そして、シリコン基板Ｗは、石英トレイ５６に形成された３点支持部５７上に配置される。石英トレイ５６のガス導入口側には、石英製のバッファ５８が設けられており、酸化性ガスや窒化性ガス、Ａｒガス等の導入ガスが、シリコン基板Ｗに直接当たるのを防ぐことができる。
　また、チャンバー５３には不図示の温度測定用特殊窓が設けられており、チャンバー５３の外部に設置されたパイロメータ５９により、その特殊窓を通してシリコン基板Ｗの温度を測定することができる。
　そして、本発明の製造方法では、上記のような急速加熱・急速冷却装置を用いて、シリコン基板に、例えば５０℃／ｓｅｃ以上の昇温速度で１３００℃より高くかつシリコン融点以下の温度まで昇温して１～６０秒保持することで急速熱処理を施した後、６００～８００℃の範囲の温度まで降温速度５～１５０℃／ｓｅｃで一段目の降温工程を行い、その後、冷却時間Ｘ秒と降温速度Ｙ℃／ｓｅｃが、Ｘ＜１００の場合はＹ≦０．１５Ｘ－４．５を、Ｘ≧１００の場合はＹ≦１０を満たすように二段目の降温工程を行って冷却する。
　このように、シリコン基板に、１３００℃より高くかつシリコン融点以下の温度で急速熱処理を施すことで、シリコン基板表面から少なくとも１μｍの深さにわたってＲＩＥ法により検出される欠陥を消滅させることができる。この急速熱処理時間が１～６０秒の範囲であれば欠陥消滅には十分であり、６０秒を超える時間では、生産性低下、コスト上昇、スリップ転位発生等の可能性がある。また、６０秒以下の急速熱処理であれば、急速熱処理中に酸素の過剰な外方拡散により表層で酸素濃度が大きく低下するのを防ぎ、機械的強度の低下を防止できる。
　また、１３００℃より高い温度から６００～８００℃の範囲の温度まで降温する際の降温速度が５℃／ｓｅｃよりも遅い場合は、生産性の低下を招き、また、１５０℃／ｓｅｃよりも早い場合には、急速冷却によりスリップが発生する場合がある。
　一段目の降温を６００～８００℃の範囲の温度まで降温すれば、冷却時間を過剰に長くする必要がなく、また、二段目の降温の際に、空孔の制御を十分に行うことができる。８００℃より高い温度から二段目の降温を開始すると、冷却に必要な時間が長くなり、生産性の低下を招く。６００℃より低い温度から二段目の降温を開始すると基板内部の空孔の制御が不十分となる。
　そして、二段目の降温において、冷却時間Ｘ秒と降温速度Ｙ℃／ｓｅｃが、Ｘ＜１００の場合はＹ≦０．１５Ｘ－４．５を、Ｘ≧１００の場合はＹ≦１０を満たすように設定することにより、空孔の制御を効果的に行い、ライフタイムの低下を抑制できる。これは、１３００℃より高い温度の急速熱処理で高濃度に発生した空孔の拡散が促進されて濃度が減少し、また、空孔とその他の不純物元素が結合して、ライフタイムを低下させない欠陥を形成することにより、空孔起因のライフタイムを低下させる欠陥の形成を抑制することが可能となるためと推察される。
　基板表層のＲＩＥ欠陥を消滅させるために１３００℃より高い温度で急速熱処理を施すと、空孔が過剰に発生して、この空孔起因の欠陥により基板のライフタイムが低下するという新規な課題を、本発明の上記のような降温工程により解決できる。
　このような二段の降温工程は、例えば常温以下の温度になるまで降温することができる。また、上記のような二段目の降温速度は比較的遅いので、１３００℃より高い温度から６００～８００℃の範囲の温度までの一段目の降温速度を速くすることが、生産性の観点から好ましく、この場合、当該一段目の降温速度よりも遅い降温速度で二段目の降温工程を行うこととなる。
　上記のような急速熱処理の雰囲気としては、特に限定されないが、窒化膜形成雰囲気ガス、希ガス又はこれらの混合ガスを含む雰囲気で行うことが好ましい。
　上記のような雰囲気であれば、例えば水素雰囲気で行う場合に比べてスリップ転位を抑制でき、スリップ転位が原因の接合リーク等の問題を防止できるため、デバイスの歩留まりを向上できる。また、空孔注入も効率的に行うことができる。
　上記のような本発明の製造方法であれば、デバイス作製領域となる表面から少なくとも１μｍの深さにＲＩＥ法により検出される欠陥が存在せず、かつ、ライフタイムが５００μｓｅｃ以上である高品質のシリコン基板を製造することができる。
　以下、実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
（実施例、比較例１）
　図１のシリコン単結晶引き上げ装置により、横磁場を印加して、ＭＣＺ法によりＮ領域のシリコン単結晶インゴット（直径１２インチ（３００ｍｍ）、方位＜１００＞、導電型ｐ型）を育成し、それから切り出したシリコン単結晶ウェーハに、図２の急速加熱・急速冷却装置（ここでは、Ｍａｔｔｓｏｎ社製Ｈｅｌｉｏｓ）を用いて、第１の温度１２５０℃，１２９０℃，１３２０℃，１３５０℃の各温度で、１０秒間の熱処理（急速熱処理）を施した。この急速熱処理における雰囲気は、Ａｒ，Ｎ２，ＮＨ３／Ａｒの各雰囲気とした。
　続いて、第１の温度から第２の温度までの一段目の降温工程を降温速度３０℃／ｓｅｃで降温した。このとき、第２の温度は、９００℃、８００℃、７００℃、６００℃、５００℃の各温度に設定した。その後、第２の温度からの二段目の降温工程で、所定の降温速度と冷却時間を設定して、ウェーハを冷却した。その後、ウェーハ表面を５μｍ程度研磨した。
　上記のように作製したウェーハの内、Ａｒ雰囲気、第２の温度が８００℃で、二段目の降温工程を降温速度９℃／ｓｅｃ、冷却時間１２０秒で行ったウェーハの表層のＲＩＥ欠陥を測定した。
　この測定では、マグネトロンＲＩＥ装置（Ａｐｐｌｉｅｄ　Ｍａｔｅｒｉａｌｓ社製　Ｃｅｎｔｕｒａ）を用いてエッチングを行った。その後、レーザー散乱方式の異物検査装置（ＫＬＡ―Ｔｅｎｃｏｒ社製　ＳＰ１）でエッチング後の残渣突起を計測し、欠陥密度を算出した。測定結果を表１に示す。
Figure JPOXMLDOC01-appb-T000001
　表１から、１３００℃より高い温度での急速熱処理により、いずれの雰囲気でも、ＲＩＥ欠陥を完全に消滅させていることがわかる。また、５μｍ研磨後の表面の欠陥の測定結果であるため、本実施例では表面から少なくとも５μｍの深さまでの欠陥が、１３００℃より高い温度での急速熱処理により消滅していることがわかる。一方、急速熱処理の温度が１２９０℃、１２５０℃の場合には、表層のＲＩＥ欠陥が多数確認され、消滅には不十分な温度であることがわかる。
　また、作製したウェーハの内、第１の温度が１３５０℃、Ａｒ雰囲気で１０秒間の熱処理（急速熱処理）を行い、一段目の降温工程を、第２の温度８００℃まで３０℃／ｓｅｃで降温し、二段目の降温工程を種々の冷却時間及び降温速度で行い、ウェーハのライフタイムを測定した。
　測定方法としては、エタノールにヨウ素を２ｇ滴下した溶液をウェーハに塗布する処理（Ｃｈｅｍｉｃａｌ　Ｐａｓｓｉｖａｔｉｏｎ処理　以下ＣＰ処理）を行い、ライフタイム測定装置（ＳＥＭＩＬＡＢ社製　ＷＴ－２０００）でライフタイムを測定した。上記測定したライフタイムとの関係を図３に示す。
　図３に示すように、急速熱処理後のライフタイムは、冷却時間が１００秒よりも短い場合には、降温速度がより小さい場合に良好となることがわかる。また、冷却時間が１００秒以上の場合には、降温速度を１０℃／ｓｅｃ以下に設定することで、良好なライフタイムが得られている。これらの関係から、二段目の降温の際、冷却時間をＸ秒、降温速度をＹ℃／ｓｅｃとした場合、Ｘ＜１００の場合はＹ≦０．１５Ｘ－４．５、Ｘ≧１００の場合はＹ≦１０で示される範囲（グラフ中に示される斜線部の範囲）になるようにＸとＹを設定することにより、良好なライフタイムを有するウェーハが製造可能となる。
　また、第２の温度を７００℃、６００℃に設定した実施例のウェーハのライフタイムを測定した場合にも、図３と同様の傾向が再現した。
　しかし、第２の温度を９００℃もしくは５００℃に設定した比較例の場合は、上記の関係は得られず、この場合、１３００℃より高い温度の急速熱処理を施したウェーハではライフタイムが低下していた。
　また、Ａｒ、Ｎ２、ＮＨ３／Ａｒの各雰囲気下、１２５０℃、１３００℃、１３２５℃、１３５０℃の各温度で１０秒間の熱処理（急速熱処理）を施し、第一の降温工程で、第２の温度８００℃まで降温速度３０℃／ｓｅｃで降温し、その後二段目の降温工程を降温速度９℃／ｓｅｃ、冷却時間１２０秒で行ったウェーハのＢＭＤ密度を測定した。
　測定方法としては、フラッシュメモリ作製プロセスのシミュレーション熱処理を施し、ウェーハ内にＢＭＤを析出させた。その後、５％ＨＦに浸漬させ、表面に形成された酸化膜を除去した。その後、ＲＩＥ装置でエッチングを行い、残渣突起の個数を電子顕微鏡を用いて計測し、欠陥密度を算出してＢＭＤ密度を測定した。測定結果を図４に示す。なお、参照例（図４のＲｅｆ．）として、急速加熱・急速冷却熱処理を行わなかった以外は上記と同様に作製されたウェーハの上記と同様に測定されたＢＭＤ密度も図４に示す。
　図４に示すように、雰囲気によりデバイス作製熱処理の際のＢＭＤ形成を容易に制御することができることがわかる。また、急速加熱・急速冷却熱処理を施さなかった場合に比べて、いずれもＢＭＤ密度が高い。また、いずれの雰囲気でも急速熱処理を１３００℃より高い温度で行うことにより、高いＢＭＤ密度が確保されている。
（比較例２）
　図１のシリコン単結晶引上げ装置により、横磁場を印加して、ＭＣＺ法によりＮ領域のシリコン単結晶インゴット（直径１２インチ（３００ｍｍ）、方位＜１００＞、導電型ｐ型）を育成し、それから切り出したシリコン単結晶ウェーハに図２の急速加熱・急速冷却装置（ここでは、Ｍａｔｔｓｏｎ社製Ｈｅｌｉｏｓ）を用いて、１２５０℃，１２９０℃，１３２０℃，１３５０℃で、１０秒間の熱処理（急速熱処理）を施した。この急速熱処理における雰囲気は、Ａｒ、ＮＨ３／Ａｒの各雰囲気とした。
　続いて、二段階降温は行わずに、それぞれの熱処理温度から常温まで降温速度３０℃／ｓｅｃで降温した。その後、ウェーハ表面を５μｍ程度研磨した。
　上記のように作製したウェーハを、実施例、比較例１と同様にウェーハの表層のＲＩＥ欠陥を測定した。その結果、表１と同様の傾向が得られた。さらに、作製されたウェーハのライフタイムを実施例と同様に測定した結果を表２に示す。
Figure JPOXMLDOC01-appb-T000002
　表２からわかるように、いずれの雰囲気でも急速熱処理の温度が高いほどライフタイムが低下し、特に１３００℃を超える温度で急速熱処理を行うと、ライフタイムが大きく低下し、１００μｓｅｃ未満となっていることがわかる。
　なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

Claims (4)

  1. 　シリコン基板を製造する方法であって、少なくとも、
    　チョクラルスキー法により育成したシリコン単結晶インゴットから切り出されたシリコン基板に、急速加熱・急速冷却装置を用いて、１３００℃より高くかつシリコン融点以下の温度で１～６０秒保持して急速熱処理を施した後、６００～８００℃の範囲の温度まで降温速度５～１５０℃／ｓｅｃで一段目の降温工程を行い、その後、冷却時間Ｘ秒と降温速度Ｙ℃／ｓｅｃが、Ｘ＜１００の場合はＹ≦０．１５Ｘ－４．５を、Ｘ≧１００の場合はＹ≦１０を満たすように二段目の降温工程を行うことを特徴とするシリコン基板の製造方法。
  2. 　前記急速熱処理を、窒化膜形成雰囲気ガス、希ガス又はこれらの混合ガスを含む雰囲気で行うことを特徴とする請求項１に記載のシリコン基板の製造方法。
  3. 　前記急速熱処理を施すシリコン基板を、チョクラルスキー法により育成した全面がＯＳＦ領域、全面がＮ領域、又はＯＳＦ領域とＮ領域が混合した領域であるシリコン単結晶インゴットから切り出されたシリコン単結晶ウェーハとすることを特徴とする請求項１又は請求項２に記載のシリコン基板の製造方法。
  4. 　請求項１乃至請求項３のいずれか一項に記載のシリコン基板の製造方法によって製造されたシリコン基板であって、該シリコン基板のデバイス作製領域となる表面から少なくとも１μｍの深さにＲＩＥ法により検出される欠陥が存在せず、かつ、前記シリコン基板のライフタイムが５００μｓｅｃ以上であることを特徴とするシリコン基板。
PCT/JP2012/000696 2011-02-24 2012-02-02 シリコン基板の製造方法及びシリコン基板 WO2012114659A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
DE112012000607.0T DE112012000607B4 (de) 2011-02-24 2012-02-02 Verfahren zum Herstellen eines Siliziumsubstrats und Siliziumsubstrat
US13/982,584 US9390905B2 (en) 2011-02-24 2012-02-02 Method for manufacturing silicon substrate and silicon substrate
KR1020137022421A KR101703696B1 (ko) 2011-02-24 2012-02-02 실리콘 기판의 제조방법 및 실리콘 기판
CN201280010057.9A CN103392223B (zh) 2011-02-24 2012-02-02 硅基板的制造方法及硅基板

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011-037954 2011-02-24
JP2011037954A JP5572569B2 (ja) 2011-02-24 2011-02-24 シリコン基板の製造方法及びシリコン基板

Publications (1)

Publication Number Publication Date
WO2012114659A1 true WO2012114659A1 (ja) 2012-08-30

Family

ID=46720455

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2012/000696 WO2012114659A1 (ja) 2011-02-24 2012-02-02 シリコン基板の製造方法及びシリコン基板

Country Status (7)

Country Link
US (1) US9390905B2 (ja)
JP (1) JP5572569B2 (ja)
KR (1) KR101703696B1 (ja)
CN (1) CN103392223B (ja)
DE (1) DE112012000607B4 (ja)
TW (1) TWI534310B (ja)
WO (1) WO2012114659A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI805242B (zh) * 2021-02-25 2023-06-11 日商環球晶圓日本股份有限公司 矽晶圓的製造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9634098B2 (en) * 2013-06-11 2017-04-25 SunEdison Semiconductor Ltd. (UEN201334164H) Oxygen precipitation in heavily doped silicon wafers sliced from ingots grown by the Czochralski method
JP6115651B2 (ja) 2014-01-14 2017-04-19 株式会社Sumco シリコンウェーハの製造方法
CN103726102B (zh) * 2014-01-20 2016-09-07 中国科学院理化技术研究所 一种制备超长一维单晶硅纳米/微米结构的方法
JP6100226B2 (ja) * 2014-11-26 2017-03-22 信越半導体株式会社 シリコン単結晶ウェーハの熱処理方法
JP6044660B2 (ja) 2015-02-19 2016-12-14 信越半導体株式会社 シリコンウェーハの製造方法
CN107154353B (zh) * 2016-03-03 2020-01-24 上海新昇半导体科技有限公司 晶圆热处理的方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000216106A (ja) * 1999-01-22 2000-08-04 Shin Etsu Handotai Co Ltd シリコンウエ―ハの熱処理方法およびこの方法で熱処理されたシリコンウエ―ハ
JP2010212333A (ja) * 2009-03-09 2010-09-24 Covalent Materials Corp シリコンウェーハの熱処理方法
WO2010119614A1 (ja) * 2009-04-13 2010-10-21 信越半導体株式会社 アニールウエーハおよびアニールウエーハの製造方法ならびにデバイスの製造方法
WO2012008087A1 (ja) * 2010-07-14 2012-01-19 信越半導体株式会社 シリコン基板の製造方法及びシリコン基板

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6503594B2 (en) 1997-02-13 2003-01-07 Samsung Electronics Co., Ltd. Silicon wafers having controlled distribution of defects and slip
SG105513A1 (en) 1997-04-09 2004-08-27 Memc Electronics Materials Inc Low defect density, ideal oxygen precipitating silicon
JP3451955B2 (ja) 1998-08-13 2003-09-29 株式会社豊田中央研究所 結晶欠陥の評価方法及び結晶欠陥評価装置
WO2000041227A1 (fr) 1998-12-28 2000-07-13 Shin-Etsu Handotai Co.,Ltd. Procede de recuit thermique d'une plaquette de silicium, et plaquette de silicium
JP3565068B2 (ja) 1998-12-28 2004-09-15 信越半導体株式会社 シリコンウエーハの熱処理方法およびシリコンウエーハ
KR100378184B1 (ko) 1999-11-13 2003-03-29 삼성전자주식회사 제어된 결함 분포를 갖는 실리콘 웨이퍼, 그의 제조공정및 단결정 실리콘 잉곳의 제조를 위한 초크랄스키 풀러
JP4567251B2 (ja) 2001-09-14 2010-10-20 シルトロニック・ジャパン株式会社 シリコン半導体基板およびその製造方法
JP2003297839A (ja) 2002-04-03 2003-10-17 Sumitomo Mitsubishi Silicon Corp シリコンウエーハの熱処理方法
JP2007194232A (ja) * 2006-01-17 2007-08-02 Shin Etsu Handotai Co Ltd シリコン単結晶ウエーハの製造方法
JP5394632B2 (ja) 2007-11-19 2014-01-22 エア・ウォーター株式会社 単結晶ＳｉＣ基板の製造方法
JP5151628B2 (ja) 2008-04-02 2013-02-27 信越半導体株式会社 シリコン単結晶ウエーハ、シリコン単結晶の製造方法および半導体デバイス
US8476149B2 (en) 2008-07-31 2013-07-02 Global Wafers Japan Co., Ltd. Method of manufacturing single crystal silicon wafer from ingot grown by Czocharlski process with rapid heating/cooling process
JP5561918B2 (ja) * 2008-07-31 2014-07-30 グローバルウェーハズ・ジャパン株式会社 シリコンウェーハの製造方法
JP2010040587A (ja) * 2008-07-31 2010-02-18 Covalent Materials Corp シリコンウェーハの製造方法
JP2010199411A (ja) * 2009-02-26 2010-09-09 Covalent Materials Corp シリコンウェーハの熱処理方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000216106A (ja) * 1999-01-22 2000-08-04 Shin Etsu Handotai Co Ltd シリコンウエ―ハの熱処理方法およびこの方法で熱処理されたシリコンウエ―ハ
JP2010212333A (ja) * 2009-03-09 2010-09-24 Covalent Materials Corp シリコンウェーハの熱処理方法
WO2010119614A1 (ja) * 2009-04-13 2010-10-21 信越半導体株式会社 アニールウエーハおよびアニールウエーハの製造方法ならびにデバイスの製造方法
WO2012008087A1 (ja) * 2010-07-14 2012-01-19 信越半導体株式会社 シリコン基板の製造方法及びシリコン基板

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI805242B (zh) * 2021-02-25 2023-06-11 日商環球晶圓日本股份有限公司 矽晶圓的製造方法

Also Published As

Publication number Publication date
DE112012000607B4 (de) 2020-01-09
JP2012175023A (ja) 2012-09-10
TWI534310B (zh) 2016-05-21
TW201245516A (en) 2012-11-16
KR20140021543A (ko) 2014-02-20
DE112012000607T5 (de) 2014-11-13
CN103392223A (zh) 2013-11-13
JP5572569B2 (ja) 2014-08-13
CN103392223B (zh) 2016-01-20
US9390905B2 (en) 2016-07-12
KR101703696B1 (ko) 2017-02-07
US20130316139A1 (en) 2013-11-28

Similar Documents

Publication Publication Date Title
JP5439305B2 (ja) シリコン基板の製造方法及びシリコン基板
JP5578172B2 (ja) アニールウエーハの製造方法およびデバイスの製造方法
JP5167654B2 (ja) シリコン単結晶ウエーハの製造方法
JP3994602B2 (ja) シリコン単結晶ウエーハおよびその製造方法並びにｓｏｉウエーハ
JP5572569B2 (ja) シリコン基板の製造方法及びシリコン基板
JP6044660B2 (ja) シリコンウェーハの製造方法
JP4853027B2 (ja) シリコン単結晶ウエーハの製造方法
JP4699675B2 (ja) アニールウェーハの製造方法
JP6115651B2 (ja) シリコンウェーハの製造方法
WO2009122648A1 (ja) シリコン単結晶ウエーハおよびシリコン単結晶の製造方法またはシリコン単結晶ウエーハの製造方法ならびに半導体デバイス
JP2011222842A (ja) エピタキシャルウェーハの製造方法、エピタキシャルウェーハ及び撮像用デバイスの製造方法
JP4857517B2 (ja) アニールウエーハ及びアニールウエーハの製造方法
JP2007070132A (ja) 単結晶シリコンウェーハの製造方法、単結晶シリコンウェーハ及びウェーハ検査方法
JP2013175742A (ja) エピタキシャルウェーハの製造方法、エピタキシャルウェーハ及び撮像用デバイスの製造方法
JP2002134514A (ja) シリコンウェーハおよびその製造方法
JP2005119964A (ja) 窒素ドープした低欠陥シリコン単結晶ウエーハおよびその製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 12750246

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 13982584

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 1120120006070

Country of ref document: DE

Ref document number: 112012000607

Country of ref document: DE

ENP Entry into the national phase

Ref document number: 20137022421

Country of ref document: KR

Kind code of ref document: A

122 Ep: pct application non-entry in european phase

Ref document number: 12750246

Country of ref document: EP

Kind code of ref document: A1