JP2012109297A - 半導体パッケージ及びその製造方法 - Google Patents

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直幸 小泉
Kenta Uchiyama
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Abstract

【課題】配線パターンの微細化が可能な半導体パッケージ及びその製造方法を提供する。
【解決手段】半導体パッケージ１０は、一方の面３０ａに凹部３０ｘが形成された支持体３０と、回路形成面２０ａが一方の面３０ａ側に露出するように凹部３０ｘに収容された半導体チップ２０と、半導体チップ２０の回路形成面２０ａ上及び支持体３０の一方の面３０ａ上に形成された、半導体チップ２０と電気的に接続される配線層４２，４４，４６を含む配線構造体４０と、を有し、支持体３０の一方の面３０ａを含む部分の材料は、シリコン又は硼珪酸ガラスである。
【選択図】図１

Description

本発明は、半導体チップと、前記半導体チップと電気的に接続された配線構造体とを有する半導体パッケージ、及びその製造方法に関する。
従来より、支持体の一方の面に半導体チップを収容する凹部を形成し、主面（回路形成面）が支持体の一方の面側に露出するように（フェイスアップの状態で）凹部に半導体チップを収容し、半導体チップの主面上及び支持体の一方の面上に絶縁層と配線層とが交互に積層された配線構造体を形成した半導体パッケージが知られている。
このような半導体パッケージにおいて、支持体には、例えば、金属板が用いられていた。より具体的には、例えば、銅板からなる支持体を準備し、準備した支持体にエッチング等により半導体チップを収容する凹部を形成していた。又、ニッケル板上に極薄の金めっき層を形成し、更に、金めっき層上に半導体チップと同程度の厚さの銅めっき層を形成した支持体を準備し、銅めっき層にエッチング等により金めっき層の表面を露出する貫通孔を形成し、貫通孔の内側面と金めっき層の表面により凹部を形成していた。
特開２００９−１９４３２２号公報
しかしながら、支持体として金属を用いると、支持体の一方の面が平滑にならないため（支持体の一方の面の表面凹凸が大きいため）、半導体チップの主面上及び支持体の一方の面上に形成する配線パターンの微細化が困難である。又、金属同士を金めっき層や接着層等を介して接合すると、金めっき層や接着層の厚さを均一化することが困難なため、支持体の一方の面が半導体チップの主面に対して傾く。そのため、半導体チップの主面上及び支持体の一方の面上に配線パターンを形成する際の露光や現像の精度が低下し、配線パターンの微細化が困難である。
本発明は、上記の点に鑑みてなされたものであり、配線パターンの微細化が可能な半導体パッケージ及びその製造方法を提供することを課題とする。
本半導体パッケージは、一方の面に凹部が形成された支持体と、回路形成面が前記一方の面側に露出するように前記凹部に収容された半導体チップと、前記半導体チップの前記回路形成面上及び前記支持体の前記一方の面上に形成された、前記半導体チップと電気的に接続される配線層を含む配線構造体と、を有し、前記支持体の前記一方の面を含む部分の材料は、シリコン又は硼珪酸ガラスであることを要件とする。
本半導体パッケージの製造方法は、一方の面に凹部が形成された支持体を作製する第１工程と、半導体チップを、回路形成面が前記一方の面側に露出するように前記凹部に収容する第２工程と、前記半導体チップの前記回路形成面上及び前記支持体の前記一方の面上に、前記半導体チップと電気的に接続される配線層を含む配線構造体を形成する第３工程と、を有し、前記支持体の前記一方の面を含む部分の材料は、シリコン又は硼珪酸ガラスであることを要件とする。
開示の技術によれば、配線パターンの微細化が可能な半導体パッケージ及びその製造方法を提供できる。
第１の実施の形態に係る半導体パッケージを例示する断面図である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その１）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その２）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その３）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その４）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その５）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その６）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その７）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その８）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その９）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その１０）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その１１）である。 第１の実施の形態の変形例２に係る半導体パッケージを例示する断面図である。 第１の実施の形態の変形例２に係る半導体パッケージの製造工程を例示する図である。 第１の実施の形態の変形例３に係る半導体パッケージを例示する断面図である。 第１の実施の形態の変形例３に係る半導体パッケージの製造工程を例示する図（その１）である。 第１の実施の形態の変形例３に係る半導体パッケージの製造工程を例示する図（その２）である。 第２の実施の形態に係る半導体パッケージを例示する断面図である。 第２の実施の形態に係る半導体パッケージの製造工程を例示する図である。 第３の実施の形態に係る半導体パッケージを例示する断面図である。 第３の実施の形態に係る半導体パッケージの製造工程を例示する図である。
以下、図面を参照して発明を実施するための形態について説明する。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
〈第１の実施の形態〉
［第１の実施の形態に係る半導体パッケージの構造］
図１は、第１の実施の形態に係る半導体パッケージを例示する断面図である。図１を参照するに、半導体パッケージ１０は、半導体チップ２０及び支持体３０を基体とし、その上に配線構造体４０が形成され、更に配線構造体４０上に外部接続端子４９が形成された構造を有する。
半導体パッケージ１０の平面形状は例えば矩形状であり、その寸法は、例えば幅１５ｍｍ（Ｘ方向）×奥行き１５ｍｍ（Ｙ方向）×厚さ０．８ｍｍ（Ｚ方向）程度とすることができる。以下、半導体パッケージ１０を構成する半導体チップ２０、支持体３０、及び配線構造体４０を中心に詳説する。なお、半導体チップ２０において、回路形成面を主面と称する場合がある。又、半導体チップ２０において、主面と反対側に位置する主面と略平行な面を裏面と称する場合がある。又、半導体チップ２０において、主面及び裏面と略垂直な面を側面と称する場合がある。
半導体チップ２０は、半導体基板２１と、電極パッド２２と、突起電極２３とを有する。半導体チップ２０は、裏面に貼り付けられた両面粘着剤３８を介して支持体３０の凹部３０ｘ内に収容されており、半導体チップ２０の側面と凹部３０ｘの内側面との隙間には樹脂部３９が充填されている。半導体チップ２０の厚さＴ１（両面粘着剤３８も含む）は、例えば、３００〜５００μｍ程度とすることができる。
半導体基板２１は、例えばシリコン（Ｓｉ）やゲルマニウム（Ｇｅ）等からなる基板に半導体集積回路（図示せず）が形成されたものである。電極パッド２２は、半導体チップ２０の主面２０ａ側に形成されており、半導体集積回路（図示せず）と電気的に接続されている。電極パッド２２の材料としては、例えばアルミニウム（Ａｌ）等を用いることができる。電極パッド２２の材料として、銅（Ｃｕ）とアルミニウム（Ａｌ）をこの順番で積層したもの、銅（Ｃｕ）とアルミニウム（Ａｌ）とシリコン（Ｓｉ）をこの順番で積層したもの等を用いても構わない。
突起電極２３は電極パッド２２上に形成されている。突起電極２３としては、例えば円柱形状の銅（Ｃｕ）ポスト等を用いることができる。突起電極２３の直径は、例えば５０μｍ程度とすることができる。突起電極２３の高さは、例えば５〜１０μｍ程度とすることができる。隣接する突起電極２３のピッチは、例えば１００μｍ程度とすることができる。なお、電極パッド２２上に突起電極２３を設けなくてもよい。この場合には、電極パッド２２自体が配線構造体４０の第１配線層４２と電気的に接続される電極となる。
支持体３０の一方の面３０ａには、凹部３０ｘが形成されている。より詳しくは、支持体３０は第１部材３１と第２部材３２とを有し、第１部材３１は平板状の第２部材３２の表面に陽極接合されている。第１部材３１には平面形状が略矩形の貫通孔が設けられており、凹部３０ｘは貫通孔の内側面及び貫通孔内に露出する第２部材３２の表面により形成されている。凹部３０ｘには半導体チップ２０が収容されている。
支持体３０の一方の面３０ａ（第１部材３１の第１絶縁層４１と接する面）は、半導体チップ２０の主面２０ａと略面一とされている。第１部材３１の厚さＴ１（≒半導体チップ２０の厚さ＋両面粘着剤３８の厚さ）は、例えば３００〜５００μｍ程度とすることができる。第２部材３２の厚さＴ２は、例えば３００〜５００μｍ程度とすることができる。支持体３０の一方の面３０ａの幅Ｗ１は、例えば２００〜５００μｍ程度とすることができる。
第１部材３１の材料としては、シリコン又は硼珪酸ガラスを用いることができる。第２部材３２の材料としては、シリコン、硼珪酸ガラス、又は金属を用いることができる。但し、第１部材３１と第２部材３２は陽極接合されるので、第１部材３１と第２部材３２の何れか一方は硼珪酸ガラスでなければならない。つまり、第１部材３１の材料が硼珪酸ガラスであれば、第２部材３２の材料はシリコン又は金属である。又、第１部材３１の材料がシリコンであれば、第２部材３２の材料は硼珪酸ガラスである。硼珪酸ガラスはナトリウムイオン等の金属イオンを含有するガラスであるため、シリコン又は金属と陽極接合することができる。
このように、第１部材３１と第２部材３２とが陽極接合された支持体３０を用いることにより、第１部材３１と第２部材３２とを金めっき層や接着層等を介して接合する場合のような金めっき層や接着層等の厚さの不均一の問題が生じないため、半導体チップ２０の主面２０ａに対する支持体３０の一方の面３０ａの傾きを低減できる。これにより、配線パターン形成の際の露光及び現像の精度が向上するため、半導体チップ２０の主面２０ａ上及び支持体３０の一方の面３０ａ上に形成する配線パターンの微細化が可能となる。
又、第１部材３１の材料として用いられるシリコン又は硼珪酸ガラスは、金属等と比較すると表面が平滑であり、この点も半導体チップ２０の主面２０ａ上及び支持体３０の一方の面３０ａ上に形成する配線パターンの微細化を可能とする一因となる。なお、本願における配線パターンの微細化とは、Ｌ／Ｓ（ライン／スペース）＝３μｍ／３μｍ以下の配線パターンを形成することをいう。
又、第１部材３１の材料としてシリコン又は硼珪酸ガラスを用いることにより、第１部材３１の熱膨張率（ＣＴＥ）を半導体チップ２０の熱膨張率（ＣＴＥ）と同程度とすることが可能となり、半導体パッケージ１０が完成した際の反りや歪み等を低減できる。ここで、半導体チップ２０がシリコンである場合の熱膨張率（ＣＴＥ）は３．４ｐｐｍ／℃程度であり、硼珪酸ガラスの熱膨張率（ＣＴＥ）は３．３ｐｐｍ／℃程度である。
更に、第２部材３２の熱膨張率（ＣＴＥ）を半導体チップ２０の熱膨張率（ＣＴＥ）と同程度とするとより好ましい。半導体パッケージ１０が完成した際の反りや歪み等をより低減できるからである。第２部材３２の材料としては、シリコン又は硼珪酸ガラスを用いると好適であるが、熱膨張率（ＣＴＥ）がシリコンに近い金属を用いてもよい。第２部材３２の材料として用いる金属の一例としては、コバール（鉄５４％、ニッケル２９％、コバルト１７％の合金；熱膨張率（ＣＴＥ）＝３．７ｐｐｍ／℃）や４２アロイ（ニッケル４２％、鉄５８％の合金；熱膨張率（ＣＴＥ）＝６．３ｐｐｍ／℃）等を挙げることができる。又、第２部材３２の材料として金属を用いることにより、半導体チップ２０の放熱性を向上できるという効果も得られる。
樹脂部３９は、半導体チップ２０の側面と凹部３０ｘの内側面との隙間に充填されている。但し、半導体パッケージ１０の製造工程によっては、樹脂部３９は、後述する第１絶縁層４１と一体的に形成される場合もある（後述する第１の実施の形態の変形例２参照）。樹脂部３９の材料としては、例えばエポキシ系樹脂やポリイミド系樹脂等の絶縁性樹脂を用いることができる。樹脂部３９の幅Ｗ２は、例えば、５００μｍ程度とすることができる。
配線構造体４０は、第１絶縁層４１、第１配線層４２、第２絶縁層４３、第２配線層４４、第３絶縁層４５、第３配線層４６、ソルダーレジスト層４７が順次積層された構造を有する。配線構造体４０の厚さＴ３は、例えば３０〜５０μｍ程度とすることができる。図１では、支持体３０の厚さ（Ｔ１＋Ｔ２）と配線構造体４０の厚さＴ３は同程度に描かれているが、実際は、配線構造体４０の厚さＴ３は支持体３０の厚さ（Ｔ１＋Ｔ２）と比べて大幅に薄くなっている。
第１絶縁層４１は、略面一である半導体チップ２０の主面２０ａ上及び支持体３０の一方の面３０ａ上に、半導体チップ２０の突起電極２３を覆うように形成されている。第１絶縁層４１の材料としては、例えばエポキシ系樹脂やポリイミド系樹脂等の絶縁性樹脂を用いることができる。第１絶縁層４１の厚さは、例えば１０μｍ程度とすることができる。
第１配線層４２は、第１絶縁層４１上に形成されている。第１配線層４２は、第１絶縁層４１を貫通し突起電極２３の上面を露出する第１ビアホール４１ｘ内に充填されたビア配線、及び第１絶縁層４１上に形成された配線パターンを有する。第１配線層４２は、第１ビアホール４１ｘの底部に露出した突起電極２３と電気的に接続されている。第１配線層４２の材料としては、例えば銅（Ｃｕ）等を用いることができる。第１配線層４２を構成する配線パターンの厚さは、例えば５μｍ程度とすることができる。
第２絶縁層４３は、第１絶縁層４１上に、第１配線層４２を覆うように形成されている。第２絶縁層４３の材料や厚さは、第１絶縁層４１と同様とすることができる。
第２配線層４４は、第２絶縁層４３上に形成されている。第２配線層４４は、第２絶縁層４３を貫通し第１配線層４２の上面を露出する第２ビアホール４３ｘ内に充填されたビア配線、及び第２絶縁層４３上に形成された配線パターンを有する。第２配線層４４は、第２ビアホール４３ｘの底部に露出した第１配線層４２と電気的に接続されている。第２配線層４４の材料や厚さは、第１配線層４２と同様とすることができる。
第３絶縁層４５は、第２絶縁層４３上に、第２配線層４４を覆うように形成されている。第３絶縁層４５の材料や厚さは、第１絶縁層４１と同様とすることができる。
第３配線層４６は、第３絶縁層４５上に形成されている。第３配線層４６は、第３絶縁層４５を貫通し第２配線層４４の上面を露出する第３ビアホール４５ｘ内に充填されたビア配線、及び第３絶縁層４５上に形成された配線パターンを有する。第３配線層４６は、第３ビアホール４５ｘの底部に露出した第２配線層４４と電気的に接続されている。第３配線層４６の材料や厚さは、第１配線層４２と同様とすることができる。
ソルダーレジスト層４７は、第３絶縁層４５上に、第３配線層４６を覆うように形成されている。ソルダーレジスト層４７は開口部４７ｘを有し、第３配線層４６の一部はソルダーレジスト層４７の開口部４７ｘの底部に露出している。ソルダーレジスト層４７の材料としては、例えばエポキシ系樹脂やアクリル系樹脂等を含む感光性樹脂等を用いることができる。ソルダーレジスト層４７の厚さは、例えば２０μｍ程度とすることができる。
必要に応じ、開口部４７ｘの底部に露出する第３配線層４６上に、金属層を形成してもよい。金属層の例としては、Ａｕ層や、Ｎｉ／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ／Ｐｄ／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）等を挙げることができる。
外部接続端子４９は、開口部４７ｘの底部に露出する第３配線層４６上に（第３配線層４６上に金属層が形成されている場合には、金属層の上に）形成されている。本実施の形態において、半導体パッケージ１０は、外部接続端子４９の形成されている領域が半導体チップ２０の直上の領域の周囲に拡張された所謂ファンアウト構造を有する。つまり、支持体３０の一方の面３０ａの上方に外部接続端子４９が位置するように、配線パターンを引き回している。隣接する外部接続端子４９のピッチは、隣接する突起電極２３のピッチ（例えば１００μｍ程度）よりも拡大することが可能となり、例えば２００μｍ程度とすることができる。但し、半導体パッケージ１０は、目的に応じて所謂ファンイン構造を有しても構わない。
外部接続端子４９は、マザーボード等の実装基板（図示せず）に設けられたパッドと電気的に接続される端子として機能する。外部接続端子４９としては、例えば、はんだボール等を用いることができる。はんだボールの材料としては、例えばＰｂを含む合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。外部接続端子４９として、リードピン等を用いても構わない。
但し、本実施の形態では外部接続端子４９を形成しているが、外部接続端子４９は必ずしも形成する必要はない。要は、必要なときに外部接続端子４９を形成できるように第３配線層４６の一部がソルダーレジスト層４７から露出していれば十分である。
なお、本実施の形態では、支持体３０の一方の面３０ａの幅Ｗ１として２００〜５００μｍを例示した。しかし、ファンアウト構造により多端子の半導体パッケージを実現する場合、支持体３０の一方の面３０ａの幅Ｗ１を０．５〜６ｍｍ程度とし、支持体３０の一方の面３０ａの上方に、より多数の外部接続端子４９を設けてもよい。
以上が、半導体チップ２０の主面２０ａ上及び支持体３０の一方の面３０ａ上に配線構造体４０が形成された半導体パッケージ１０の構造である。
［第１の実施の形態に係る半導体パッケージの製造方法］
続いて、第１の実施の形態に係る半導体パッケージの製造方法について説明する。図２〜図１２は、第１の実施の形態に係る半導体パッケージの製造工程を例示する図である。
まず、図２に示す工程では、一方の面に複数の凹部３０ｘが形成された支持体３０を作製する。なお、図２において（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ線に沿う断面図である。
支持体３０は、第１部材３１と第２部材３２のそれぞれの接合面を研磨して平坦化してから陽極接合することにより作製できる。この際、一方の面３０ａとなる面も研磨して平坦化しておくと、配線パターンの微細化に好適である。第１部材３１は平板状の材料に平面形状が略矩形の複数の貫通孔が設けられた部材であり、第２部材３２は平板状の部材である。第２部材３２の表面に第１部材３１を陽極接合することにより、第１部材３１に形成された平面形状が略矩形の貫通孔の内側面及び貫通孔内に露出する第２部材３２の表面により複数の凹部３０ｘが形成された支持体３０が作製される。なお、第１部材３１の貫通孔は、例えば、異方性エッチング等により形成できる。第１部材３１及び第２部材３２の材料は、前述のとおりである。
なお、陽極接合とは、第１部材３１と第２部材３２とを高熱と高電圧により密着接合する方法である。具体的には、例えば、第２部材３２の一方の面上に第１部材３１を載置し、第１部材３１と第２部材３２のうち硼珪酸ガラスを用いている部材側を陰極、他方の部材側を陽極として高電圧（例えば、５００Ｖ〜１０００Ｖ程度）を印加しながら加熱（例えば、２００℃〜４００℃程度）する。これにより、硼珪酸ガラスを用いている部材に含まれる金属イオンを陰極側に強制的に拡散させ、硼珪酸ガラスと他方の部材との間に静電引力を発生させて密着させ、両者を化学的に接合することができる。
支持体３０の幅Ｗ３及び奥行きＤ３は、例えば、それぞれ２００ｍｍ程度とすることができる。支持体３０の第１部材３１の厚さ（凹部３０ｘの深さ）Ｔ１は、例えば３００〜５００μｍ程度とすることができる。第２部材３２の厚さＴ２は、例えば３００〜５００μｍ程度とすることができる。凹部３０ｘの幅Ｗ４及び奥行きＤ４は、例えば、それぞれ１５ｍｍ程度とすることができる。但し、凹部３０ｘは、後述する工程（図４参照）において半導体チップ２０が収容される部分であるため、凹部３０ｘの幅Ｗ４×奥行きＤ４は、半導体チップ２０の幅×奥行きよりも若干大きくなるように適宜決定される。又、第１部材３１の厚さ（凹部３０ｘの深さ）Ｔ１は、裏面に両面粘着剤３８が貼り付けられた半導体チップ２０の厚さと同程度になるように適宜決定される。
なお、本実施の形態では、支持体３０の平面形状が矩形である場合を例示するが、支持体３０の平面形状は円形や楕円形等であっても構わない。又、図２では、図を簡略化するために、２００×２００ｍｍ程度の支持体３０に１５ｍｍ×１５ｍｍ程度の凹部３０ｘを９個設けるように図示されているが、実際は更に多数の凹部３０ｘが形成される。
次に、図３に示す工程では、主面側に電極パッド２２及び突起電極２３が形成された半導体チップ２０を所定の数量だけ準備する。半導体チップ２０の裏面には、両面粘着剤３８が貼り付けられている。裏面に両面粘着剤３８が貼り付けられた半導体チップ２０は、例えば複数の半導体チップ２０を有するウェハの裏面全体にフィルム状の両面粘着剤３８を貼り付け、次にウェハを個片化することにより作製できる。
なお、半導体チップ２０を薄型化する必要がある場合には、例えば、ウェハの段階でバックサイドグラインダー等を用いてウェハの裏面を研削して薄型化しておけばよい。そして、その後ウェハの裏面に両面粘着剤３８を貼り付ければよい。裏面に両面粘着剤３８が貼り付けられた半導体チップ２０の厚さＴ１は例えば３００〜５００μｍ程度とすることができる。なお、両面粘着剤３８の厚さは、例えば、数十μｍ程度とすることができる。
なお、図３に示す工程で、裏面に両面粘着剤３８が貼り付けられていない半導体チップ２０を準備してもよい。その場合には、図４に示す工程よりも前に、支持体３０の各凹部３０ｘの内底面にフィルム状の両面粘着剤３８をラミネートしておけばよい。
次に、図４に示す工程では、裏面に両面粘着剤３８が貼り付けられた半導体チップ２０を、主面２０ａが支持体３０の一方の面３０ａ側に露出するように（フェイスアップの状態で）、支持体３０の各凹部３０ｘに収容する。すなわち、半導体チップ２０を、突起電極２３が凹部３０ｘの開口部から露出するように収容する。半導体チップ２０は、両面粘着剤３８により、凹部３０ｘ内に固着される。支持体３０及び半導体チップ２０には、予め位置決め用のアライメントマークが形成されている。所定の位置決め装置を用いて支持体３０及び半導体チップ２０のアライメントマークを認識し、支持体３０に対して半導体チップ２０を位置決めすることにより、支持体３０の各凹部３０ｘに半導体チップ２０を収容できる。
前述のように、半導体チップ２０を収容するために、凹部３０ｘの幅×奥行きは半導体チップ２０の幅×奥行きよりも若干大きくなるような寸法とされているので、半導体チップ２０の側面と凹部３０ｘの内側面との間には空隙部３５が形成される。空隙部３５の幅Ｗ２は、例えば５００μｍ程度とすることができる。なお、本実施の形態では、支持体３０の一方の面３０ａと半導体チップ２０の主面２０ａとは略面一とされている。
次に、図５に示す工程では、図４に示す空隙部３５に、例えば、ディスペンサ等を用いて樹脂部３９を充填する。樹脂部３９の材料としては、例えば熱硬化性を有する液状又はペースト状のエポキシ系樹脂やポリイミド系樹脂等を用いることができる。樹脂部３９は、空間充填性に優れた材料を用いることが好ましい。樹脂部３９の材料として熱硬化性を有する液状又はペースト状のエポキシ系樹脂やポリイミド系樹脂等を用いた場合には、空隙部３５に樹脂部３９を充填した後、樹脂部３９を硬化温度以上に加熱して硬化させる。
次に、図６に示す工程では、各半導体チップ２０の主面２０ａ上及び支持体３０の一方の面３０ａ上に、各半導体チップ２０の主面２０ａ側に設けられた突起電極２３を被覆する第１絶縁層４１を形成する。第１絶縁層４１の材料としては、例えば熱硬化性を有するシート状のエポキシ系樹脂やポリイミド系樹脂等の絶縁性樹脂、又は、熱硬化性を有する液状又はペースト状のエポキシ系樹脂やポリイミド系樹脂等の絶縁性樹脂を用いることができる。
第１絶縁層４１は、後述する工程（図７参照）でレーザ加工法等により第１ビアホール４１ｘを形成しやすくするために、例えばシリカ（ＳｉＯ２）等のフィラーが含有された加工性に優れた樹脂材を用いることが好ましい。第１絶縁層４１に含有されるフィラーの量を調整することにより、第１絶縁層４１の熱膨張率を調整することもできる。他の絶縁層についても同様である。第１絶縁層４１の厚さは、例えば１０μｍ程度とすることができる。
第１絶縁層４１の材料として熱硬化性を有するシート状のエポキシ系樹脂やポリイミド系樹脂等を用いた場合には、各半導体チップ２０の主面２０ａ上及び支持体３０の一方の面３０ａ上に、半導体チップ２０の突起電極２３を覆うようにシート状の第１絶縁層４１をラミネートする。そして、ラミネートした第１絶縁層４１を押圧しながら硬化温度以上に加熱して硬化させる。なお、第１絶縁層４１を真空雰囲気中でラミネートすることにより、第１絶縁層４１中へのボイドの巻き込みを防止することができる。
第１絶縁層４１の材料として熱硬化性を有する液状又はペースト状のエポキシ系樹脂やポリイミド系樹脂等を用いた場合には、各半導体チップ２０の主面２０ａ上及び支持体３０の一方の面３０ａ上に、半導体チップ２０の突起電極２３を覆うように液状又はペースト状の第１絶縁層４１を例えばスピンコート法等により塗布する。そして、塗布した第１絶縁層４１を硬化温度以上に加熱して硬化させる。
次に、図７に示す工程では、第１絶縁層４１に、第１絶縁層４１を貫通し突起電極２３の上面を露出する第１ビアホール４１ｘを形成する。第１ビアホール４１ｘは、例えばＣＯ２レーザ等を用いたレーザ加工法により形成できる。レーザ加工法により形成した第１ビアホール４１ｘは、第２絶縁層４３が形成される側に開口されていると共に、突起電極２３の上面によって底面が形成された、開口部の面積が底面の面積よりも大となる円錐台状の凹部となる。なお、他のビアホールもレーザ加工法により形成すると同様の形状となる。第１ビアホール４１ｘをレーザ加工法により形成した場合には、デスミア処理を行い、第１ビアホール４１ｘの底部に露出する突起電極２３の上面に付着した第１絶縁層４１の樹脂残渣を除去することが好ましい。他のビアホールをレーザ加工法により形成する場合も同様である。
なお、第１ビアホール４１ｘは、第１絶縁層４１として感光性樹脂を用い、フォトリソグラフィ法により第１絶縁層４１をパターニングすることにより形成しても構わない。又、第１ビアホール４１ｘは、第１ビアホール４１ｘに対応する位置をマスクするスクリーンマスクを介してペースト状の樹脂を印刷し硬化させることにより形成しても構わない。
次に、図８に示す工程では、第１絶縁層４１上に第１配線層４２を形成する。第１配線層４２は、第１ビアホール４１ｘ内に充填されたビア配線、及び第１絶縁層４１上に形成された配線パターンを含んでいる。第１配線層４２は、第１ビアホール４１ｘの底部に露出した突起電極２３と直接電気的に接続される。第１配線層４２の材料としては、例えば銅（Ｃｕ）等を用いることができる。第１配線層４２は、セミアディティブ法やサブトラクティブ法等の各種の配線形成方法を用いて形成することができるが、一例としてセミアディティブ法を用いて第１配線層４２を形成する方法を以下に示す。
まず、無電解めっき法又はスパッタ法により、第１ビアホール４１ｘの底部に露出した突起電極２３の上面、及び第１ビアホール４１ｘの内壁を含む第１絶縁層４１上に銅（Ｃｕ）等からなるシード層（図示せず）を形成する。更に、シード層上にレジスト層（図示せず）を形成し、形成したレジスト層（図示せず）を露光及び現像することで第１配線層４２に対応する開口部を形成する。
そして、シード層を給電層に利用した電解めっき法により、レジスト層の開口部に銅（Ｃｕ）等からなる配線層（図示せず）を形成する。続いて、レジスト層を除去した後に、配線層をマスクにして、配線層に覆われていない部分のシード層をエッチングにより除去する。これにより、第１配線層４２が、第１絶縁層４１上に形成される。
次に、図９に示す工程では、図６〜図８と同様な工程を繰り返すことにより、第２絶縁層４３、第２配線層４４、第３絶縁層４５、及び第３配線層４６を積層する。すなわち、第１配線層４２を被覆する第２絶縁層４３を形成した後に、第１配線層４２上の第２絶縁層４３の部分に第２ビアホール４３ｘを形成する。
更に、第２絶縁層４３上に、第２ビアホール４３ｘを介して第１配線層４２に接続される第２配線層４４を形成する。第２配線層４４としては、例えば銅（Ｃｕ）等を用いることができる。第２配線層４４は、例えばセミアディティブ法により形成される。
更に、第２配線層４４を被覆する第３絶縁層４５を形成した後に、第２配線層４４上の第３絶縁層４５の部分に第３ビアホール４５ｘを形成する。更に、第３絶縁層４５上に、第３ビアホール４５ｘを介して第２配線層４４に接続される第３配線層４６を形成する。第３配線層４６としては、例えば、銅（Ｃｕ）等を用いることができる。第３配線層４６は、例えばセミアディティブ法により形成される。
図６〜図９の工程により、各半導体チップ２０の主面２０ａ上及び支持体３０の一方の面３０ａ上に３層のビルドアップ配線層（第１配線層４２、第２配線層４４、及び第３配線層４６）が形成される。なお、ビルドアップ配線層は１層や２層でもよいし、図９の工程の後に更に図６〜図８の工程を必要回数だけ繰り返すことにより、４層以上のビルドアップ配線層を形成してもよい。
次に、図１０に示す工程では、第３絶縁層４５上に、第３配線層４６を覆うように開口部４７ｘを有するソルダーレジスト層４７を形成する。具体的には、第３絶縁層４５上に、第３配線層４６を覆うように、例えばエポキシ系樹脂やアクリル系樹脂等を含む感光性樹脂からなるソルダーレジストを塗布する。そして、塗布したソルダーレジストを露光及び現像することで開口部４７ｘを形成する。これにより、開口部４７ｘを有するソルダーレジスト層４７が形成される。第３配線層４６の一部は、ソルダーレジスト層４７の開口部４７ｘの底部に露出する。
必要に応じ、開口部４７ｘの底部に露出する第３配線層４６上に、金属層を形成してもよい。金属層の例としては、Ａｕ層や、Ｎｉ／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ／Ｐｄ／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）等を挙げることができる。金属層は、例えば、無電解めっき法により形成することができる。
図６〜図１０の工程により、各半導体チップ２０の主面２０ａ上及び支持体３０の一方の面３０ａ上に、各半導体チップと電気的に接続される配線層を含む配線構造体４０が形成される。
次に、図１１に示す工程では、開口部４７ｘの底部に露出する第３配線層４６上に（第３配線層４６上に金属層が形成されている場合には、金属層の上に）外部接続端子４９を形成する。本実施の形態において、半導体パッケージ１０は、外部接続端子４９の形成されている領域が半導体チップ２０の直上の領域の周囲に拡張された所謂ファンアウト構造を有する。但し、半導体パッケージ１０は、目的に応じて所謂ファンイン構造を有しても構わない。
外部接続端子４９は、マザーボード等の実装基板（図示せず）に設けられたパッドと電気的に接続される端子として機能する。外部接続端子４９としては、例えば、はんだボール等を用いることができる。はんだボールの材料としては、例えばＰｂを含む合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。
外部接続端子４９は、例えば第３配線層４６上に（第３配線層４６上に金属層が形成されている場合には、金属層の上に）表面処理剤としてのフラックスを塗布した後、はんだボールを搭載し、２４０℃〜２６０℃程度の温度でリフローし、その後、表面を洗浄してフラックスを除去することにより形成できる。但し、外部接続端子４９として、リードピン等を用いても構わない。
但し、本実施の形態では外部接続端子４９を形成しているが、外部接続端子４９は必ずしも形成する必要はない。要は、必要なときに外部接続端子を形成できるように第３配線層４６の一部がソルダーレジスト層４７の開口部４７ｘから露出していれば十分である。
次に、図１２に示す工程では、図１１に示す構造体を所定の位置で切断することにより支持体３０及び配線構造体４０を個片化し、半導体パッケージ１０が完成する。図１２に示す構造体の切断は、ダイシングブレード５７を用いたダイシング等によって行うことができる。なお、個片化は、隣接する半導体チップ２０間の支持体３０及び配線構造体４０を切断することにより行うが、その際、複数の半導体チップ２０を有するように切断しても構わない。その場合には、複数の半導体チップ２０を有する半導体パッケージが作製される。
このように、第１の実施の形態によれば、第１部材の材料としてシリコン又は硼珪酸ガラスを用い、第２部材の材料としてシリコン、硼珪酸ガラス、又は金属を用いる（但し、第１部材及び第２部材の何れか一方は、硼珪酸ガラスである）。そして、第１部材と第２部材とを陽極接合して一方の面に凹部が形成された支持体を作製し、凹部内に半導体チップを収容して、半導体チップの主面上及び支持体の一方の面上に配線構造体を形成する。
その結果、第１部材と第２部材とを金めっき層や接着層等を介して接合する場合のような金めっき層や接着層等の厚さの不均一の問題が生じないため、半導体チップの主面に対する支持体の一方の面の傾きを低減できる。これにより、配線パターン形成の際の露光及び現像の精度が向上するため、半導体チップの主面上及び支持体の一方の面上に形成する配線パターンの微細化が可能となる。又、第１部材の材料として用いられるシリコン又は硼珪酸ガラスは、金属等と比較すると表面（支持体の一方の面）が平滑であり、この点でも半導体チップの主面上及び支持体の一方の面上に形成する配線パターンの微細化及び高密度化に寄与する。
又、第１部材の材料としてシリコン又は硼珪酸ガラスを用いることにより、第１部材の熱膨張率（ＣＴＥ）を半導体チップの熱膨張率（ＣＴＥ）と同程度とすることが可能となり、半導体パッケージが完成した際の反りや歪み等を低減できる。
更に、第２部材の熱膨張率（ＣＴＥ）を半導体チップ及び第１部材の熱膨張率（ＣＴＥ）と同程度とすることにより、半導体パッケージが完成した際の反りや歪み等をより低減できる。第２部材の材料としては、シリコン又は硼珪酸ガラスを用いると好適であるが、熱膨張率（ＣＴＥ）がシリコンに近いコバールや４２アロイ等の金属を用いてもよい。又、第２部材の材料として金属を用いることにより、半導体チップの放熱性を向上できるという効果も得られる。
〈第１の実施の形態の変形例１〉
第１の実施の形態では、第１部材３１と第２部材３２とを陽極接合することにより支持体３０を作製する例を示した。第１の実施の形態の変形例１では、第１部材３１と第２部材３２とをプラズマ接合することにより支持体３０を作製する例を示す。
支持体３０を作製する際に、第１部材３１と第２部材３２とを陽極接合することに代えて、第１部材３１と第２部材３２とをプラズマ接合してもよい。本願におけるプラズマ接合とは、第１部材３１と第２部材３２のそれぞれの接合面を研磨して平坦化してから、第１部材３１と第２部材３２のそれぞれの接合面をプラズマ（例えば、Ａｒプラズマ等）に曝すことにより、それぞれの接合面の酸化膜や汚染物等を除去し、それぞれの接合面を酸化膜等が全くない状態で当接させて、原子間力に基づいて接合する方法の総称である。つまり、本願におけるプラズマ接合は、所謂プラズマ活性化低温接合、プラズマ低温接合、プラズマ照射による表面活性化接合、常温接合等を含む概念である。
第１部材３１と第２部材３２とをプラズマ接合する場合、第１部材３１の材料としては、シリコン又は硼珪酸ガラスを用いることができる。第２部材３２の材料としては、シリコン、硼珪酸ガラス、又は金属を用いることができる。第１部材３１と第２部材３２とを陽極接合する場合と異なり、第１部材３１と第２部材３２の何れか一方が硼珪酸ガラスであるという条件は不要である。従って、上に例示した材料を任意に組合わせてよく、同一材料同士もプラズマ接合可能である。
このように、第１の実施の形態の変形例１によれば、第１部材と第２部材とをプラズマ接合しても、第１の実施の形態と同様の効果を奏するが、更に、以下の効果を奏する。すなわち、第１部材と第２部材の何れも硼珪酸ガラスである場合や、第１部材と第２部材の何れにも硼珪酸ガラスを用いない場合等でも接合可能となり、材料選択の自由度を向上できる。
なお、本願では、第１部材と第２部材とを金めっき層や接着層等を介さずに陽極接合やプラズマ接合等の方法を用いて直接接合することにより、第１の実施の形態で示した効果を奏することができる。
〈第１の実施の形態の変形例２〉
第１の実施の形態では、図５に示す工程で、図４に示す空隙部３５に樹脂部３９を充填した。第１の実施の形態の変形例２では、図５に示す工程を省略する例を示す。なお、第１の実施の形態の変形例２において、既に説明した実施の形態と同一構成部品についての説明は省略する。
図１３は、第１の実施の形態の変形例２に係る半導体パッケージを例示する断面図である。図１３を参照するに、半導体パッケージ１０Ａは、半導体チップ２０の側面と凹部３０ｘの内側面との隙間に樹脂部３９に代えて第１絶縁層４１が充填されている点が、半導体パッケージ１０（図１参照）と相違している。
半導体パッケージ１０Ａを製造するためには、まず、第１の実施の形態の図２〜図４に示す工程を実行する。次に、図１４に示す工程では、第１絶縁層４１の材料として熱硬化性を有する液状又はペースト状のエポキシ系樹脂やポリイミド系樹脂等を用いる。そして、各半導体チップ２０の主面２０ａ上及び支持体３０の一方の面３０ａ上に、半導体チップ２０の突起電極２３を覆うように液状又はペースト状の第１絶縁層４１を例えばスピンコート法等により塗布する。この際、液状又はペースト状の第１絶縁層４１の材料は、図４に示す空隙部３５にも充填される。そして、各半導体チップ２０の主面２０ａ上及び支持体３０の一方の面３０ａ上に塗布されると共に図４に示す空隙部３５に充填された第１絶縁層４１を硬化温度以上に加熱して硬化させる。
これにより、１つの工程で、空隙部３５に第１絶縁層４１の材料である樹脂を充填するとともに、各半導体チップ２０の主面２０ａ上及び支持体３０の一方の面３０ａ上に、半導体チップ２０の突起電極２３を覆うように第１絶縁層４１を形成することができる。その結果、製造工程を簡略化し半導体パッケージ１０Ａの製造コストを削減する効果が得られる。
次に、第１の実施の形態の図７〜図１２に示す工程を実行することにより、図１３に示す半導体パッケージ１０Ａが完成する。なお、図１４に示す工程で第１絶縁層４１として液状又はペースト状の感光性樹脂を用いると、図７に示す工程でフォトリソグラフィ法を用いて第１絶縁層４１をパターニングすることにより第１ビアホール４１ｘを形成できる。
このように、第１の実施の形態の変形例２によれば、第１の実施の形態と同様の効果を奏するが、更に、以下の効果を奏する。すなわち、第１絶縁層の材料として熱硬化性を有する液状又はペースト状のエポキシ系樹脂やポリイミド系樹脂等を用いることにより、１つの工程で、空隙部に第１絶縁層の材料である樹脂を充填するとともに、各半導体チップの主面上及び支持体の一方の面上に、半導体チップの突起電極を覆うように第１絶縁層を形成できる。その結果、製造工程を簡略化し半導体パッケージの製造コストを削減できる。
〈第１の実施の形態の変形例３〉
第１の実施の形態では、図５に示す工程で、図４に示す空隙部３５の全部に樹脂部３９を充填した。すなわち、樹脂部３９の上面が半導体チップ２０の主面２０ａと略面一になる位置まで樹脂部３９を充填した。第１の実施の形態の変形例３では、図５に示す工程で、図４に示す空隙部３５の一部に樹脂部３９を充填する例を示す。なお、第１の実施の形態の変形例３において、既に説明した実施の形態及びその変形例と同一構成部品についての説明は省略する。
図１５は、第１の実施の形態の変形例３に係る半導体パッケージを例示する断面図である。図１５を参照するに、半導体パッケージ１０Ｂは、半導体チップ２０の側面と凹部３０ｘの内側面との隙間の一部（両面粘着剤３８側）に樹脂部３９が充填され、隙間の残部（電極パッド２２側）に第１絶縁層４１が充填されている点が、半導体パッケージ１０（図１参照）と相違している。
半導体パッケージ１０Ｂを製造するためには、まず、第１の実施の形態の図２〜図４に示す工程を実行する。次に、図１６に示す工程では、図４に示す空隙部３５の一部に樹脂部３９を充填する。樹脂部３９の材料としては、例えば熱硬化性を有する液状又はペースト状のエポキシ系樹脂やポリイミド系樹脂等を用いることができる。樹脂部３９は、空間充填性に優れた材料を用いることが好ましい。樹脂部３９の材料として熱硬化性を有する液状又はペースト状のエポキシ系樹脂やポリイミド系樹脂等を用いた場合には、空隙部３５の一部に樹脂部３９を充填した後、樹脂部３９を硬化温度以上に加熱して硬化させる。
次に、図１７に示す工程では、第１絶縁層４１の材料として熱硬化性を有する液状又はペースト状のエポキシ系樹脂やポリイミド系樹脂等を用いる。そして、各半導体チップ２０の主面２０ａ上及び支持体３０の一方の面３０ａ上に、半導体チップ２０の突起電極２３を覆うように液状又はペースト状の第１絶縁層４１を例えばスピンコート法等により塗布する。この際、液状又はペースト状の第１絶縁層４１の材料は、空隙部３５の樹脂部３９の上部にも充填される。そして、各半導体チップ２０の主面２０ａ上及び支持体３０の一方の面３０ａ上に塗布されると共に空隙部３５の樹脂部３９の上部に充填された第１絶縁層４１を硬化温度以上に加熱して硬化させる。
次に、第１の実施の形態の図７〜図１２に示す工程を実行することにより、図１５に示す半導体パッケージ１０Ｂが完成する。なお、図１７に示す工程で第１絶縁層４１として液状又はペースト状の感光性樹脂を用いると、図７に示す工程でフォトリソグラフィ法を用いて第１絶縁層４１をパターニングすることにより第１ビアホール４１ｘを形成できる。
このように、第１の実施の形態の変形例３によれば、第１の実施の形態と同様の効果を奏するが、更に、以下の効果を奏する。すなわち、空隙部の一部のみを樹脂部で充填することにより、樹脂部が各半導体チップの主面上又は支持体の一方の面上にはみ出す虞を排除できる。
〈第２の実施の形態〉
第１の実施の形態では、第１部材３１と第２部材３２とを有する支持体３０を用いる例を示した。第２の実施の形態では、単一の材料からなる支持体を用いる例を示す。なお、第２の実施の形態において、既に説明した実施の形態及びその変形例と同一構成部品についての説明は省略する。
図１８は、第２の実施の形態に係る半導体パッケージを例示する断面図である。図１８を参照するに、半導体パッケージ１０Ｃは、支持体３０が支持体６０に置換されている点が、半導体パッケージ１０（図１参照）と相違している。
支持体６０は単一の材料からなり、一方の面６０ａに凹部６０ｘが形成されている。凹部６０ｘ内には半導体チップ２０が収容されている。支持体６０の一方の面６０ａは、半導体チップ２０の主面２０ａと略面一とされている。凹部６０ｘの深さＴ１（≒半導体チップ２０の厚さ＋両面粘着剤３８の厚さ）は、例えば３００〜５００μｍ程度とすることができる。半導体チップ２０の裏面側の支持体６０の厚さＴ２は、例えば３００〜５００μｍ程度とすることができる。半導体チップ２０の側面側の支持体６０の一方の面６０ａの幅Ｗ１は、例えば２００〜５００μｍ程度とすることができる。支持体６０の材料としては、シリコン又は硼珪酸ガラスを用いることができる。
このように、支持体６０の材料としてシリコン又は硼珪酸ガラスを用いることにより、金属等と比較して表面（支持体６０の一方の面６０ａ）を平滑にできるため、半導体チップ２０の主面２０ａ上及び支持体６０の一方の面６０ａ上に形成する配線パターンの微細化が可能となる。
又、支持体６０の材料としてシリコン又は硼珪酸ガラスを用いることにより、支持体６０の熱膨張率（ＣＴＥ）を半導体チップ２０の熱膨張率（ＣＴＥ）と同程度とすることが可能となり、半導体パッケージ１０Ｃが完成した際の反りや歪み等を低減できる。
半導体パッケージ１０Ｃを製造するためには、まず、図１９に示す工程において、凹部６０ｘを有する支持体６０を作製する。凹部６０ｘは、例えば、支持体６０上に凹部６０ｘを形成する領域のみを露出するレジスト層を形成し、レジスト層をマスクとして支持体６０をエッチングすることにより形成できる。エッチングとしては、例えばＳＦ６（六フッ化硫黄）を用いた反応性イオンエッチング（DRIE：Deep Reactive Ion Etching）等の異方性エッチング法を用いると好適である。その後、第１の実施の形態の図３〜図１２に示す工程を実行することにより、図１８に示す半導体パッケージ１０Ｃが完成する。
このように、第２の実施の形態によれば、シリコン又は硼珪酸ガラスの単一の材料にエッチング等により凹部を形成した支持体を用いても、第１の実施の形態と同様の効果を奏する。
〈第３の実施の形態〉
第３の実施の形態では、内側面がテーパ状の凹部を有する支持体を用いる例を示す。なお、第３の実施の形態において、既に説明した実施の形態及びその変形例と同一構成部品についての説明は省略する。
図２０は、第３の実施の形態に係る半導体パッケージを例示する断面図である。図２０を参照するに、半導体パッケージ１０Ｄは、凹部３０ｘが凹部３０ｙに置換されている点が、半導体パッケージ１０（図１参照）と相違している。
支持体３０の一方の面３０ａには、凹部３０ｙが形成されている。より詳しくは、支持体３０は第１部材３１と第２部材３２とを有し、第１部材３１は平板状の第２部材３２の表面に陽極接合されている。第１部材３１には平面形状が略矩形の貫通孔が設けられており、凹部３０ｙは貫通孔の内側面及び貫通孔内に露出する第２部材３２の表面により形成されている。凹部３０ｙには半導体チップ２０が収容されている。
第１部材３１に形成された貫通孔の内側面は、開口端側（第１絶縁層４１側）の面積が底面側（第２部材３２側）の面積がよりも広くなるようにテーパ状とされている。つまり、凹部３０ｙは、第２部材３２の表面によって形成された平面形状が略矩形の底面と、この底面に対して傾斜しており底面側から開口端側に向かって徐々に広がるテーパ状に形成された内側面とを有する。
樹脂部３９は、半導体チップ２０の側面と凹部３０ｙのテーパ状の内側面との隙間に充填されている。支持体３０の一方の面３０ａの幅Ｗ１は、例えば２００〜５００μｍ程度とすることができる。樹脂部３９の最大幅Ｗ２は、例えば、１０００μｍ程度とすることができる。
このように、内側面がテーパ状の凹部３０ｙを有する支持体３０を用いることにより、半導体チップ２０の側面と凹部３０ｙのテーパ状の内側面との隙間に樹脂部３９を充填することが容易となる。
半導体パッケージ１０Ｄを製造するためには、まず、図２１に示す工程において、凹部３０ｙを有する支持体３０を作製する。凹部３０ｙの底面側の幅Ｗ４及び奥行きＤ４は、例えば、それぞれ１５ｍｍ程度とすることができる。凹部３０ｙの開口端側の幅Ｗ５及び奥行きＤ５は、例えば、それぞれ１７ｍｍ程度とすることができる。但し、凹部３０ｙは半導体チップ２０が配置される部分であるため、凹部３０ｙの幅Ｗ４×奥行きＤ４は、半導体チップ２０の幅×奥行きよりも若干大きくなるように適宜決定される。又、第１部材３１の厚さ（凹部３０ｙの深さ）Ｔ１は、裏面に両面粘着剤３８が貼り付けられた半導体チップ２０の厚さと同程度になるように適宜決定される。
凹部３０ｙは、例えば、支持体３０上に凹部３０ｙを形成する領域のみを露出するレジスト層を形成し、レジスト層をマスクとして支持体３０をブラスト処理することにより形成できる。なお、ブラスト処理とは、研磨剤を被処理物に高圧で吹きつけ、被処理物の表面を機械的に研磨する処理をいう。その後、第１の実施の形態の図３〜図１２に示す工程を実行することにより、図２０に示す半導体パッケージ１０Ｄが完成する。
なお、図２０や図２１では、凹部３０ｙの内側面の断面形状が直線状に描かれているが、凹部３０ｙの内側面の断面形状は直線状でなくても良く、例えば、凹型Ｒ形状等の曲線状であってもよい。
このように、第３の実施の形態によれば、第１の実施の形態と同様の効果を奏するが、更に、以下の効果を奏する。すなわち、内側面がテーパ状の凹部を有する支持体を用いることにより、半導体チップの側面と凹部のテーパ状の内側面との隙間に樹脂部を充填することが容易となる。
以上、好ましい実施の形態及びその変形例について詳説したが、上述した実施の形態及びその変形例に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態及びその変形例に種々の変形及び置換を加えることができる。
例えば、第３の実施の形態において、第２の実施の形態と同様に単一材料からなる支持体にテーパ状の凹部を設けてもよい。又、第３の実施の形態において、第１の実施の形態の変形例１と同様に第１部材と第２部材をプラズマ接合してもよい。又、第２の実施の形態や第３の実施の形態と第１の実施の形態の変形例２又は３を組み合わせてもよい。
又、支持体の半導体チップの裏面側を研磨し、半導体チップの裏面を露出させてもよい。これにより、半導体チップの放熱性を向上できる。更に、半導体チップの裏面に、ヒートスプレッダ等の放熱部品を接合してもよい。これにより、半導体チップの放熱性を一層向上できる。
又、支持体の半導体チップの裏面側を研磨する際に、半導体チップの裏面側も研磨し、半導体チップを薄型化してもよい。
１０、１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ 半導体パッケージ
２０ 半導体チップ
２０ａ 半導体チップの主面
２１ 半導体基板
２２ 電極パッド
２３ 突起電極
３０、６０ 支持体
３０ａ 支持体の一方の面
３０ｘ、３０ｙ、６０ｘ 凹部
３１ 第１部材
３２ 第２部材
３５ 空隙部
３８ 両面粘着剤
３９ 樹脂部
４０ 配線構造体
４１ 第１絶縁層
４１ｘ 第１ビアホール
４２ 第１配線層
４３ 第２絶縁層
４３ｘ 第２ビアホール
４４ 第２配線層
４５ 第３絶縁層
４５ｘ 第３ビアホール
４６ 第３配線層
４７ ソルダーレジスト層
４７ｘ 開口部
４９ 外部接続端子
５７ ダイシングブレード
Ｔ１、Ｔ２、Ｔ３ 厚さ
Ｗ１、Ｗ２、Ｗ３、Ｗ４、Ｗ５ 幅
Ｄ３、Ｄ４、Ｄ５ 奥行き

Claims (10)

  1. 一方の面に凹部が形成された支持体と、
    回路形成面が前記一方の面側に露出するように前記凹部に収容された半導体チップと、
    前記半導体チップの前記回路形成面上及び前記支持体の前記一方の面上に形成された、前記半導体チップと電気的に接続される配線層を含む配線構造体と、を有し、
    前記支持体の前記一方の面を含む部分の材料は、シリコン又は硼珪酸ガラスである半導体パッケージ。
  2. 前記凹部の内側面は、前記凹部の内底面側から開口端側に向かって広がるテーパ状である請求項１記載の半導体パッケージ。
  3. 前記支持体は、シリコン又は硼珪酸ガラスからなり、貫通孔を有する第１部材と、平板状の第２部材を有し、前記第１部材を前記第２部材の表面に直接接合して形成されており、
    前記凹部は、前記貫通孔の内側面及び前記貫通孔内に露出する前記第２部材の表面により形成されている請求項１又は２記載の半導体パッケージ。
  4. 前記第１部材と前記第２部材の何れか一方は硼珪酸ガラスであり、前記第１部材と前記第２部材とは陽極接合されている請求項３記載の半導体パッケージ。
  5. 前記第１部材と前記第２部材とはプラズマ接合されている請求項３記載の半導体パッケージ。
  6. 一方の面に凹部が形成された支持体を作製する第１工程と、
    半導体チップを、回路形成面が前記一方の面側に露出するように前記凹部に収容する第２工程と、
    前記半導体チップの前記回路形成面上及び前記支持体の前記一方の面上に、前記半導体チップと電気的に接続される配線層を含む配線構造体を形成する第３工程と、を有し、
    前記支持体の前記一方の面を含む部分の材料は、シリコン又は硼珪酸ガラスである半導体パッケージの製造方法。
  7. 前記第１工程では、内側面が内底面側から開口端側に向かって広がるテーパ状の凹部を形成する請求項６記載の半導体パッケージの製造方法。
  8. 前記第１工程では、シリコン又は硼珪酸ガラスからなる第１部材に貫通孔を設け、前記第１部材を平板状の第２部材の表面に直接接合して前記支持体を形成し、
    前記貫通孔の内側面及び前記貫通孔内に露出する前記第２部材の表面により前記凹部を形成する請求項６又は７記載の半導体パッケージの製造方法。
  9. 前記第１部材と前記第２部材の何れか一方は硼珪酸ガラスであり、
    前記第１工程では、前記第１部材と前記第２部材とを陽極接合する請求項８記載の半導体パッケージの製造方法。
  10. 前記第１工程では、前記第１部材と前記第２部材とをプラズマ接合する請求項８記載の半導体パッケージの製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI550783B (zh) * 2015-04-24 2016-09-21 矽品精密工業股份有限公司 電子封裝件之製法及電子封裝結構
JP2017183649A (ja) * 2016-03-31 2017-10-05 大日本印刷株式会社 電子デバイス及びその製造方法
JP2018523315A (ja) * 2015-08-11 2018-08-16 華天科技（昆山）電子有限公司Ｈｕａｔｉａｎ Ｔｅｃｈｎｏｌｏｇｙ （Ｋｕｎｓｈａｎ） Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ シリコン基板に埋め込まれたファンアウト型パッケージ構造及びその製造方法
JP2022139007A (ja) * 2021-03-11 2022-09-26 アオイ電子株式会社 半導体装置の製造方法および半導体装置

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140048950A1 (en) * 2012-08-14 2014-02-20 Bridge Semiconductor Corporation Thermally enhanced semiconductor assembly with embedded semiconductor device and built-in stopper and method of making the same
US9087847B2 (en) 2012-08-14 2015-07-21 Bridge Semiconductor Corporation Thermally enhanced interconnect substrate with embedded semiconductor device and built-in stopper and method of making the same
US8901435B2 (en) 2012-08-14 2014-12-02 Bridge Semiconductor Corporation Hybrid wiring board with built-in stopper, interposer and build-up circuitry
US20140048955A1 (en) * 2012-08-14 2014-02-20 Bridge Semiconductor Corporation Semiconductor assembly board with back-to-back embedded semiconductor devices and built-in stoppers
CN103811475A (zh) * 2012-11-02 2014-05-21 钰桥半导体股份有限公司 具有背对背内嵌半导体元件及内建定位件的半导体组体板
CN105428327B (zh) * 2014-08-28 2018-03-23 联华电子股份有限公司 扇出型晶片级封装结构
TWI581387B (zh) * 2014-09-11 2017-05-01 矽品精密工業股份有限公司 封裝結構及其製法
US9929100B2 (en) * 2015-04-17 2018-03-27 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
KR102065943B1 (ko) * 2015-04-17 2020-01-14 삼성전자주식회사 팬-아웃 반도체 패키지 및 그 제조 방법
US10083888B2 (en) * 2015-11-19 2018-09-25 Advanced Semiconductor Engineering, Inc. Semiconductor device package
KR101942746B1 (ko) * 2017-11-29 2019-01-28 삼성전기 주식회사 팬-아웃 반도체 패키지
US10340249B1 (en) * 2018-06-25 2019-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
CN117672981A (zh) * 2022-08-16 2024-03-08 华为技术有限公司 芯片封装结构、封装方法、电子设备

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002016173A (ja) * 2000-06-30 2002-01-18 Mitsubishi Electric Corp 半導体装置
JP2003309213A (ja) * 2002-04-15 2003-10-31 Ngk Spark Plug Co Ltd 配線基板
JP2004095836A (ja) * 2002-08-30 2004-03-25 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2004165194A (ja) * 2002-11-08 2004-06-10 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP2005506678A (ja) * 2000-12-08 2005-03-03 インテル・コーポレーション 集積型ヒートシンク及びビルドアップ層を有する超小型電子パッケージ
JP2009231636A (ja) * 2008-03-24 2009-10-08 Shinko Electric Ind Co Ltd 配線基板の製造方法及び電子装置の製造方法
JP2010219513A (ja) * 2009-02-23 2010-09-30 Shinko Electric Ind Co Ltd 配線基板及びその製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60254697A (ja) * 1984-05-31 1985-12-16 富士通株式会社 多層セラミック回路基板および製法
US4803450A (en) * 1987-12-14 1989-02-07 General Electric Company Multilayer circuit board fabricated from silicon
JP3921320B2 (ja) * 2000-01-31 2007-05-30 日本電気株式会社 熱型赤外線検出器およびその製造方法
US6309912B1 (en) * 2000-06-20 2001-10-30 Motorola, Inc. Method of interconnecting an embedded integrated circuit
US6680529B2 (en) * 2002-02-15 2004-01-20 Advanced Semiconductor Engineering, Inc. Semiconductor build-up package
US6925710B1 (en) * 2002-03-27 2005-08-09 Analog Devices, Inc. Method for manufacturing microelectromechanical combdrive device
JP4184701B2 (ja) * 2002-04-19 2008-11-19 エスアイアイ・ナノテクノロジー株式会社 放射線検出器
JP4390541B2 (ja) * 2003-02-03 2009-12-24 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
US7744830B2 (en) * 2004-04-29 2010-06-29 Lawrence Livermore National Security, Llc Catalyst for microelectromechanical systems microreactors
US7413846B2 (en) * 2004-11-15 2008-08-19 Microchips, Inc. Fabrication methods and structures for micro-reservoir devices
TWI255518B (en) * 2005-01-19 2006-05-21 Via Tech Inc Chip package
JP2007027279A (ja) * 2005-07-13 2007-02-01 Shinko Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
WO2009136945A1 (en) * 2008-05-09 2009-11-12 Hewlett-Packard Development Company, L.P. Methods for fabrication of large core hollow waveguides
US7754519B1 (en) * 2009-05-13 2010-07-13 Twin Creeks Technologies, Inc. Methods of forming a photovoltaic cell

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002016173A (ja) * 2000-06-30 2002-01-18 Mitsubishi Electric Corp 半導体装置
JP2005506678A (ja) * 2000-12-08 2005-03-03 インテル・コーポレーション 集積型ヒートシンク及びビルドアップ層を有する超小型電子パッケージ
JP2003309213A (ja) * 2002-04-15 2003-10-31 Ngk Spark Plug Co Ltd 配線基板
JP2004095836A (ja) * 2002-08-30 2004-03-25 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2004165194A (ja) * 2002-11-08 2004-06-10 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP2009231636A (ja) * 2008-03-24 2009-10-08 Shinko Electric Ind Co Ltd 配線基板の製造方法及び電子装置の製造方法
JP2010219513A (ja) * 2009-02-23 2010-09-30 Shinko Electric Ind Co Ltd 配線基板及びその製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI550783B (zh) * 2015-04-24 2016-09-21 矽品精密工業股份有限公司 電子封裝件之製法及電子封裝結構
JP2018523315A (ja) * 2015-08-11 2018-08-16 華天科技（昆山）電子有限公司Ｈｕａｔｉａｎ Ｔｅｃｈｎｏｌｏｇｙ （Ｋｕｎｓｈａｎ） Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ シリコン基板に埋め込まれたファンアウト型パッケージ構造及びその製造方法
JP2017183649A (ja) * 2016-03-31 2017-10-05 大日本印刷株式会社 電子デバイス及びその製造方法
JP2022139007A (ja) * 2021-03-11 2022-09-26 アオイ電子株式会社 半導体装置の製造方法および半導体装置
JP7410898B2 (ja) 2021-03-11 2024-01-10 アオイ電子株式会社 半導体装置の製造方法および半導体装置

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