JP2012079403A - 不揮発性メモリ装置の読み出し方法及びメモリコントローラの動作方法並びにメモリシステムの動作方法 - Google Patents

Abstract

【課題】リードリトライを行うアルゴリズムの実行回数を減らして、読み出し性能を向上させうる不揮発性メモリ装置の読み出し方法及びメモリコントローラの動作方法並びにメモリシステムの動作方法を提供する。
【解決手段】本発明による不揮発性メモリ装置の読み出し方法は、リード電圧を用いてメモリセルアレイに保存された第１データを読み出す段階と、前記第１データに含まれた“１”と“０”とのうちの何れか一つの個数をカウントしたカウント値と基準カウント値とを比較し、該比較結果に従って、前記メモリセルアレイの第１領域に保存された第２データを読み出すために、前記リード電圧を変更する段階とを有する。
【選択図】 図１

Description

本発明は、リードパラメータ変更スキーム（ｒｅａｄ ｐａｒａｍｅｔｅｒｃｈａｎｇｅ ｓｃｈｅｍｅ）に関し、特に、不揮発性メモリ装置の読み出し性能を向上させうる不揮発性メモリ装置の読み出し方法及びメモリコントローラの動作方法並びにメモリシステムの動作方法に関する。

メモリ装置は、揮発性メモリ装置と不揮発性メモリ装置とに分類される。
揮発性メモリ装置では、電源（ｐｏｗｅｒ）の供給がなされない時、データは保持されない。しかし、不揮発性メモリ装置では、電源の供給がなされなくても、データは保持される。
不揮発性メモリ装置の例として、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、またはＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）などがある。

フラッシュ（ｆｌａｓｈ）ＥＥＰＲＯＭとして紹介されたフラッシュメモリ装置の構造と動作は、従来のＥＥＰＲＯＭの構造と動作と相異なる。フラッシュメモリ装置は、ブロック（ｂｌｏｃｋ）単位で電気的消去動作を行い、ビット単位でプログラム動作を行うことができる。

しかしながら、フラッシュメモリ装置に含まれるプログラムされた複数個のメモリセルのスレショルド電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅｓ）は、さまざまな原因、例えば、フローティングゲートカップリング（ｆｌｏａｔｉｎｇ ｇａｔｅ ｃｏｕｐｌｉｎｇ）、時間の経過による電荷損失（ｃｈａｒｇｅ ｌｏｓｓ）などによって変わることがある。複数のメモリセルのスレショルド電圧の変化は、読み出し動作の信頼性を低下させるという問題がある。

そこで、本発明は上記従来の不揮発性メモリ装置における問題点に鑑みてなされたものであって、本発明の目的は、読み出し動作成功後にリードリトライなしにリードパラメータを変更することによって、その後の読み出し動作時に読み出し動作の失敗回数を減らし、リードリトライを行うアルゴリズムの実行回数を減らして、読み出し性能を向上させうるリードパラメータ変更方法と該方法を行うことができる不揮発性メモリ装置の読み出し方法及びメモリコントローラの動作方法並びにメモリシステムの動作方法を提供することにある。

上記目的を達成するためになされた本発明による不揮発性メモリ装置の読み出し方法は、リード電圧を用いてメモリセルアレイに保存された第１データを読み出す段階と、前記第１データに含まれた“１”と“０”とのうちの何れか一つの個数をカウントしたカウント値と基準カウント値とを比較し、該比較結果に従って、前記メモリセルアレイの第１領域に保存された第２データを読み出すために、前記リード電圧を変更する段階とを有することを特徴とする。

前記変更されたリード電圧についての情報を前記メモリセルアレイの第２領域に保存する段階と、前記第２領域に保存された前記情報に対応する前記変更されたリード電圧を用いて、前記第２データを読み出す段階とをさらに有することが好ましい。
前記メモリセルアレイが、前記第１データを保存するための複数のマルチレベルセルを含む場合、前記複数のマルチレベルセルのそれぞれは、複数の状態のうちの何れか一つの状態を有するようにプログラムされることが好ましい。

上記目的を達成するためになされた本発明によるメモリコントローラの動作方法は、第１リード動作間に第１リード電圧によって不揮発性メモリ装置のメモリセルアレイから最初に出力された第１データを受信する段階と、前記第１データに対する読み出し動作が成功したか否かを判断する段階と、前記読み出し動作が成功した後、第２リード動作間に前記メモリセルアレイに保存された第２データを読み出すために必要なリード電圧を、前記第１リード電圧から第２リード電圧に変更するための情報を保存する段階とを有することを特徴とする。

前記第１データに含まれた“１”と“０”とのうちの何れか一つの個数をカウントしてカウント値を出力する段階と、前記読み出し動作が成功した後、前記カウント値と基準カウント値とを比較し、該比較結果に従って、前記第１リード電圧を前記第２リード電圧に変更するための前記情報を生成する段階とをさらに有することが好ましい。
前記読み出し動作が成功したか否かを判断する段階は、前記第１データに対するエラー訂正デコーディング結果によって判断されることが好ましい。
前記読み出し動作が成功したか否かを判断する段階は、前記第１データに対するエラー訂正デコーディング結果によってエラー訂正された第１データが、ホストに伝送されたか否かによって判断されることが好ましい。
前記第２データは、メモリブロック単位のデータであることが好ましい。
前記第２データは、ページ単位のデータであることが好ましい。
前記第２データは、ワードライン単位のデータであることが好ましい。

また、上記目的を達成するためになされた本発明によるメモリコントローラの動作方法は、第１リード動作間に第１リード電圧によって不揮発性メモリ装置のメモリセルアレイから最初に出力された第１データを受信する段階と、前記第１データに対する読み出し動作が成功したか否かを判断する段階と、前記読み出し動作が成功した後、前記第１データに含まれるエラービット数と基準値とを比較し、該比較結果に従って、第２リード動作間に前記メモリセルアレイに保存された第２データを読み出すために必要なリード電圧を、前記第１リード電圧から第２リード電圧に変更するための情報を保存する段階とを有することを特徴とする。

前記情報を保存する段階は、前記エラービット数が、前記基準値より大きい時、前記第１リード電圧を前記第１リード電圧より低い前記第２リード電圧に変更する内容の前記情報を生成することが好ましい。

上記目的を達成するためになされた本発明によるメモリシステムの動作方法は、第１リード動作間に不揮発性メモリ装置が、第１リード電圧によって、前記不揮発性メモリ装置のメモリセルアレイから最初に出力された第１データをメモリコントローラに伝送する段階と、前記メモリコントローラは、前記第１データに対する読み出し動作が成功したか否かを判断し、前記読み出し動作が成功した後、前記メモリコントローラは、前記第１リード電圧を第２リード電圧に変更する内容の情報を生成してメモリに保存する段階とを有することを特徴とする。

また、上記目的を達成するためになされた本発明によるメモリシステムの動作方法は、第１リード動作間に不揮発性メモリ装置が、第１リード電圧によって、前記不揮発性メモリ装置のメモリセルアレイから最初に出力された第１データをメモリコントローラに伝送する段階と、前記メモリコントローラが、前記第１データに含まれた“１”と“０”とのうちの何れか一つの個数をカウントしてカウント値を出力する段階と、前記メモリコントローラが、前記第１データに対する読み出し動作が成功したか否かを判断する段階と、前記読み出し動作が成功した時、前記メモリコントローラは、前記カウント値と基準カウント値とを比較し、該比較結果に従って、前記第１リード電圧を第２リード電圧に変更する内容の情報をメモリに保存する段階とを有することを特徴とする。

また、上記目的を達成するためになされた本発明によるメモリシステムの動作方法は、第１リード動作間に不揮発性メモリ装置が、第１リード電圧によって、前記不揮発性メモリ装置のメモリセルアレイから最初に出力された第１データをメモリコントローラに伝送する段階と、前記メモリコントローラが、前記第１データに対する読み出し動作が成功したか否かを判断する段階と、前記読み出し動作が成功した時、前記メモリコントローラは、前記第１データに含まれたエラービット数と基準値とを比較し、該比較結果に従って、前記第１リード電圧を第２リード電圧に変更する内容の情報をメモリに保存する段階とを有することを特徴とする。

本発明に係る不揮発性メモリ装置の読み出し方法及びメモリコントローラの動作方法並びにメモリシステムの動作方法は、読み出しデータに対する読み出し動作成功後で、読み出しデータに対してリードリトライ動作を行わず、今後の読み出し動作に使われるリードパラメータを変更することができる。
したがって、本発明に係る方法では、最適のリードパラメータと現在パラメータとの差を減らすことができるので、ＥＣＣ（Ｅｒｒｏｒ Ｃｏｌｌｅｃｔｉｏｎ Ｃｏｄｅ）デコーディング失敗後にリードリトライ動作が行われる時、読み出し性能が低下することを防止することができるという効果がある。
また、本発明に係る方法では、読み出しデータに対するＥＣＣデコーディング成功後、または読み出し動作成功後にリードパラメータを予め変更することができるので、ＥＣＣデコーディング失敗回数を減少させて、ＥＣＣデコーディング失敗による読み出し性能の低下を減少させることができるという効果がある。

本発明の実施形態によるメモリシステムを示すブロック図である。 図１に示したメモリコントローラの具体的な構成を示すブロック図である。 図１に示したメモリセルアレイに具現された複数個のフラッシュメモリセルのスレショルド電圧の変化によってリード電圧を変更するスキームを示すプロットである。 図１に示したメモリシステムの一実施形態による動作方法を説明するためのフローチャートである。 図１に示したメモリシステムの他の実施形態による動作方法を説明するためのフローチャートである。 図１に示したメモリシステムのまた他の実施形態による動作方法を説明するためのフローチャートである。 図１に示したメモリシステムのさらに他の実施形態による動作方法を説明するためのフローチャートである。 図６、７に示した動作方法を説明するための複数の状態を示すプロットである。 図１に示したメモリセルアレイの一実施形態による具体的な回路図である。 図１に示されたメモリセルアレイの他の実施形態による具体的な回路図である。 本発明の実施形態によるリード電圧を調節することができる不揮発性メモリ装置の構成を示すブロック図である。 図１１に示したコントロールロジックのブロック図である。 図１１に示した不揮発性メモリ装置の一実施形態による動作方法を説明するためのフローチャートである。 本発明の実施形態による不揮発性メモリ装置を含む電子装置の構成を示すブロック図である。 本発明の他の実施形態による不揮発性メモリ装置を含む電子装置の構成を示すブロック図である。 本発明のまた他の実施形態による不揮発性メモリ装置を含む電子装置の構成を示すブロック図である。 本発明のさらに他の実施形態による不揮発性メモリ装置を含む電子装置の構成を示すブロック図である。 本発明のさらに他の実施形態による不揮発性メモリ装置を含む電子装置の構成を示すブロック図である。 本発明のさらに他の実施形態による不揮発性メモリ装置を含む電子装置の構成を示すブロック図である。 本発明のさらに他の実施形態による不揮発性メモリ装置を含む電子装置の構成を示すブロック図である。 図２０に示した電子装置を含むデータ処理システムの構成を示すブロック図である。

次に、本発明に係る不揮発性メモリ装置の読み出し方法及びメモリコントローラの動作方法並びにメモリシステムの動作方法を実施するための形態の具体例を図面を参照しながら説明する。

図１は、本発明の実施形態によるメモリシステムのブロック図を示す。
図１を参照すると、メモリシステム１０は、不揮発性メモリ装置２０Ａとメモリコントローラ５０とを含む。

現在読み出し動作（ｃｕｒｒｅｎｔ ｒｅａｄ ｏｐｅｒａｔｉｏｎ）間に不揮発性メモリ装置２０Ａのメモリセルアレイ２２から最初に出力されたデータに対する読み出し動作が成功した時、メモリコントローラ５０は、次の読み出し動作間にメモリセルアレイ２２に供給されるリード電圧を変更するためのリード命令ＲＶＬＣを生成し、該生成されたリード命令ＲＶＬＣを不揮発性メモリ装置２０Ａに出力する。したがって、メモリ装置２０Ａは、変更されたリード電圧を用いて次の読み出し動作を行うことができる。

ここで、最初に出力されたデータに対する読み出し動作が成功した時とは、図４と図６とに示すように、最初に出力されたデータに対するリードリトライ動作（ｒｅａｄｒｅｔｒｙ ｏｐｅｒａｔｉｏｎ）なしに、データに対するエラー訂正デコーディング、例えば、ＥＣＣ（ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ ｃｏｄｅ）デコーディングが成功したか、エラー訂正デコーディングによってエラー訂正されたデータが、ホスト（ｈｏｓｔ）に伝送される途中であるか、またはエラー訂正されたデータが、ホストに伝送が完了した状態を意味する。

リードリトライ動作とは、最初に出力されたデータに対するエラー訂正デコーディングが失敗した時、リードリトライ動作間に読み出されたデータ（これを‘リードリトライデータ（ｒｅａｄ ｒｅｔｒｙ ｄａｔａ）’と称する）に対するエラー訂正デコーディングが成功するまでリード電圧を変更させながら、リードリトライデータに対してエラー訂正デコーディングを行うことを意味する。
最初に出力されたデータとリードリトライデータは、同じメモリ領域に保存されているデータである。

不揮発性メモリ装置２０Ａは、メモリセルアレイ２２、コントロールロジック３０、ワードライン電圧発生器３２、ローデコーダ（ｒｏｗ ｄｅｃｏｄｅｒ）３４、ページバッファ３６、カラムデコーダ（ｃｏｌｕｍｎ ｄｅｃｏｄｅｒ）３８、及び入出力バッファ４０を含む。
メモリセルアレイ２２は、ユーザデータを保存するためのメイン領域（ｍａｉｎ ｒｅｇｉｏｎ）２４と、メタデータ（ｍｅｔａｄａｔａ）またはリード電圧を変更するために必要な情報を保存することができるスペア領域（ｓｐａｒｅ ｒｅｇｉｏｎ）２６とを含む。実施形態によって、上記情報は、メイン領域２４に保存されうる。

図９は、図１に示したメモリセルアレイの一実施形態による具体的な回路図である。
図９に示すように、メイン領域２４の複数個のメモリセルのそれぞれとスペア領域２６の複数個のメモリセルのそれぞれは、複数個のワードライン（ＷＬ１〜ＷＬｎ）のそれぞれに共通に接続される。

メイン領域２４は、複数個のセルストリング（ｃｅｌｌ ｓｔｒｉｎｇ）（２４−１〜２４−ｉ）（ここで、ｉは、自然数）を含む。スペア領域２６は、複数個のセルストリング（２４−（ｉ＋１）〜２４−ｍ）（ここで、ｍは、自然数、ｍ＞ｉ）を含む。複数個のセルストリング（２４−１〜２４−ｍ）のそれぞれは、複数個の不揮発性メモリセル、例えば、ＮＡＮＤフラッシュメモリセルを含む。

図９に示すように、各セルストリング（２４−１〜２４−ｍ）は、２次元的に同じ平面（または、レイヤ（ｌａｙｅｒ））に形成される。また、図１０に示すように、各セルストリング（２４−１、２４−１’、…、２４−１”）は、３次元的に相異なる平面（または、レイヤ２０−１、２０−２、…、２０−ｋ；ｋは、自然数）に形成される。

図９に示したセルストリング（２４−１）は、ビットラインＢＬ１に接続された第１選択トランジスタＳＴ１と共通ソースラインＣＳＬに接続された第２選択トランジスタＳＴ２との間に直列に接続された複数の不揮発性メモリセルを含む。
例えば、第２ワードラインＷＬ２に接続された不揮発性メモリセル２１が選択される時、ワードライン電圧発生器３２によって発生したリード電圧Ｖｒｅａｄｘは、選択されたワードラインＷＬ２に供給される。

セルストリング（２４−２）は、ビットラインＢＬ２に接続された第３選択トランジスタＳＴ３と共通ソースラインＣＳＬに接続された第４選択トランジスタＳＴ４との間に直列に接続された複数の不揮発性メモリセルを含む。
セルストリング（２４−ｉ）は、ビットラインＢＬｉに接続された第５選択トランジスタＳＴ５と共通ソースラインＣＳＬに接続された第６選択トランジスタＳＴ６との間に直列に接続された複数の不揮発性メモリセルを含む。

各選択トランジスタＳＴ１、ＳＴ３、及びＳＴ５のゲートは、ストリング選択ライン（ｓｔｒｉｎｇ ｓｅｌｅｃｔｉｏｎ ｌｉｎｅ）ＳＳＬに接続され、各選択トランジスタＳＴ２、ＳＴ４、及びＳＴ６のゲートは、接地選択ライン（ｇｒｏｕｎｄ ｓｅｌｅｃｔｉｏｎ ｌｉｎｅ）ＧＳＬに接続される。
各セルストリング（２４−１〜２４−ｍ）に含まれた複数個の不揮発性メモリセルのそれぞれは、１ビットまたはそれ以上のビットを保存することができるフラッシュＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）として具現可能である。

例えば、複数個の不揮発性メモリセルのそれぞれは、１ビットまたはそれ以上のビットを保存することができるＮＡＮＤフラッシュメモリセル、例えば、ＳＬＣ（ｓｉｎｇｌｅ ｌｅｖｅｌ ｃｅｌｌ）またはＭＬＣ（ｍｕｌｔｉ−ｌｅｖｅｌ ｃｅｌｌ）として具現可能である。
ページバッファ３６は、それぞれが複数個のビットライン（ＢＬ１〜ＢＬｍ）のそれぞれに接続された複数個の単位ページバッファ（３６−１〜３６−ｍ）を含む。

図１０は、図１に示したメモリセルアレイの他の実施形態による具体的な回路図である。
図８に示すように、３次元的に形成されたメモリセルアレイは、複数個のレイヤ（２０−１、２０−２、…、２０−ｋ）を含む。
複数個のレイヤ（２０−１〜２０−ｋ）は、ウェーハ（ｗａｆｅｒ）形態の積層（ｓｔａｃｋ）、チップ（ｃｈｉｐ）形態の積層、またはセル（ｃｅｌｌ）積層として具現可能である。
この際、複数個のレイヤ（２０−１〜２０−ｋ）のそれぞれの電気的接続は、貫通シリコンビア（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ、ＴＳＶ）、ワイヤボンディング、またはバンプなどによって具現可能である。

第１セルストリング（２４−１）は、第１レイヤ（２０−１）に形成され、第２セルストリング（２４−１’）は、第１レイヤ（２０−１）と相異なる第２レイヤ（２０−２）に形成され、第ｋセルストリング（２４−１”）は、第２レイヤ（２０−２）と相異なるレイヤ（２０−ｋ）に形成される。
複数のレイヤ（２０−１〜２０−ｋ）のそれぞれは、複数のセルストリングを含む。

例えば、第１レイヤ（２０−１）に具現される第１セルストリング（２４−１）は、複数の選択トランジスタＳＴ１１、ＳＴ２１の間に直列に接続された複数の不揮発性メモリセル、例えば、ＮＡＮＤフラッシュメモリセルを含む。
第２レイヤ（２０−２）に具現される第２セルストリング（２４−１’）は、複数の選択トランジスタＳＴ１２、ＳＴ２２の間に直列に接続された複数の不揮発性メモリセル、例えば、ＮＡＮＤフラッシュメモリセルを含む。
第ｋレイヤ（２０−ｋ）に具現される第ｋセルストリング（２４−１”）は、複数の選択トランジスタＳＴ１ｋ、ＳＴ２ｋの間に直列に接続された複数の不揮発性メモリセル、例えば、ＮＡＮＤフラッシュメモリセルを含む。

再び図１を参照すると、コントロールロジック３０は、メモリコントローラ５０の制御によってアクセス動作、例えば、プログラム動作、イレーズ（ｅｒａｓｅ）動作、または読み出し動作のために、不揮発性メモリ装置２０Ａの全般的な動作を制御する。
コントロールロジック３０は、アクセス動作を行うために、入力された命令とアドレスとによってワードライン電圧発生器３２、ローデコーダ３４、ページバッファ３６、カラムデコーダ３８、及び入出力バッファ４０の動作を制御する。

例えば、プログラム動作間に、コントロールロジック３０は、ユーザデータをメイン領域２４にプログラムするために、またはメタデータをスペア領域２６にプログラムするために、メモリコントローラ５０から出力されたプログラム命令によってワードライン電圧発生器３２、ローデコーダ３４、ページバッファ３６、カラムデコーダ３８、及び入出力バッファ４０の動作を制御する。

また、読み出し動作間に、コントロールロジック３０は、メイン領域２４に保存されたユーザデータを読み出すために、またはスペア領域２６に保存されたデータを読み出すために、メモリコントローラ５０から出力されたリード命令によってワードライン電圧発生器３２、ローデコーダ３４、ページバッファ３６、カラムデコーダ３８、及び入出力バッファ４０の動作を制御する。

特に、本発明の実施形態によるコントロールロジック３０は、選択されたワードラインに供給されるリード電圧のレベルを変更する内容の情報を含むリード命令ＲＶＬＣ又は別途の情報に基づいて制御信号ＣＴＲを生成することができる。リード命令ＲＶＬＣ又は別途の情報は、メモリコントローラ５０、例えば、リード電圧制御ブロック７０によって生成される。

ワードライン電圧発生器３２は、コントロールロジック３０から生成された制御信号ＣＴＲによってワードライン電圧、例えば、読み出し動作間に選択されたワードラインに供給されるリード電圧Ｖｒｅａｄｘを生成する。この際、リード電圧Ｖｒｅａｄｘのレベルまたはリード電圧Ｖｒｅａｄｘの大きさは、制御信号ＣＴＲによって決定されうる。

プログラム動作間にワードライン電圧発生器３２は、選択されたワードラインに供給されるプログラム電圧を含む複数個の電圧を生成することができる。
イレーズ動作間にワードライン電圧発生器３２は、選択されたワードラインに供給されるイレーズ電圧を含む複数個の電圧を生成することができる。
読み出し動作間にワードライン電圧発生器３２は、選択されたワードラインに供給されるリード電圧Ｖｒｅａｄｘを含む複数個の電圧を生成することができる。
この際、選択されたワードラインに供給されるワードライン電圧は、プログラム電圧、イレーズ電圧、またはリード電圧Ｖｒｅａｄｘを意味する。

ローデコーダ３４は、ローアドレスＸＡＤＤをデコーディングし、該デコーディング結果に従って、複数個のワードライン（図７のＷＬ１〜ＷＬｎ）のうちの何れか一つのワードラインを選択する。
ローデコーダ３４は、動作モード、例えば、プログラム動作、イレーズ動作、または読み出し動作によって、選択されたワードラインにワードライン電圧発生器３２によって生成されたワードライン電圧を供給する。

複数個の単位ページバッファ（３６−１〜３６−ｍ）を含むページバッファ３６は、読み出し動作時にはメモリセルアレイ２２から読み出されたデータを感知増幅し、プログラム動作時にはメモリセルアレイ２２にプログラムされるデータを一時的に保存する。
したがって、動作モードによって、ページバッファ３６に含まれた複数個の単位ページバッファ（３６−１〜３６−ｍ）のそれぞれは、コントロールロジック３０の制御下で感知増幅器（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）またはライトドライバー（ｗｒｉｔｅ ｄｒｉｖｅｒ）としての機能を行うことができる。

コントロールロジック３０の制御下で、カラムデコーダ３８は、コラムアドレスＹＡＤＤをデコーディングし、該デコーディング結果に従って、ページバッファ３６と入出力バッファ４０との間の接続を制御する。例えば、カラムデコーダ３８は、ページバッファ３６によって感知増幅されたデータを入出力バッファ４０に伝送するか、または入出力バッファ４０を通じて入力されたプログラムされるデータは、ページバッファ３６に伝送しうる。

不揮発性メモリ装置２０Ａとメモリコントローラ５０は、入出力バッファ４０を通じてデータＤＡＴＡを通信することができる。メモリコントローラ５０は、不揮発性メモリ装置２０Ａのメモリセルアレイ２２のＮＡＮＤフラッシュメモリセルに対するアクセス動作、例えば、プログラム動作、読み出し動作、またはイレーズ動作を制御することができる。

メモリコントローラ５０は、ＥＣＣ（Ｅｒｒｏｒ Ｃｏｌｌｅｃｔｉｏｎ Ｃｏｄｅ）ブロック５５、データバッファ６０、及びリード電圧制御ブロック７０を含む。
読み出し動作が行われる度に、ＥＣＣブロック５５は、不揮発性メモリ装置２０Ａから最初に出力されたデータＤＡＴＡに対するエラー訂正デコーディングが成功したか否かを判断し、該判断結果を表わす指示信号をリード電圧制御ブロック７０に出力する。

リード電圧制御ブロック７０は、ＥＣＣブロック５５から出力された指示信号、例えば、最初に出力されたデータＤＡＴＡに対する読み出し動作が成功したことを指示する指示信号、特に、エラー訂正デコーディングが成功したことを指示する指示信号によって次の読み出し動作に必要なリード電圧Ｖｒｅａｄｘ、すなわち、選択されたワードラインに供給されるリード電圧Ｖｒｅａｄｘのレベルを調節する情報を生成させ、該生成された情報をリード電圧制御ブロック７０の内部のメモリ７８に保存するか、または不揮発性メモリ装置２０Ａのメモリセルアレイ２２にプログラムされるようにコントロールロジック３０の動作を制御することができる。

また、リード電圧制御ブロック７０は、指示信号に応答してＥＣＣブロック５５の動作、例えば、エラービット検出とエラービット訂正とに影響を及ぼすことができる各種パラメータ、例えば、ＬＬＲ（Ｌｏｇ Ｌｉｋｅｌｉｈｏｏｄ Ｒａｔｉｏｎ）または動作モードを変更することができる。ＬＬＲは、信号処理モジュール、イコライザー又はフィルターの入力として使われる。
本明細書で使われるリードパラメータは、選択されたワードラインに供給されるリード電圧Ｖｒｅａｄｘ又はＥＣＣブロック５５の動作に影響を及ぼすことができる各種パラメータのうちの少なくとも一つを含む。

実施形態によっては、ＥＣＣブロック５５が、ＥＣＣデコーダとして具現される時、リード電圧制御ブロック７０は、ＥＣＣブロック５５から出力された指示信号によってＬＬＲ又は動作モードを変更することができる。ＥＣＣブロック５５の動作モードは、データＤＡＴＡに対してハードデシジョンデコーディング（ｈａｒｄ ｄｅｃｉｓｉｏｎ ｄｅｃｏｄｉｎｇ）を行うための第１モード又はデータＤＡＴＡに対してソフトデシジョンデコーディングを行うための第２モードを含む。

すなわち、リード電圧制御ブロック７０は、ＥＣＣブロック５５から出力された指示信号によってリードパラメータ、例えば、ＥＣＣブロック５５の動作に影響を及ぼすことができる各種パラメータ、又は選択されたワードラインに供給されるリード電圧のレベルを如何に変更するか否かを決定することができる。
例えば、不揮発性メモリ装置２０Ａは、現在読み出し動作間に不揮発性メモリ装置２０Ａのメモリセルアレイ２２から第１リード電圧によって最初に出力された第１データをメモリコントローラ５０のデータバッファ６０に伝送する。

メモリコントローラ５０のＥＣＣブロック５５は、データバッファ６０から伝送された最初に出力された第１データに対してエラー検出及びエラー訂正アルゴリズム、例えば、ＥＣＣデコーディングを行い、最初に出力された第１データに対するエラー訂正デコーディングが成功したか否かを判断する。第１データは、ＥＣＣデータを含むので、ＥＣＣブロック５５は、ＥＣＣデータを参照して、第１データに対するデコーディングが成功したか否かを判断する。

第１データに含まれたエラービットの個数が、ＥＣＣブロック５５によって訂正可能な個数より少ないか、同じである場合、ＥＣＣブロック５５は、ＥＣＣデータを参照して、第１データに含まれたエラービットを検出して訂正し、エラー訂正された第１データをＤＭＡ（図２の８２）に制御下でホストバッファ（図２の６５）を通じてホストに伝送する。したがって、第１データに対する読み出し動作が成功したので、第１リード動作は終了する。

しかし、第１データに含まれたエラービットの個数が、訂正可能な個数より多い時、すなわち、第１データに対するエラー訂正デコーディングが失敗した時、ＥＣＣブロック５５は、第１データに対するエラー訂正デコーディングが失敗したことを指示する指示信号をリード電圧制御ブロック７０に出力する。

したがって、リード電圧制御ブロック７０は、指示信号に応答して不揮発性メモリ装置２０Ａがリードリトライ動作を行うように、不揮発性メモリ装置２０Ａの動作を制御する。これにより、不揮発性メモリ装置２０Ａは、メモリコントローラ５０から出力されたリードリトライ命令によってリード電圧を変更させながら、リードリトライデータに対するエラー訂正デコーディングが成功するまでリードリトライデータに対するリードリトライ動作を行う。

この際、不揮発性メモリ装置２０Ａによって行われるリードリトライ動作とメモリコントローラ５０によって行われるエラー検出／訂正アルゴリズムは、共に行われる。
ＥＣＣブロック５５は、最初に出力されたデータだけではなく、リードリトライデータに対しても、エラー検出とエラー訂正動作とを行う。
実施形態によっては、リードリトライ動作が無限ループで進行することを防止するために、リードリトライ動作は、予め設定された回数間に行われる。

本発明の実施形態によるメモリコントローラ５０は、現在読み出し動作間にメモリセルアレイ２２から最初に出力されたデータに対する読み出し動作が成功したか否かを判断し、読み出し動作が成功した時、次の読み出し動作間を行うために必要なリード電圧を第１リード電圧から第２リード電圧に変更する内容の情報をメモリ７８に保存することができる。

従来のメモリコントローラは、リードデータに対するエラー訂正デコーディングが失敗した場合にのみ、リードデータに対するリードリトライ動作が行われるように、不揮発性メモリ装置の動作を制御した。この場合、現在リード電圧と最適のリード電圧との差が大きいほど読み出し性能は深刻に低下する。

本発明の実施形態によるメモリコントローラ５０は、現在読み出し動作間に最初に出力されたデータに対する読み出し動作が成功した時、最初に出力されたデータに対して追加的な読み出し動作を行わずとも、次の読み出し動作に必要なリードパラメータ、例えば、リード電圧又はＥＣＣブロック５５の各種パラメータを予め変更させることができる。
メモリコントローラ５０は、現在リードパラメータと最適リードパラメータとの差を減らすことができるので、エラー訂正デコーディングが失敗した後、行われるリードリトライ動作で読み出し性能の低下を防止できるだけではなく、エラー訂正デコーディングの失敗回数を減らすことができる効果がある。

メモリコントローラ５０は、次の読み出し動作を行うために必要なリード電圧のレベルを変更する内容の情報を含むリード命令ＲＶＬＣを不揮発性メモリ装置２０Ａに伝送する。
不揮発性メモリ装置２０Ａは、上記情報に基づいて変更されたリード電圧を用いてメモリセルアレイ２２から読み出された第２データをメモリコントローラ５０に伝送する。

図２は、図１に示されたメモリコントローラの具体的な構成を示すブロック図である。
図２を参照すると、メモリコントローラ５０は、ＥＣＣブロック５５、データバッファ６０、ホストバッファ６５、及びリード電圧制御ブロック７０を含む。
リード電圧制御ブロック７０は、カウンター７２、比較器７４、決定ロジック７６、メモリ７８、ＣＰＵ８０、及びＤＭＡ（Ｄｉｒｅｃｔ ｍｅｍｏｒｙ ａｃｃｅｓｓ）８２を含む。

ＥＣＣブロック５５とＤＭＡ８２は、読み出し動作ごとにメモリセルアレイ２２から最初に出力されたデータに対する読み出し動作が成功したか否かを判断することができる検出ブロックとしての機能を行うことができる。
例えば、ＥＣＣブロック５５は、最初に出力されたデータに対してエラー訂正デコーディングを行い、該遂行結果によって、エラー訂正デコーディングが成功したか否かを判断し、該判断結果によって、指示信号を出力する。また、ＤＭＡ８２は、ＥＣＣブロック５５によってエラー訂正されたデータをデータバッファ６０からホストバッファ６５への伝送を制御するによって、エラー訂正されたデータがホストに伝送されたか否かを判断することができる。
例えば、最初に出力されたデータに対する読み出し動作の成功は、メモリセルアレイ２２から最初に出力されたデータがホストに伝送される状態又は伝送が完了した状態を意味する。

図２では、説明の便宜上、メモリ７８とＣＰＵ８０とが分離しているものを示しているが、実施形態によっては、メモリ７８は、ＣＰＵ８０の一部として具現可能である。この際、メモリ７８は、不揮発性メモリ又はＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のような揮発性メモリとして具現可能である。メモリ７８は、リードパラメータを保存することができる。

カウンター７２は、データバッファ６０を通じて入力されたデータ、すなわち、最初に出力されたデータに含まれたデータ“１”とデータ“０”とのうちの何れか一つ、例えば、データ“１”の個数をカウントしてカウント値ＣＮＴを出力する。

比較器７４は、カウント値ＣＮＴと基準カウント値ＲＣＮＴとを互いに比較し、比較信号ＣＯＭＰを出力する。
例えば、カウント値ＣＮＴが、基準カウント値ＲＣＮＴより大きい時、比較器７４は、第１レベル（例えば、ハイレベル）を有する比較信号ＣＯＭＰを出力し、カウント値ＣＮＴが、基準カウント値ＲＣＮＴより小さい時、比較器７４は、第２レベル（例えば、ローレベル）を有する比較信号ＣＯＭＰを出力する。

決定ロジック７６は、比較信号ＣＯＭＰのレベルによってリードパラメータを如何に変更するか否かを決定する。例えば、リードパラメータが、リード電圧である時、決定ロジック７６は、第１レベルを有する比較信号ＣＯＭＰによってリード電圧を減少させるための情報をメモリ７８に保存し、第２レベルを有する比較信号ＣＯＭＰによってリード電圧を増加させるための情報をメモリ７８に保存する。

また、リードパラメータが、ＥＣＣブロック５５の動作、例えば、エラービット検出とエラービット訂正とに影響を及ぼすことができる各種パラメータである時、決定ロジック７６は、比較信号ＣＯＭＰのレベルによって、各種パラメータを如何に変更するか否かを決定し、該決定結果に対応する情報をメモリ７８に保存する。

実施形態によっては、決定ロジック７６は、指示信号によって動作するＣＰＵ８０の制御によって、各種パラメータを如何に変更するか否かを決定し、該決定結果に対応する情報をメモリ７８に保存することができる。

ＣＰＵ８０は、メモリ７８に保存された情報を用いて不揮発性メモリ装置２０Ａの動作に関連したリードパラメータ、例えば、リード電圧を変更するための動作とＥＣＣブロック５５の動作とに関連したリードパラメータ、例えば、ＥＣＣブロック５５の各種パラメータを変更するための動作を行う。例えば、ＣＰＵ８０は、変更されたリード電圧を表わす情報を含むリード命令ＲＶＬＣを生成させ、該生成されたリード命令ＲＶＬＣを不揮発性メモリ装置２０Ａのコントロールロジック３０に伝送しうる。実施形態によっては、生成されたリード命令ＲＶＬＣは、データバッファ６０を通じてコントロールロジック３０に伝送することができる。

したがって、コントロールロジック３０は、受信したリード命令ＲＶＬＣに含まれた情報に基づいて制御信号ＣＴＲを発生させ、該発生した制御信号ＣＴＲをワードライン電圧発生器３２に伝送する。
ワードライン電圧発生器３２は、制御信号ＣＴＲによって決定されたレベルを有するワードライン電圧、すなわち、選択されたワードラインに供給されるリード電圧Ｖｒｅａｄｘ（ｘ＝ｌまたはｈ）をローデコーダ３４に伝送する。

したがって、ページバッファ３６は、変更されたリード電圧Ｖｒｅａｄｘを用いてメモリセルアレイ２２に保存されたデータをリードすることができる。ページバッファ３６によって読み出されたデータは、カラムデコーダ３８のデコーディング結果に従って入出力バッファ４０に伝送された後、データバッファ６０を通じてＥＣＣブロック５５に伝送される。
ＣＰＵ８０の制御によって、ＥＣＣブロック５５は、変更されたリードパラメータに基づいてデータ、例えば、最初に出力されたデータ又はリードリトライデータに対するエラー訂正デコーディングが成功したか否かを判断することができる。

図３は、図１に示したメモリセルアレイに具現された複数個のフラッシュメモリセルのスレショルド電圧の変化によってリード電圧を変更するスキーム（ｓｃｈｅｍｅ）を示すプロット（ｐｌｏｔ）である。

Ｄ１は、データを保存するメイン領域２４に形成された複数個のメモリセルの初期スレショルド電圧の分布を表わし、Ｄ２とＤ３のそれぞれは、保持時間（ｒｅｔｅｎｔｉｏｎｔｉｍｅ）、プログラム回数、またはイレーズ回数によって変化したスレショルド電圧の分布を表わす。また、Ｄ１’は、スペア領域２６に形成された複数個のモニタリングセルの初期スレショルド電圧の散布を表わし、Ｄ２’とＤ３’のそれぞれは、保持時間、プログラム回数、またはイレーズ回数によって変化したスレショルド電圧の分布を表わす。
例えば、Ｄ１の変化は、Ｄ１’の変化に反映され、Ｄ２の変化は、Ｄ２’の変化に反映され、Ｄ３の変化は、Ｄ３’の変化に反映される。

リード電圧制御ブロック７０は、現在読み出し動作間にメモリセルアレイ２２から最初に出力されたデータに対する読み出し動作が成功したか否かを判断し、読み出し動作が成功した時、最初に出力されたデータを保存する複数個のメモリセルのスレショルド電圧の分布の変化を反映してリードパラメータを変更することができる。

コントロールロジック３０は、リード電圧の変更を指示する情報を含むリード命令ＲＶＬＣによって制御信号ＣＴＲを生成させ、ワードライン電圧発生器３２は、制御信号ＣＴＲによってリード電圧Ｖｒｅａｄｌ、Ｖｒｅａｄｉ、またはＶｒｅａｄｈを発生させうる。
例えば、Ｄ１（または、Ｄ１’）が、Ｄ２（または、Ｄ２’）に変わった場合、ワードライン電圧発生器３２は、コントロールロジック３０の制御によって減少したリード電圧Ｖｒｅａｄｌを発生させ、Ｄ１（または、Ｄ１’）が、Ｄ３（または、Ｄ３’）に変わった場合、ワードライン電圧発生器３２は、コントロールロジック３０の制御によって増加したリード電圧Ｖｒｅａｄｈを発生させうる。

図４は、図１に示したメモリシステムの一実施形態による動作方法を説明するためのフローチャートである。
図１〜図４を参照して、メモリシステム１０の動作方法を説明すれば、次の通りである。

第１リード動作（または、現在読み出し動作）間に、不揮発性メモリ装置２０Ａは、第１リード電圧Ｖｒｅａｄｉを用いてメイン領域２４に保存された第１データを読み出し、第１データを保存する複数個のメモリセルのスレショルド電圧の分布がＤ１からＤ２に変わり、基準カウント値ＲＣＮＴは、Ｄ１によって計算された値であり、ＥＣＣブロック５５は、第１パラメータを用いて、第１データに対するエラー検出とエラー訂正とを行うと仮定する。

第１リード動作間に、不揮発性メモリ装置２０Ａは、第１リード電圧Ｖｒｅａｄｉによってメイン領域２４から最初に出力された第１データをメモリコントローラ５０に伝送する。メモリコントローラ５０のカウンター７２は、データバッファ６０を通じて入力された最初に出力された第１データに含まれたデータ“１”とデータ“０”とのうちの何れか一つ、例えば、データ“１”（または、オンセル（ｏｎ−ｃｅｌｌ））の個数をカウントしてカウント値ＣＮＴを出力する（ステップＳ１０）。

次に、メモリコントローラ５０のＥＣＣブロック５５は、第１パラメータを用いて、最初に出力された第１データに対するエラー訂正デコーディングを行い、エラー訂正デコーディングが成功したか否かを判断する（ステップＳ２０）。

第１データに対するエラー訂正デコーディングが失敗した時、ＥＣＣブロック５５は、失敗を指示する指示信号をＣＰＵ８０に伝送する。
この時、不揮発性メモリ装置２０Ａのコントロールロジック３０は、ＣＰＵ８０の制御によって、リードリトライデータに対するエラー訂正デコーディング動作が成功するまでリード電圧を変更させながら、リードリトライデータに対するリードリトライ動作を行う（ステップＳ３０ａ）。

リードリトライデータに対するエラー訂正デコーディングが成功した時、第１リード動作は終了する。この際、ＥＣＣブロック５５によってエラー訂正されたリードリトライデータは、データバッファ６０を通じてホストバッファ６５に伝送される。

しかし、最初に出力された第１データに対するエラー訂正デコーディングが成功した時、ＥＣＣブロック５５は、エラー訂正デコーディングの成功を指示する指示信号をＣＰＵ８０に伝送する。したがって、ＣＰＵ８０は、リードパラメータの変更動作を行う。
メモリコントローラ５０の比較器７４は、ＣＰＵ８０の制御によってカウント値ＣＮＴと基準カウント値ＲＣＮＴとを互いに比較する（ステップＳ４０）。
実施形態によっては、基準カウント値ＲＣＮＴ、すなわち、Ｄ１に関連した値は、スペア領域２６に保存されるか、またはメモリ７８に保存される。

第１データ、例えば、最初に出力された第１データを保存する複数個のメモリセルのスレショルド電圧の分布が、Ｄ１からＤ２に変化したために、カウント値ＣＮＴは、基準カウント値ＲＣＮＴより大きい。したがって、比較器７４は、第１レベルを有する比較信号ＣＯＭＰを出力するので、決定ロジック７６は、第１レベルを有する比較信号ＣＯＭＰに従って第１リード電圧Ｖｒｅａｄｉを第２リード電圧Ｖｒｅａｄｌに減少させることに決定し（ステップＳ４２）、
上記決定に対応する情報をメモリ７８に保存する（ステップＳ４４）。

実施形態によっては、上記情報は、メモリセルアレイ２２のスペア領域２６に保存することができる。その後、最初に出力された第１データまたはエラー訂正された最初に出力されたデータは、ＤＭＡ８２の制御によってデータバッファ６０からホストバッファ６５に伝送される。

しかし、第１データ、例えば、最初に出力された第１データを保存する複数個のメモリセルのスレショルド電圧の分布が、Ｄ１からＤ３に変化する場合、カウント値ＣＮＴは、基準カウント値ＲＣＮＴより小さい。したがって、比較器７４は、第２レベルを有する比較信号ＣＯＭＰを出力するので、決定ロジック７６は、第２レベルを有する比較信号ＣＯＭＰに従って第１リード電圧Ｖｒｅａｄｉを第３リード電圧Ｖｒｅａｄｈに増加させることに決定し（ステップＳ４６）、
上記決定に対応する情報をメモリ７８に保存する（ステップＳ４４）。

実施形態によっては、上記情報は、スペア領域２６に保存することができる。
その後、最初に出力された第１データまたはエラー訂正された最初に出力されたデータは、ＤＭＡ８２の制御によってデータバッファ６０からホストバッファ６５に伝送される。

ＣＰＵ８０は、第２リード動作（または、次の読み出し動作）を行うために、メモリ７８に保存された情報又はスペア領域２６に保存された情報を読み出し、リード電圧の変更を指示する情報を含むリード命令ＲＶＬＣを不揮発性メモリ装置２０Ａに伝送する。
ＣＰＵ８０は、メモリ７８に保存された情報又はスペア領域２６に保存された情報に基づいてＥＣＣブロック５５の第１パラメータを第２パラメータに変更するために、ＥＣＣブロック５５をさらに制御する。データバッファ６０に保存されたデータ、例えば、エラー訂正されたデータは、ＤＭＡ８２の制御によってホストバッファ６５に伝送される。

不揮発性メモリ装置２０Ａのコントロールロジック３０は、リード命令ＲＶＬＣによって制御信号ＣＴＲを発生させ、ワードライン電圧発生器３２は、制御信号ＣＴＲによって第２リード電圧Ｖｒｅａｄｌを発生させる。したがって、不揮発性メモリ装置２０Ａは、第２リード電圧Ｖｒｅａｄｌによってメイン領域２４から出力された第２データをメモリコントローラ５０に伝送する。第１データと第２データは、互いに同じデータであることも、相異なるデータでもあり得る。

メモリコントローラ５０のＥＣＣブロック５５は、第２パラメータを用いてデータバッファ６０を通じて入力された第２データに対するエラー訂正デコーディングが成功したか否かを判断することができる。
実施形態によっては、メモリコントローラ５０は、第２データに対してステップＳ１０から再び行うことができる。

基準カウント値ＲＣＮＴは、スペア領域２６に保存することができる。第１リード動作間にメイン領域２４に保存された第１データとスペア領域２６に保存された基準カウント値ＲＣＮＴは、第１リード電圧Ｖｒｅａｄｉによって読み出されてメモリコントローラ５０に伝送することができる。

変更された第２リード電圧Ｖｒｅａｄｌは、コントロールロジック３０によってメモリセルアレイ２２の全体、メモリブロック単位、ページ単位、またはワードライン単位として適用可能である。すなわち、コントロールロジック３０は、変更された第２リード電圧Ｖｒｅａｄｌを適用する単位を決定することができる。
したがって、ＣＰＵ８０又はコントロールロジック３０は、メモリセルアレイ２２の全体、メモリブロック単位、ページブロック単位、またはワードライン単位で変更されたリードパラメータ、例えば、リード電圧又はＥＣＣブロック５５の各種パラメータを総合的に管理することができる。
実施形態によっては、第１データ、例えば、最初に出力されたデータ又はリードリトライデータは、対応する複数のメモリセルのそれぞれに保存された最初のページデータであり得る。

図２に示したコントローラ５０は、リードパラメータを保存するためのメモリ７８を含むものとして示したが、実施形態によっては、リードパラメータは、スペア領域２６又はメイン領域２４に保存され、コントロールロジック３０又はＣＰＵ８０によって参照されうる。しかし、リードパラメータは、設計仕様によって、前述した保存領域（メモリ７８、メイン領域２４、またはスペア領域２６）以外の多様なメモリ領域に保存されて管理されうる。

また、リードパラメータが、マッピングテーブル（ｍａｐｐｉｎｇ ｔａｂｌｅ）と共に保存されて管理される時、ＦＴＬ（Ｆｌａｓｈ Ｔｒａｎｓｌａｔｉｏｎ Ｌａｙｅｒ）が物理ブロック（ｐｈｙｓｉｃａｌ ｂｌｏｃｋ）をアクセスして読み出し動作を行う時、ＦＴＬは、物理ブロックに対応するリードパラメータを参照して、読み出し動作を行うことができる。

図５は、図１に示したメモリシステムの他の実施形態による動作方法を説明するためのフローチャートである。
図１〜図３、及び図５を参照すると、図４に示した動作方法と異なる点は、現在読み出し動作間に最初に出力された第１データに対するエラー訂正デコーディングが失敗した時、不揮発性メモリ装置２０Ａは、メモリコントローラ５０の制御によってリード電圧レベルを変更した後、該変更されたレベルを有するリード電圧によってリードリトライデータを読み出し、リードリトライデータをメモリコントローラ５０に伝送する（ステップＳ３０ｂ）点である。

メモリコントローラ５０は、リードリトライデータに含まれたデータ“１”とデータ“０”とのうちの何れか一つをカウントし、リードリトライデータに対するエラー訂正デコーディングが成功したか否かを判断する。リードリトライデータに対するエラー訂正が失敗した時、不揮発性メモリ装置２０Ａは、メモリコントローラ５０の制御によってリードリトライ動作を行う（ステップＳ３０ｂ）。

図４のステップＳ３０ａで行われるリードリトライ動作は、リード電圧の変更とエラー訂正デコーディングとを含むが、図５のステップＳ３０ｂで行われるリードリトライ動作は、リード電圧のみを変更させながら、リードリトライデータを読み出す動作を意味する。
リードリトライ動作の遂行結果、リードリトライデータに対するエラー訂正デコーディングが成功した時、メモリシステム１０は、ステップＳ４０を行う。例えば、カウント値ＣＮＴと基準カウント値ＲＣＮＴとが互いに同じである時、メモリコントローラ５０は、次の読み出し動作間にも、現在リード電圧レベルを保持するように不揮発性メモリ装置２０Ａを制御する。

図６は、図１に示したメモリシステムのまた他の実施形態による動作方法を説明するためのフローチャートであり、図８は、図６、７に示した動作方法を説明するための複数の状態を示すプロットである。
図１〜図３、図６、及び図８を参照して、メモリシステム１０の動作方法を詳しく説明する。

メモリコントローラ５０は、スペア領域２６に形成された複数個のモニタリングセルのスレショルド電圧の分布の変化を参照して、リードパラメータを変更することができる。スペア領域２６に形成された複数個のモニタリングセルのそれぞれは、マルチレベルセル（ｍｕｌｔｉ−ｌｅｖｅｌ ｃｅｌｌ）であり、複数個のモニタリングセルのそれぞれは、複数の状態Ｅ、Ｐ１、Ｐ２、及びＰ３のうちの何れか一つの状態を有するようにプログラムされたと仮定する。

例えば、第１ページを読み出す時には、上記何れか一つの状態は、Ｐ２に設定され、第２ページをリードする時は、Ｐ１又はＰ３に設定しうる。したがって、マルチレベルセルが、２ビットマルチレベルセルであるか、または３ビットマルチレベルセルであるかによって何れか一つの状態は選択的に設定しうる。

第１データは、複数個のモニタリングセルのそれぞれに保存されたデータであり、Ｄ１’がＤ２’に変更され、Ｄ１’によって基準カウント値ＲＣＮＴが決定され、ＥＣＣブロック５５は、第１パラメータ、例えば、第１ＬＬＲを用いて、第１データに対するエラー検出とエラー訂正とを行うと仮定する。

第１リード動作間に不揮発性メモリ装置２０Ａは、第１リード電圧Ｖｒｅａｄｉによってメモリセルアレイ２２のスペア領域２６の特定領域から最初に出力された第１データをメモリコントローラ５０に伝送する。
メモリコントローラ５０のＥＣＣブロック５５は、第１パラメータを用いて、最初に出力された第１データに対するエラー訂正デコーディングを行い、該遂行結果によって、エラー訂正デコーディングが成功したか否かを判断する（ステップＳ１１０）。

最初に出力された第１データに対するエラー訂正デコーディングが失敗した時、ＥＣＣブロック５５は、エラー訂正デコーディングの失敗を指示する指示信号をＣＰＵ８０に伝送する。
したがって、不揮発性メモリ装置２０Ａのコントロールロジック３０は、ＣＰＵ８０の制御によってスペア領域２６の特定領域に保存されたリードリトライデータに対するエラー訂正デコーディング動作が成功するまでリード電圧を変更させながら、リードリトライデータに対するリードリトライ動作を行う（ステップＳ１２０ａ）。

リードリトライデータに対するエラー訂正デコーディングが成功した時、ＥＣＣブロック５５によってエラー訂正されたリードリトライデータは、ＤＭＡ８２の制御によってデータバッファ６０からホストバッファ６５に伝送される。ホストへの伝送が終了すれば、第１データに対する第１リード動作は終了する。

しかし、最初に出力された第１データに対するエラー訂正デコーディングが成功した時（ステップＳ１１０）、ＥＣＣブロック５５は、エラー訂正デ−コティングの成功を指示する指示信号をＣＰＵ８０に伝送する。この場合、メモリコントローラ５０のカウンター７２は、ＣＰＵ８０の制御によってデータバッファ６０に保存された最初に出力された第１データに含まれたエラービット数をカウントしてカウント値ＣＮＴを出力する。
比較器７４は、ＣＰＵ８０の制御によってカウント値ＣＮＴと基準カウント値ＲＣＮＴとを比較する（ステップＳ１３０）。

第１データ、例えば、最初に出力された第１データを保存する複数個のモニタリングセルのスレショルド電圧の分布が、Ｄ１からＤ２に変化したために、カウント値ＣＮＴは、基準カウント値ＲＣＮＴより大きい。したがって、比較器７４は、第１レベルを有する比較信号ＣＯＭＰを出力するので、決定ロジック７６は、第１レベルを有する比較信号ＣＯＭＰに従って第１リード電圧Ｖｒｅａｄｉを第２リード電圧Ｖｒｅａｄｌに減少させることに決定し（ステップＳ１３２）、この決定に対応する情報をメモリ７８又はスペア領域２６に保存する（ステップＳ１３４）。
そして、ＥＣＣブロック５５によってエラー訂正された最初に出力された第１データは、ＤＭＡ８２の制御によってデータバッファ６０とホストバッファ６５とを通じてホストに伝送される。したがって、第１リード動作は終了する。

しかし、図３に示すように、第１データ、例えば、最初に出力された第１データを保存する複数個のモニタリングセルのスレショルド電圧の分布が、Ｄ１からＤ３に変化する場合、カウント値ＣＮＴは、基準カウント値ＲＣＮＴより小さい。したがって、比較器７４は、第２レベルを有する比較信号ＣＯＭＰを出力するので、決定ロジック７６は、第２レベルを有する比較信号ＣＯＭＰに従って第１リード電圧Ｖｒｅａｄｉを第３リード電圧Ｖｒｅａｄｈに増加させることに決定し（ステップＳ１３６）、この決定に対応する情報をメモリ７８又はスペア領域２６に保存する（ステップＳ１３４）。
そして、ＥＣＣブロック５５によってエラー訂正された最初に出力された第１データは、ＤＭＡ８２の制御によってデータバッファ６０とホストバッファ６５とを通じてホストに伝送される。したがって、第１リード動作は終了する。

ＣＰＵ８０は、第２リード動作を行うために、メモリ７８又はスペア領域２６に保存された情報を読み出し、リード電圧の変更を指示する情報を含むリード命令ＲＶＬＣを不揮発性メモリ装置２０Ａに伝送する。ＣＰＵ８０は、メモリ７８又はスペア領域２６に保存された情報に基づいてＥＣＣブロック５５の第１パラメータ、例えば、ＬＬＲを第２パラメータ、例えば、第２ＬＬＲに変更するために、ＥＣＣブロック５５をさらに制御することができる。

不揮発性メモリ装置２０Ａのコントロールロジック３０は、リード命令ＲＶＬＣによって制御信号ＣＴＲを発生させ、ワードライン電圧発生器３２は、制御信号ＣＴＲによって第２リード電圧Ｖｒｅａｄｌを発生させる。したがって、不揮発性メモリ装置２０Ａは、第２リード電圧Ｖｒｅａｄｌによってメイン領域２４から出力された第２データをメモリコントローラ５０に伝送する。

メモリコントローラ５０のＥＣＣブロック５５は、第２パラメータを用いてデータバッファ６０を通じて入力された第２データに対するエラー訂正デコーディングを行い、該遂行結果によって、エラー訂正デコーディングが成功したか否かを判断することができる。
実施形態によっては、コントローラ５０は、第２データに対してステップＳ１１０から再び行うことができる。

上述したように、変更された第２リード電圧Ｖｒｅａｄｌは、ＣＰＵ８０又はコントロールロジック３０によってメモリセルアレイ２２の全体、メモリブロック単位、ページ単位、又はワードライン単位として適用可能である。すなわち、リード電圧は、メモリブロック単位、ページ単位、またはワードライン単位で変更されうる。
また、メモリブロック単位、ページ単位、又はワードライン単位で変更されたリードパリメートルに対するリストは、メモリ７８またはスペア領域２６に保存されるか、マッピングテーブル形態で管理されるか、インデックスを有するテーブル形態で管理されうる。
この場合、ＣＰＵ８０またはコントロールロジック３０は、リストを参照して、メモリブロック単位、ページ単位、又はワードライン単位でリードパラメータを適用することができる。

上述したように、リード電圧制御ブロック７０は、ＥＣＣブロック５５から出力されたエラー訂正デコーディングが成功したか否かを指示する指示信号によって最初に出力されたデータに含まれた特定ビット数、エラービット数、又はスレショルド電圧の分布を参照して、リードパラメータを変更することができる。

図７は、図１に示したメモリシステムのさらに他の実施形態による動作方法を説明するためのフローチャートである。
図６のステップＳ１２０ａで行われるリードリトライ動作は、リード電圧の変更とエラー訂正デコーディングとを含むが、図７のステップＳ１２０ｂで行われるリードリトライ動作は、リード電圧のみを変更させながら、リードリトライデータを読み出す動作を意味する。

図１〜図３、及び図７を参照すると、現在読み出し動作間に最初に出力された第１データに対するエラー訂正デコーディングが失敗した時、不揮発性メモリ装置２０Ａは、メモリコントローラ５０の制御によってリード電圧レベルを変更した後、該変更されたレベルを有するリード電圧によってリードリトライデータを読み出し、リードリトライデータをメモリコントローラ５０に伝送する（ステップＳ１２０ｂ）。

メモリコントローラ５０は、リードリトライデータに対するエラー訂正デコーディングが成功したか否かを判断する（ステップＳ１１０）。リードリトライデータに対するエラー訂正デコーディングが成功した時、メモリシステム１０は、ステップＳ１３０段階を行う。

しかし、リードリトライデータに対するエラー訂正デコーディングが失敗した時、不揮発性メモリ装置２０Ａは、メモリコントローラ５０の制御によってリード電圧レベルを変更した後、該変更されたレベルを有するリード電圧によってリードリトライデータを読み出し、リードリトライデータをメモリコントローラ５０に伝送する（ステップＳ１２０ｂ）。

リードリトライ動作の遂行結果、リードリトライデータに対するエラー訂正デコーディングが成功した時、メモリシステム１０は、ステップＳ１３０を行う。例えば、カウント値ＣＮＴと基準カウント値ＲＣＮＴとが互いに同じである時、メモリコントローラ５０は、次の読み出し動作間にも、現在リード電圧レベルを保持するように不揮発性メモリ装置２０Ａを制御することができる。

図１１は、本発明の実施形態によるリード電圧を調節することができる不揮発性メモリ装置の構成を示すブロック図であり、図１２は、図１１に示したコントロールロジックのブロック図であり、図１３は、図１１に示した不揮発性メモリ装置の一実施形態による動作方法を説明するためのフローチャートである。

図１１〜図１３に示すように、不揮発性メモリ装置２０Ｂは、それ自身でリード電圧を変更することができる。しかし、ＥＣＣブロック５５の各種パラメータは、ＣＰＵ８０の制御によって変更されうる。
図１〜図３、図１１、図１２、及び図１３を参照して、不揮発性メモリ装置２０Ｂの動作を説明すれば、次の通りである。

第１リード動作間にワードライン電圧発生器３２は、コントロールロジック３０’の制御によって、図３に示したように、第１リード電圧Ｖｒｅａｄｉを発生させる。ページバッファ３６は、第１リード電圧Ｖｒｅａｄｉを用いてメモリセルアレイ２２に保存された第１データを読み出す。

ページバッファ３６によって出力された第１データは、カラムデコーダ３８と入出力バッファ４０とを通じてコントロールロジック３０’に伝送される。コントロールロジック３０’のカウンター（３０−２）は、第１データに含まれたデータ“１”とデータ“０”とのうちの何れか一つ、例えば、データ“１”の個数をカウントしてカウント値ＣＮＴを出力する（ステップＳ２１０）。
コントロールロジック３０’の比較器（３０−４）は、カウント値ＣＮＴと基準カウント値ＣＲＥＦとを比較し、該比較結果によって、制御信号ＣＴＲを出力する（ステップＳ２２０）。

カウント値ＣＮＴが、基準カウント値ＣＲＥＦより大きい時、比較器（３０−４）は、第１レベルを有する制御信号ＣＴＲを出力し、カウント値ＣＮＴが、基準カウント値ＣＲＥＦより小さい時、比較器（３０−４）は、第２レベルを有する制御信号ＣＴＲを出力する。
ワードライン電圧発生器３２は、第２レベルを有する制御信号ＣＴＲによって第１リード電圧Ｖｒｅａｄｉを第３リード電圧Ｖｒｅａｄｈに増加させる（ステップＳ２３０）。
またワードライン電圧発生器３２は、第１レベルを有する制御信号ＣＴＲによって第１リード電圧Ｖｒｅａｄｉを第２リード電圧Ｖｒｅａｄｌに減少させる（ステップＳ２４０）。

不揮発性メモリ装置２０Ｂのコントロールロジック３０’は、変更されたリード電圧Ｖｒｅａｄｌ又はＶｒｅａｄｈについての情報をスペア領域２６に保存することができる。
したがって、コントロールロジック３０’は、第２リード動作間にスペア領域２６に保存された情報を読み出し、読み出された情報に対応する制御信号ＣＴＲを発生させる。
したがって、ワードライン電圧発生器３２は、制御信号ＣＴＲによって変更されたリード電圧Ｖｒｅａｄｌ又はＶｒｅａｄｈを発生させうる。したがって、第２リード動作間に、ページバッファ３６は、変更されたリード電圧Ｖｒｅａｄｌ又はＶｒｅａｄｈを用いてメモリセルアレイ２２に保存された第２データを読み出す。

変更されたリード電圧Ｖｒｅａｄｌ又はＶｒｅａｄｈは、コントロールロジック３０’の制御によってメモリブロック単位、ページ単位、又はワードライン単位で供給されうる。
図１を参照して説明したように、メモリコントローラ５０のリード電圧制御ブロック７０は、ＥＣＣブロック５５の各種パラメータを変更することができる。

上述したように、リード電圧制御ブロック７０は、現在読み出し動作間に読み出されたデータに対するエラー訂正デコーディングが成功した時、ＥＣＣブロック５５の各種パラメータを変更することができる。したがって、ＥＣＣブロック５５は、次の読み出し動作間に読み出されたデータに変更されたパラメータを適用して、読み出し動作が成功したか否かを判断することができる。

図１１と図１３とを参照して説明したように、不揮発性メモリ装置２０Ｂは、リード電圧をリアルタイムで変更することができ、またスペア領域２６に保存された情報を用いてリード電圧を変更することができる。
図１１に示した不揮発性メモリ装置２０Ｂの動作を制御することができるメモリコントローラは、リード電圧が変更したか否かを判断することを除き、最初に出力されたデータに対するエラー訂正デコーディングが変更したか否かをによって、ＥＣＣブロック５５の各種パラメータを変更することができる。

図１４は、本発明の実施形態による不揮発性メモリ装置を含む電子装置の構成を示すブロック図である。
図１２を参照すると、移動電話機（ｃｅｌｌｕｌａｒ ｐｈｏｎｅ）、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、またはタブレット（ｔａｂｌｅｔ）ＰＣのような電子装置１００は、不揮発性メモリ装置（例えば、フラッシュメモリ）２０と、不揮発性メモリ装置（フラッシュメモリ）２０の動作を制御することができるメモリコントローラ１５０とを含みうる。

不揮発性メモリ装置（フラッシュメモリ）２０は、読み出し動作時に必要なリード電圧をメモリコントローラの制御によって変更することができるか否かによって、図１に示した不揮発性メモリ装置２０Ａ、又は図１１に示した不揮発性メモリ装置２０Ｂを意味する。
また、メモリコントローラ１５０は、図１に示したメモリコントローラ１５０を意味する。メモリコントローラ１５０が、図１１に示した不揮発性メモリ装置２０Ｂを制御する時には、リード電圧の変更は制御しない。メモリコントローラ１５０は、電子装置１００の全般的な動作を制御するプロセッサ１１０によって制御される。

不揮発性メモリ装置（フラッシュメモリ）２０に保存されたデータは、プロセッサ１１０の制御によって動作するメモリコントローラ１５０の制御によって、ディスプレイ１３０を通じて表示される。
無線送受信器１２０は、アンテナＡＮＴを通じて無線信号を送受信することができる。
例えば、無線送受信器１２０は、アンテナＡＮＴを通じて受信された無線信号をプロセッサ１１０が処理することができる信号に変換する。したがって、プロセッサ１１０は、無線送受信器１２０から出力された信号を処理し、該処理された信号をメモリコントローラ１５０を通じて不揮発性メモリ装置（フラッシュメモリ）２０に保存するか、またはディスプレイ１３０を通じて表示することができる。無線送受信器１２０は、プロセッサ１１０から出力された信号を無線信号に変換し、該変換された無線信号をアンテナＡＮＴを通じて外部に出力することができる。

入力装置１４０は、プロセッサ１１０の動作を制御するための制御信号又はプロセッサ１１０によって処理されるデータを入力することができる装置であって、タッチパッド（ｔｏｕｃｈ ｐａｄ）とコンピュータマウス（ｃｏｍｐｕｔｅｒ ｍｏｕｓｅ）のようなポインティング装置（ｐｏｉｎｔｉｎｇ ｄｅｖｉｃｅ）、キーパッド（ｋｅｙｐａｄ）、またはキーボードとして具現可能である。プロセッサ１１０は、不揮発性メモリ装置（フラッシュメモリ）２０から出力されたデータ、無線送受信器１２０から出力された無線信号、又は入力装置１４０から出力されたデータが、ディスプレイ１３０を通じて表示されるようにディスプレイ１３０を制御することができる。

図１５は、本発明の他の実施形態による不揮発性メモリ装置を含む電子装置の構成を示すブロック図である。
図１５を参照すると、ＰＣ（ｐｅｒｓｏｎａｌ ｃｏｍｐｕｔｅｒ）、タブレットコンピュータ（ｔａｂｌｅｔ ｃｏｍｐｕｔｅｒ）、ネットブック（ｎｅｔ−ｂｏｏｋ）、ｅリーダー（ｅ−ｒｅａｄｅｒ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ＰＭＰ（Ｐｏｒｔａｂｌｅ Ｍｕｌｔｉｍｅｄｉａ Ｐｌａｙｅｒ）、ＭＰ３プレーヤー、またはＭＰ４プレーヤーのようなデータ処理装置として具現可能な電子装置２００は、不揮発性メモリ装置（例えば、フラッシュメモリ）２０と、不揮発性メモリ装置（フラッシュメモリ）２０の動作を制御することができるメモリコントローラ２５０とを含む。

メモリコントローラ２５０は、図１に示したメモリコントローラ５０と同じ機能、すなわち、現在読み出し動作間に最初に出力されたデータに対する読み出し動作が成功したか否かを判断し、読み出し動作が成功した時でも、次の読み出し動作に必要なリードパラメータを変更することができる。

電子装置２００は、電子装置２００の全般的な動作を制御するためのプロセッサ２１０を含みうる。メモリコントローラ２５０は、プロセッサ２１０によって制御される。
プロセッサ２１０は、入力装置２２０によって発生した入力信号によって不揮発性メモリ装置（フラッシュメモリ）２０に保存されたデータをディスプレイ２３０を通じて表示することができる。例えば、入力装置２２０は、タッチパッド又はコンピュータマウスのようなポインティング装置、キーパッド、またはキーボードとして具現可能である。

図１４は、本発明のまた他の実施形態による不揮発性メモリ装置を含む電子装置の構成を示すブロック図である。
図１４を参照すると、電子装置３００は、カードインターフェース３１０、メモリコントローラ３２０、及び不揮発性メモリ装置（例えば、フラッシュメモリ）２０を含む。

電子装置３００は、カードインターフェース３１０を通じてホスト（ＨＯＳＴ）とデータを送受信することができる。実施形態によっては、カードインターフェース３１０は、ＳＤ（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）カードインターフェース、又はＭＭＣ（Ｍｕｌｔｉ−Ｍｅｄｉａ Ｃａｒｄ）インターフェースであり得るが、これに限定されるものではない。カードインターフェース３１０は、電子装置３００と通信することができるホストの通信プロトコルによって、ホストとメモリコントローラ３２０との間でデータ交換を実行させることができる。

メモリコントローラ３２０は、電子装置３００の全般的な動作を制御し、カードインターフェース３１０と不揮発性メモリ装置２０との間でデータの交換を制御することができる。またメモリコントローラ３２０のバッファメモリ３２５は、カードインターフェース３１０と不揮発性メモリ装置２０との間で送受信するデータをバッファリングすることができる。

メモリコントローラ３２０は、データバスＤＡＴＡ及びアドレスバスＡＤＤＲＥＳＳを通じてカードインターフェース３１０と不揮発性メモリ２０とを接続する。実施形態によっては、メモリコントローラ３２０は、カードインターフェース３１０から読み出し又は書き込みしようとするデータのアドレスをアドレスバスＡＤＤＲＥＳＳを通じて受信し、これを不揮発性メモリ装置２０に伝送する。

また、メモリコントローラ３２０は、カードインターフェース３１０又は不揮発性メモリ装置２０のそれぞれに接続されたデータバスＤＡＴＡを通じて読み出し又は書き込みしようとするデータを受信するか、伝送する。実施形態によっては、図１６に示したメモリコントローラ３２０は、図１に示したメモリコントローラ５０と同一又は類似した機能を行うことができる。したがって、メモリコントローラ３２０は、現在読み出し動作間にメモリセルアレイ２２から最初に出力されたデータに対する読み出し動作が成功したか否かを判断し、読み出し動作が成功した時でも、次の読み出し動作に必要なリードパラメータを予め変更することができる。

不揮発性メモリ装置２０には、各種データが保存される。実施形態によっては、不揮発性メモリ装置２０で読み出し動作と書き込み動作とが同時に行われる。この際、読み出し動作が行われる不揮発性メモリ装置２０のメモリセルアレイと書き込み動作が行われる不揮発性メモリ２０のメモリセルアレイのそれぞれは、相異なる。

図１６の電子装置３００が、ＰＣ、タブレットＰＣ、デジタルカメラ、デジタルオーディオプレーヤー、移動電話機、コンソールビデオゲームハードウェア、又はデジタルセットトップボックスのようなホストに接続される時、ホストは、カードインターフェース３１０とメモリコントローラ３２０とを通じて不揮発性メモリ装置２０に保存されたデータを送受信することができる。

図１７は、本発明のさらに他の実施形態による不揮発性メモリ装置を含む電子装置の構成を示すブロック図である。
図１５を参照すると、電子装置４００は、カードインターフェース４１０、メモリコントローラ４２０、及び不揮発性メモリ装置２０、例えば、フラッシュメモリを含む。

電子装置４００は、カードインターフェース４１０を通じてホストとデータ通信を行うことができる。実施形態によっては、カードインターフェース４１０は、ＳＤカードインターフェース又はＭＭＣインターフェースであり得るが、これに限定されるものではない。カードインターフェース４１０は、電子装置４００と通信することができるホストの通信プロトコルによって、ホストとメモリコントローラ４２０との間でデータ通信を行うことができる。

メモリコントローラ４２０は、電子装置４００の全般的な動作を制御し、カードインターフェース４１０と不揮発性メモリ装置２０との間でデータの交換を制御することができる。
また、メモリコントローラ４２０に含まれたバッファメモリ４２５は、電子装置４００の全般的な動作を制御するために、各種データを保存することができる。メモリコントローラ４２０は、データバスＤＡＴＡ及びロジカルアドレスバスＬＯＧＩＣＡＬ ＡＤＤＲＥＳＳを通じてカードインターフェース４１０と不揮発性メモリ２０とを接続する。

実施形態によっては、メモリコントローラ４２０は、カードインターフェース４１０から読み出しデータ又は書き込みデータのアドレスをロジカルアドレスバスＬＯＧＩＣＡＬ ＡＤＤＲＥＳＳを通じて受信し、フィジカルアドレスバスＰＨＹＳＩＣＡＬ ＡＤＤＲＥＳＳを通じて不揮発性メモリ２０に伝達することができる。

また、メモリコントローラ４２０は、カードインターフェース４１０または不揮発性メモリ２０のそれぞれに接続されたデータバスＤＡＴＡを通じて読み出しデータまたは書き込みデータを受信するか、伝送しうる。メモリコントローラ４２０は、図１に示したメモリコントローラ５０と同一又は類似した機能を行うことができる。したがって、メモリコントローラ４２０は、現在読み出し動作間にメモリセルアレイ２２から最初に出力されたデータに対する読み出し動作が成功したか否かを判断し、読み出し動作が成功した時にも、次の読み出し動作に必要なリードパラメータを変更することができる。

実施形態によっては、電子装置４００のメモリコントローラ４２０は、バッファメモリ４２５内にアドレス変換テーブル（Ａｄｄｒｅｓｓ Ｔｒａｎｓｌａｔｉｏｎ Ｔａｂｌｅ）４２６を含みうる。
アドレス変換テーブル４２６には、外部から入力されたロジカルアドレスＬＯＧＩＣＡＬ ＡＤＤＲＥＳＳと不揮発性メモリ２０にアクセスするためのロジカルアドレスとが含まれうる。書き込み動作時に、メモリコントローラ４２０は、任意のフィジカルアドレス（ｐｈｙｓｉｃａｌ ａｄｄｒｅｓｓ）に新たなデータを書き込み、アドレス変換テーブルをアップデートすることができる。

メモリコントローラ４２０は、アドレス変換テーブル４２６から書き込み動作が行われるデータのフィジカルアドレスを参照することによって、書き込み動作と並行して読み出し動作を行うことができるフィジカルアドレスを選択することができる。メモリコントローラ４２０は、書き込み動作と読み出し動作とを並行し、書き込み動作と読み出し動作とによって、アドレス変換テーブル４２６をアップデートすることができる。したがって、電子装置４００の動作時間は短縮されうる。

図１７の電子装置４００が、ＰＣ、タブレットＰＣ、デジタルカメラ、デジタルオーディオプレーヤー、移動電話機、コンソールビデオゲームハードウェア、またはデジタルセットトップボックスのようなホストに接続される時、ホストは、カードインターフェース４１０とメモリコントローラ４２０とを通じて不揮発性メモリ２０に保存されたデータを送受信することができる。

図１８は、本発明のさらに他の実施形態による不揮発性メモリ装置を含む電子装置の構成を示すブロック図である。
図１６を参照すると、電子装置５００は、不揮発性メモリ装置（例えば、フラッシュメモリ）２０、不揮発性メモリ装置（フラッシュメモリ）２０のデータ処理動作を制御するためのメモリコントローラ５４０、及び電子装置５００の全般的な動作を制御することができるプロセッサ５１０を含む。
プロセッサ５１０の制御によって、メモリコントローラ５４０は、現在読み出し動作間にメモリセルアレイ２２から最初に出力されたデータに対する読み出し動作が成功したか否かを判断し、読み出し動作が成功した時にも、次の読み出し動作に必要なリードパラメータを変更することができる。

電子装置５００のイメージセンサー５２０は、光学信号をデジタル信号に変換し、該変換されたデジタル信号は、プロセッサ５１０の制御下で不揮発性メモリ装置（フラッシュメモリ）２０に保存されるか、またはディスプレイ５３０を通じて表示される。また、不揮発性メモリ装置（フラッシュメモリ）２０に保存されたデジタル信号は、プロセッサ５１０の制御下でディスプレイ５３０を通じて表示される。

図１９は、本発明のさらに他の実施形態による不揮発性メモリ装置を含む電子装置の構成を示すブロック図である。
図１９を参照すると、電子装置６００は、不揮発性メモリ装置（例えば、フラッシュメモリ）２０、不揮発性メモリ装置（フラッシュメモリ）２０の動作を制御するためのメモリコントローラ６５０、及び電子装置６００の全般的な動作を制御することができるＣＰＵ６１０を含む。

電子装置６００は、ＣＰＵ６１０の動作メモリとして使われるメモリ装置６５０を含む。メモリ装置６５０は、ＲＯＭのような不揮発性メモリまたはＤＲＡＭのような揮発性メモリで具現可能である。
電子装置６００に接続されたホストは、メモリコントローラ６５０とホストインターフェース６４０とを通じて不揮発性メモリ装置（フラッシュメモリ）２０とデータを送受信することができる。この際、メモリコントローラ６５０は、メモリインターフェース、例えば、フラッシュメモリインターフェースの機能を行うことができる。メモリコントローラ６５０は、現在読み出し動作間にメモリセルアレイ２２から最初に出力されたデータに対する読み出し動作が成功したか否かを判断し、読み出し動作が成功した時にも、次の読み出し動作を行うために必要なリードパラメータを予め変更することができる。

実施形態によっては、電子装置６００は、ＥＣＣブロック６３０をさらに含みうる。ＣＰＵ６１０の制御によって動作するＥＣＣブロック６３０は、メモリコントローラ６５０を通じて不揮発性メモリ装置（フラッシュメモリ）２０から読み出されたデータに含まれたエラーを検出して訂正することができる。ＣＰＵ６１０は、バス６０１を通じてメモリコントローラ６５０、ＥＣＣブロック６３０、ホストインターフェース６４０、及びメモリ装置６５０の間でデータの交換を制御することができる。電子装置６００は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）メモリドライブまたはメモリスティック（登録商標）などとして具現可能である。

図２０は、本発明のさらに他の実施形態による不揮発性メモリ装置を含む電子装置の構成を示すブロック図である。
図２０を参照すると、電子装置７００は、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）のようなデータ保存装置として具現可能である。

電子装置７００は、複数個の不揮発性メモリ装置（例えば、フラッシュメモリ）（２０−１〜２０−ｊ）と、複数個の不揮発性メモリ装置（フラッシュメモリ）（２０−１〜２０−ｊ）のそれぞれのデータ処理動作を制御することができるメモリコントローラ７１０とを含みうる。
電子装置７００は、メモリシステムまたはメモリモジュールとして具現可能である。
実施形態によっては、メモリコントローラ７１０は、電子装置７００の内部または外部に具現可能である。メモリコントローラ７１０は、現在読み出し動作間にメモリセルアレイ２２から最初に出力されたデータに対する読み出し動作が成功したか否かを判断し、読み出し動作が成功した時にも、次の読み出し動作に必要なリードパラメータを予め変更することができる。

図２１は、図２０に示した電子装置を含むデータ処理システムの構成を示すブロック図である。
図２０と図２１とを参照すると、ＲＡＩＤ（ｒｅｄｕｎｄａｎｔ ａｒｒａｙ ｏｆ ｉｎｄｅｐｅｎｄｅｎｔ ｄｉｓｋｓ）システムとして具現可能なデータ保存装置８００は、ＲＡＩＤコントローラ８１０と、複数個のメモリシステム（７００−１〜７００−ｎ）（ｎは、自然数）とを含みうる。

複数個のメモリシステム（７００−１〜７００−ｎ）のそれぞれは、図２０に示した電子装置７００であり得る。複数個のメモリシステム（７００−１〜７００−ｎ）は、ＲＡＩＤアレイを構成することができる。データ保存装置８００は、ＰＣ（ｐｅｒｓｏｎａｌ ｃｏｍｐｕｔｅｒ）またはＳＳＤとして具現可能である。

プログラム動作間に、ＲＡＩＤコントローラ８１０は、ホストから出力されたプログラムデータを複数個のＲＡＩＤレベルのうちからホストから出力されたＲＡＩＤレベル情報に基づいて選択された何れか一つのＲＡＩＤレベルに従って、複数個のメモリシステム（７００−１〜７００−ｎ）のうちの何れか一つのメモリシステムに出力することができる。
また、読み出し動作間に、ＲＡＩＤコントローラ８１０は、複数個のＲＡＩＤレベルのうちからホストから出力されたＲＡＩＤレベル情報に基づいて選択された何れか一つのＲＡＩＤレベルに従って、複数個のメモリシステム（７００−１〜７００−ｎ）のうちの何れか一つのメモリシステムから読み出されたデータをホストに伝送しうる。

複数個のメモリシステム（７００−１〜７００−ｎ）のそれぞれのメモリコントローラは、現在読み出し動作間にメモリセルアレイ２２から最初に出力されたデータに対する読み出し動作が成功したか否かを判断し、読み出し動作が成功した時にも、次の読み出し動作に必要なリードパラメータを予め変更することができる。

尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。

本発明は、不揮発性メモリ装置や、それを含むメモリシステムを使用するすべての電子機器に好適に使用される。

１０ メモリシステム
２０、２０Ａ、２０Ｂ 不揮発性メモリ装置
２２ メモリセルアレイ
２４ メイン領域
２６ スペア領域
３０、３０’ コントロールロジック
３０−２ カウンター
２０−４ 比較器
３２ ワードライン電圧発生器
３４ ローデコーダ
３６ ページバッファ
３８ カラムデコーダ
４０ 入出力バッファ
５０ メモリコントローラ
５５ ＥＣＣブロック
６０ データバッファ
６５ ホストバッファ
７０ リード電圧制御ブロック
７２ カウンター
７４ 比較器
７６ 決定ロジック
７８ メモリ
８０ ＣＰＵ
８２ ＤＭＡ

Claims (15)

1. リード電圧を用いてメモリセルアレイに保存された第１データを読み出す段階と、
   前記第１データに含まれた“１”と“０”とのうちの何れか一つの個数をカウントしたカウント値と基準カウント値とを比較し、該比較結果に従って、前記メモリセルアレイの第１領域に保存された第２データを読み出すために、前記リード電圧を変更する段階とを有することを特徴とする不揮発性メモリ装置の読み出し方法。
2. 前記変更されたリード電圧についての情報を前記メモリセルアレイの第２領域に保存する段階と、
   前記第２領域に保存された前記情報に対応する前記変更されたリード電圧を用いて、前記第２データを読み出す段階とをさらに有することを特徴とする請求項１に記載の不揮発性メモリ装置の読み出し方法。
3. 前記メモリセルアレイが、前記第１データを保存するための複数のマルチレベルセルを含む場合、
   前記複数のマルチレベルセルのそれぞれは、複数の状態のうちの何れか一つの状態を有するようにプログラムされることを特徴とする請求項１に記載の不揮発性メモリ装置の読み出し方法。
4. 第１リード動作間に第１リード電圧によって不揮発性メモリ装置のメモリセルアレイから最初に出力された第１データを受信する段階と、
   前記第１データに対する読み出し動作が成功したか否かを判断する段階と、
   前記読み出し動作が成功した後、第２リード動作間に前記メモリセルアレイに保存された第２データを読み出すために必要なリード電圧を、前記第１リード電圧から第２リード電圧に変更するための情報を保存する段階とを有することを特徴とするメモリコントローラの動作方法。
5. 前記第１データに含まれた“１”と“０”とのうちの何れか一つの個数をカウントしてカウント値を出力する段階と、
   前記読み出し動作が成功した後、前記カウント値と基準カウント値とを比較し、該比較結果に従って、前記第１リード電圧を前記第２リード電圧に変更するための前記情報を生成する段階とをさらに有することを特徴とする請求項４に記載のメモリコントローラの動作方法。
6. 前記読み出し動作が成功したか否かを判断する段階は、前記第１データに対するエラー訂正デコーディング結果によって判断されることを特徴とする請求項４に記載のメモリコントローラの動作方法。
7. 前記読み出し動作が成功したか否かを判断する段階は、前記第１データに対するエラー訂正デコーディング結果によってエラー訂正された第１データが、ホストに伝送されたか否かによって判断されることを特徴とする請求項４に記載のメモリコントローラの動作方法。
8. 前記第２データは、メモリブロック単位のデータであることを特徴とする請求項４に記載のメモリコントローラの動作方法。
9. 前記第２データは、ページ単位のデータであることを特徴とする請求項４に記載のメモリコントローラの動作方法。
10. 前記第２データは、ワードライン単位のデータであることを特徴とする請求項４に記載のメモリコントローラの動作方法。
11. 第１リード動作間に第１リード電圧によって不揮発性メモリ装置のメモリセルアレイから最初に出力された第１データを受信する段階と、
    前記第１データに対する読み出し動作が成功したか否かを判断する段階と、
    前記読み出し動作が成功した後、前記第１データに含まれるエラービット数と基準値とを比較し、該比較結果に従って、第２リード動作間に前記メモリセルアレイに保存された第２データを読み出すために必要なリード電圧を、前記第１リード電圧から第２リード電圧に変更するための情報を保存する段階とを有することを特徴とするメモリコントローラの動作方法。
12. 前記情報を保存する段階は、前記エラービット数が、前記基準値より大きい時、前記第１リード電圧を前記第１リード電圧より低い前記第２リード電圧に変更する内容の前記情報を生成することを特徴とする請求項１１に記載のメモリコントローラの動作方法。
13. 第１リード動作間に不揮発性メモリ装置が、第１リード電圧によって、前記不揮発性メモリ装置のメモリセルアレイから最初に出力された第１データをメモリコントローラに伝送する段階と、
    前記メモリコントローラは、前記第１データに対する読み出し動作が成功したか否かを判断し、前記読み出し動作が成功した後、前記メモリコントローラは、前記第１リード電圧を第２リード電圧に変更する内容の情報を生成してメモリに保存する段階とを有することを特徴とするメモリシステムの動作方法。
14. 第１リード動作間に不揮発性メモリ装置が、第１リード電圧によって、前記不揮発性メモリ装置のメモリセルアレイから最初に出力された第１データをメモリコントローラに伝送する段階と、
    前記メモリコントローラが、前記第１データに含まれた“１”と“０”とのうちの何れか一つの個数をカウントしてカウント値を出力する段階と、
    前記メモリコントローラが、前記第１データに対する読み出し動作が成功したか否かを判断する段階と、
    前記読み出し動作が成功した時、前記メモリコントローラは、前記カウント値と基準カウント値とを比較し、該比較結果に従って、前記第１リード電圧を第２リード電圧に変更する内容の情報をメモリに保存する段階とを有することを特徴とするメモリシステムの動作方法。
15. 第１リード動作間に不揮発性メモリ装置が、第１リード電圧によって、前記不揮発性メモリ装置のメモリセルアレイから最初に出力された第１データをメモリコントローラに伝送する段階と、
    前記メモリコントローラが、前記第１データに対する読み出し動作が成功したか否かを判断する段階と、
    前記読み出し動作が成功した時、前記メモリコントローラは、前記第１データに含まれたエラービット数と基準値とを比較し、該比較結果に従って、前記第１リード電圧を第２リード電圧に変更する内容の情報をメモリに保存する段階とを有することを特徴とするメモリシステムの動作方法。
    

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