JP2012059900A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】 光源側の微細な調整や改良を必要とせず、光アニール時に半導体集積回路に生じる温度ムラによる回路の劣化を防ぎ、半導体集積回路の性能向上に寄与する。
【解決手段】 半導体装置の製造方法であって、半導体集積回路のパターン３０，４０が形成された基板に対し、アニールのために照射される光に対する吸収率が一定以下の領域を疎パターン領域１００と定義し、疎パターン領域１００上に光吸収率を高めるための薄膜６０を局所的に形成する。その後、集積回路のパターン３０，４０及び薄膜６０が形成された基板上に光を照射することによりアニールする。
【選択図】 図３

Description

本発明の実施形態は、表面に集積回路を配置した半導体基板に光アニール処理を施す半導体装置の製造方法に関する。

半導体集積回路を電気的に活性な状態にするためには、表面に集積回路を配置した半導体基板を１０００℃以上の高温でアニールする必要がある。近年の回路の微細化に伴い、アニール時間を従来よりも大幅に短縮する必要性が増してきた。これに従い、高強度の光を基板表面に照射し、微細回路を電気的に活性化する光アニールという技術が提案されている。例えば、ＦＬＡ（Flash Lamp Annealing）やＬＳＡ（Laser Spike Annealing）などが代表的である。

これらは、従来の技術である、スパイクＲＴＡ（Rapid Thermal Annealing）といった数秒間のアニールよりも照射時間が短く、ミリ秒でのアニールを実現している。照射光の照射時間が数ミリ秒であっても、半導体基板の表面温度を瞬時に高温に昇温することができ、基板の表層部のみアニールすることができる。

しかし、これらのアニール技術はその短時間照射故に熱拡散時間が短くなる。このため、熱拡散長である１００μｍ程度のスケールで１００℃以上の温度ムラが付き易いという問題がある。温度ムラはチップ内のしきい値電圧等のばらつきの原因になるため、それを極力抑えることが必要となる。そこで、光アニール前の初期加熱温度をウエハ領域毎に制御する技術や、多数のランプと温度計測器を並べ、光強度を調節することなどが考えられてきた。

特開２００８−６６６４６号公報

T. Ito, et al.,"10-15 nm Ultras shallow Junction Formation by Flash-Lamp Annealing", Jpn. J. Appl. Phys. 2002, Vol. 41, 2394-2398 M. G. Moharam, T. K. Gaylord, "Rigorous coupled-wave analysis of planar-grating diffraction", J. Opt. Soc. Am., Vol. 71, No. 7, 1981

前述したように光アニール技術においては、光強度を様々な半導体集積回路毎に調整しなければならず、その調整は極めて難しいという課題があった。また、チップサイズ以下での温度ムラを光源で調整するためには、非常に多数のランプを並べる必要があり、実用上現実的ではなかった。

本発明の実施形態では、光源側の微細な調整や改良を必要とせず、光アニール時に半導体集積回路に生じる温度ムラによる回路の劣化を防ぎ、半導体集積回路の性能向上に寄与し得る半導体装置の製造方法を提供する。

実施形態によれば、半導体装置の製造方法であって、半導体集積回路のパターンが形成された基板に対し、アニールのために照射される光に対する吸収率が一定以下の領域を疎パターン領域と定義し、前記疎パターン領域上に光吸収率を高めるための薄膜を局所的に形成する。その後、前記集積回路のパターン及び前記薄膜が形成された前記基板上に光を照射することによりアニールする。

第１の実施形態に使用した光アニール装置を示す概略構成図。 半導体装置の基本回路構造を模式的に示す斜視図。 第１の実施形態に係わる半導体装置の製造方法を説明するためのもので、半導体基板上に形成された各種パターンの配置例を示す模式図。 半導体基板上における光吸収率と窒化膜厚及び回路パターンピッチとの関係を示す図。 半導体基板上における光吸収率と窒化膜厚との関係を示す図。 半導体基板上における光吸収率差と窒化膜厚の関係を示す図。 第２の実施形態に係わる半導体装置の製造方法を説明するためのもので、半導体基板上に形成された各種パターンの配置例を示す模式図。

以下、実施の形態について、図面を参照して説明する。

（第１の実施形態）
図１は、第１の実施形態に用いた光アニール装置を示す概略構成図である。チャンバ１内には、半導体基板１０を載置するためのサセプタ２と、基板１０の表面に光を照射するための光源３が設置されている。光源３による照射光の照射時間は数ミリ秒以下であり、これによって半導体基板１０の表面温度が瞬時に高温に達し、表層部のみアニーリングされるようになっている。

ここで、光源３は、例えばキセノンランプとするか、或いはキセノンランプと同等の強度スペクトルを持つものとする。ここで、キセノンランプは黒体輻射の温度で6000Ｋから7000Ｋの間の強度スペクトルを持つが、このときの波長を、以下ではλ（例えば４５０ｎｍ）とする。また、照射時間は数ｍｓとし、１秒を超えるものではない。

本実施形態においては、光アニール工程の際、半導体基板１０内で光吸収率が低いところに窒化膜、例えばシリコン窒化膜を成膜する。この光吸収率が低い領域を以下では疎パターン領域と定義し、これとは逆に光吸収率が高い領域を密パターン領域と定義する。

半導体装置の回路構造は、図２のような基本構造を持ち、シリコン等の半導体基板１０上に設けたＧＣ（Gate Conductor）１２とＳＴＩ（Shallow Trench Isolation）１３、及びＡＡ（Active Area）１６によって構成される。それぞれの寸法は様々であるため、回路パターンの形状は全体的には複雑なものとなるが、基本構造はここに示したものとなる。ここで、ＧＣ１２はシリコン或いはポリシリコンである。しかし、材料はこれに限るものではなく、シリコンやポリシリコンと同等の屈折率を持てばよい。また、ＡＡ１６はシリコン基板１０に不純物が含まれる領域である。ここで、不純物とはボロンや燐などである。但し、不純物はこれに限るものではない。

ＧＣ１２が２つ以上ある領域において、隣り合う２つのＧＣ１２間において、お互いの辺が並行かつ一定間隔となる辺の組み合わせが４つ存在する場合、その間隔をピッチＰとする。また、個々のＧＣ１２間の最近接距離をＲとする。ここで、最近接距離Ｒとは、隣り合う２つのＧＣ１２において、それぞれの領域内の点をＡとＢとするとき、ＡＢ間の距離が最も短くなるような距離である。

一般的な回路構造においては、ＡＡ１６も密接に並べられることが多い。但し、２つの隣り合うＡＡ１６に対する最近接距離は、ＡＡ１６に接するＧＣ１２に対する最近接距離Ｒよりも小さくなることはない。ここで、ＡＡ１６の最近接距離とは、隣り合う２つのＡＡ１６において、それぞれの領域内の点をＡとＢとするとき、ＡＢ間の距離が最も短くなるような距離である。そこで、ＡＡ１６の最近接距離は、ＧＣ１２の最近接距離Ｒよりも大きいものとして以下では考える。

以上で述べたモデルにおいて、ＧＣ１２の最近接距離Ｒが１０ｎｍ以上かつ０．５μｍ以下であり、ＧＣ幅Ｗが１０ｎｍ以上かつ０．５μｍ以下であり、ピッチＰが定義できる場合にピッチＰが１０ｎｍ以上かつ０．５μｍ以下のものが存在する領域、及びＳＴＩ１３が存在する領域を密パターン領域と呼ぶ。

疎パターン領域は、密パターンが存在しない領域である。また、この疎パターン領域内の回路パターンを疎パターンと呼ぶ。疎パターン領域には、ＧＣ１２，ＳＴＩ１３，ＡＡ１６の何れかも全く存在しない領域も含まれる。例えば、基板表面が露出している領域も疎パターン領域である。

シリコン窒化膜６０を成膜する際、窒化膜６０とシリコン基板１０との間に酸化膜、例えばシリコン酸化膜を挟んでも良い。酸化膜を挟むと、アニール後に窒化膜６０を剥離して配線を形成する際に、基板表面の絶縁が保てるので有効である。また、酸化膜の厚さは、照射光のピーク波長をλ、材料の屈折率をｎとしたとき、酸化膜形成によっても反射特性が変わらない範囲であるλ／４ｎよりも十分小さいとものとすればよい。

図３に、半導体基板１０上に形成された各種パターンの配置例を示す。

図３において、半導体基板主面１１の上には半導体回路パターン３０，４０から成る半導体集積回路が配置されている。半導体基板主面１１は、この状態で、ＦＬＡで光アニール処理される。回路パターン３０，４０は、ＧＣ１２，ＳＴＩ１３，及びＡＡ１６によって構成されている。ここで、任意のＧＣ１２において、ピッチＰは０．１μｍであり，０．０１μｍから０．５μｍの範囲である。ＧＣ幅Ｗは０．０５μｍであり，０．０１μｍから０．５μｍの範囲である。ＧＣの最近接距離Ｒは０．０５μｍであり、０．０１０μｍから０．５μｍの範囲である。

ＧＣ１２が配置されている領域及びＳＴ１３が配置されている領域は、密パターン領域である。また、疎パターン領域１００は、シリコン基板１０の表面が露出している部分であり、ＧＣ１２，ＳＴＩ１３，ＡＡ１６の何れも配置されていない。この領域内に、１２ｎｍの厚さを持つ窒化膜６０を成膜する。また、窒化膜６０とＳＴＩ１３とのマージンＭは１００μｍ以下とする。この距離は、ＦＬＡ時の熱拡散長以下である。

このような条件下で半導体基板主面１１はＦＬＡ処理される。ＦＬＡは１ミリ秒行われ、その間の半導体基板主面１１の温度は１２００℃となる。

次に、本実施形態における作用効果について説明する。

図４に、ＧＣ１２のパターンピッチＰ及びデューティ比（ピッチＰに対するＧＣ幅Ｗの比）に様々な寸法を仮定したときの、光吸収率の計算結果を示す。この計算は、ＲＣＷＡ（Rigorous Coupled Wave Analysis）によって計算したものである（非特許文献２）。図中の横軸がパターンピッチであり、縦軸がデューティ比であり、等高線により光吸収率を示す。ＧＣ１２のパターンピッチＰは０．０１μｍ以上かつ０．５μｍ以下であり、ＧＣ幅Ｗは０．０１μｍ以上かつ０．５μｍ以下であり、ＧＣの最近接距離Ｒは０．０１μｍ以上かつ０．５μｍ以下であるとする。このとき、ピッチＰは０．０２μｍが最少となり、そのときのＧＣ幅Ｗは０．０１μｍとなる。また、ピッチＰが０．１μｍのとき、ＧＣ幅Ｗは０．０１μｍから０．０９μｍの範囲となる。このような制限において、図１２から光吸収率は約６３％〜７９％となる。

即ち、ピッチＰが０．２μｍでデューティ比４０％の場合にＧＣ幅Ｗは０．０８μｍかつＧＣの最近接距離Ｒは０．１２μｍとなり、この場合の光吸収率は７９％と最大になる。また、ピッチＰの大きさに関係なく、デューティ比が９０％の場合に光吸収率は６３％と最小となる。例えば、ピッチＰが０．２μｍでデューティ比９０％の場合にＧＣ幅Ｗは０．１８μｍかつＧＣの最近接距離Ｒは０．０２μｍとなり、この場合の吸収率は６３％と最小となる。従って、図３において、密パターン領域における光吸収率は約６３％から７９％となる。

また、シリコン基板１０の光吸収率は約５８％である。この値も、ＲＣＷＡによる計算である。そのため、図３において、疎パターン領域１００の光吸収率は、窒化膜６０を成膜しない場合はシリコン基板１０の光吸収率と等しくなり、約５８％となる。また、ＳＴＩ１３の光吸収率は約７０％である。この値も、ＲＣＷＡによる計算である。

これらより、密パターン領域（回路パターン３０，４０）と疎パターン領域１００との光吸収率差は５％から２１％となる。つまり、疎パターン領域１００と密パターン領域との光吸収率差の最大の変動幅は２１％となる。アニール温度が１２００℃の場合、この光吸収率差がもたらす温度差は２５２℃となる。このような大きな温度差は、回路のしきい値電圧や抵抗値といった基本特性に影響する。即ち、アニール時の基板面内で大きな温度差があると基本特性にばらつきを生じ、回路品質の劣化につながる。

いま、密パターン領域の光吸収率は６３％から７９％まで変動し、その中間の値は７１％である。疎パターン領域１００での光吸収率がこの中間値をとるとき、疎パターン領域１００と密パターン領域の最大差が最も小さくなり、その最大差は８％である。また、疎パターン領域１００での光吸収率は、疎パターン領域１００に成膜された窒化膜６０の膜厚により変動する。

実際、シリコン窒化膜の膜厚と光吸収率の関係は、図５に示されるようになる。図中の横軸が膜厚であり、縦軸が光吸収率である。この図は、ＲＣＷＡによる計算結果である。この図から、窒化膜６０の膜厚を１２ｎｍにして成膜することにより、疎パターン領域１００と密パターン領域の最大の光吸収率差を最小にすることができる。本実施形態の膜厚は１２ｎｍであり、疎パターン領域１００と密パターン領域の光吸収率最大差が最小値の８％となる。但し、密パターン領域での光吸収率の最大差は１６％となる。

窒化膜６０の膜厚が４ｎｍから２０ｎｍに増加すると、疎パターン領域１００における光吸収率は６３％から７９％まで増大する。一方、上述のように密パターン領域における光吸収率は約６３％から７９％である。そこで、窒化膜６０の膜厚がこの範囲にあれば、疎パターン領域１００と密パターン領域の光吸収率の変動範囲は同じになる。このとき、疎パターン領域１００と密パターン領域の２つの領域内の光吸収率の最大差を最小にすることができる。

実際、図６において、光吸収率差と膜厚の関係を示す。ここで、横軸が窒化膜６０の膜厚であり、縦軸が疎パターン領域１００と密パターン領域の２つの領域内の光吸収率の最大差である。この図６より、膜厚が４ｎｍから２０ｎｍのとき、光吸収率の最大差が最小であることが分かる。本実施形態の膜厚は１２ｎｍであり、光吸収率最大差が最小値の１６％となる。

以上より、疎パターン領域１００に成膜する窒化膜６０の膜厚を４ｎｍから２０ｎｍとすれば、疎パターン領域１００と密パターン領域の２つの領域内の光吸収率の最大差を最小にできることが分かる。

このように本実施形態によれば、光吸収率が低い疎パターン領域１００に、光吸収率を上げる窒化膜６０を配置することにより、光吸収率を全体的に一様化し、温度ムラを低減することができる。これにより、基板面内の温度ムラが低減され、回路性能の劣化を防ぐことが可能になる。つまり、光源側の微細な調整や改良を必要とせず、光アニール時に半導体集積回路に生じる温度ムラによる回路の劣化を防ぐことができ、半導体集積回路の性能向上に寄与することが可能となる。

なお、本実施形態では、半導体基板主面１１上に直接窒化膜６０を形成したが、基板主面１１と窒化膜６０との間に数ｎｍの薄いシリコン酸化膜を挟んでもよい。この場合、酸化膜の形成に伴う光吸収率の変動は少なく、動作に問題はない。

（第２の実施形態）
図７は、第２の実施形態に係わる半導体装置の製造方法を説明するためのもので、半導体基板上に形成された各種パターンの配置例を示す模式図である。本実施形態に用いる光アニール装置は前記図１と同様のものとした。

前記図３と同様に、半導体基板主面１１の上に、ＧＣ１２，ＳＴＩ１３，ＡＡ１６からなる回路パターン３０，４０が形成されている。ここで、任意のＧＣ１２において、ピッチＰは０．１μｍであり、０．０１μｍから０．５μｍの範囲である。ＧＣ幅Ｗは０．０５μｍであり、０．０１μｍから０．５μｍの範囲である。ＧＣの最近接距離Ｒは０．０５μｍであり、０．０１μｍから０．５μｍの範囲である。これら、ＧＣ１２が配置されている領域及びＳＴ１３が配置されている領域は密パターン領域である。

また、疎パターン領域２００には、ＧＣ２２及びＡＡ２６からなる回路パターン５０が設けられている。但し、回路パターン５０におけるＧＣ２２間の最近接距離は０．６μｍであり、ＧＣ２２は疎パターンに分類される。ＡＡ２６は、シリコン基板に不純物を含んでいる。ここで、ＦＬＡの波長範囲におけるＡＡ２６の屈折率はシリコン基板のものとかわらない。この疎パターン領域２００の領域内に、１２ｎｍの厚さを持つシリコン窒化膜６０を成膜する。但し、ＧＣ２２上には成膜しないが、ＡＡ２６上には成膜する。

窒化膜６０とＳＴＩ１３とのマージンＭは１００μｍ以下とする。この距離は、ＦＬＡ時の熱拡散長以下である。ＧＣ２２のＧＣ幅Ｗは、一般に１μｍを超えることはない。そこで、ＧＣ２２領域内の温度はＦＬＡ時に一様化する。半導体基板主面１１は、この状態でＦＬＡ処理される。ＦＬＡは１ミリ秒行われ、その間の半導体基板主面１１の温度は１２００℃となる。

次に、本実施形態における作用効果を説明する。

第１の実施形態と同様に、密パターン領域の光吸収率は６３％から７９％まで変動するものとする。

一方、疎パターン領域２００は密パターン領域以外であるので、疎パターン領域２００の光吸収率は、前記図４より６３％以下である。また、下限はシリコン基板１０の光吸収率と等しいとし、５８％である。即ち、疎パターン領域２００の光吸収率は５８％以上かつ６３％以下となる。この変動幅は５％である。このとき、半導体基板主面１１に直接窒化膜６０を成膜したものに比べ、ＧＣ２２の疎パターンによって光吸収率は最大で＋５％増えると考えられる。

そのため、第１の実施形態と同様に膜厚が４ｎｍから２０ｎｍの範囲を考えると、疎パターン領域２００における光吸収率は、膜厚が４ｎｍのとき６３〜６９％であり、膜厚が２０ｎｍのとき７９〜８４％である。一方、上述のように密パターン領域における光吸収率は約６３％から７９％である。このとき、膜厚が２０ｎｍの場合、疎パターン領域２００の方の光吸収率が密パターン領域のものより、最大で＋５％ほど大きくなる場合がある。そこで、図５より、膜厚を４ｎｍから１８ｎｍまでとすれば、疎パターン領域２００における光吸収率は約６３％から７９％となり、密パターン領域のものと一致する。

以上より、疎パターン領域２００に成膜する窒化膜６０の膜厚を４ｎｍから１８ｎｍとすれば、疎パターン領域２００と密パターン領域の２つの領域内の光吸収率の最大差を最小にできることが分かる。

このように本実施形態によれば、ＧＣ，ＡＡ，ＳＴＩの何れも形成されていない疎パターン領域１００に限らず、ＧＣやＡＡが形成されていても、ＧＣの密度が低く光吸収率が低い疎パターン領域２００に対して窒化膜６０を形成することにより、密パターン領域と疎パターン領域２００との光吸収率を近付けることができる。従って、第１の実施形態と同様の効果が得られる。

なお、上記の説明ではＧＣ２２上には窒化膜６０を形成しない例で説明したが、ＧＣ２２上にも窒化膜６０を形成するようにしても良い。ＧＣ２２のＧＣ幅は１μｍ以下であり、半導体基板主面１１でまばらにしか存在しないため、成膜されたＧＣ２２の光吸収率変動は無視できる。

（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。光アニール装置は、前記図１に示す構造に何ら限定されるものではなく、ミリ秒での光アニールを実現できるものであればよい。さらに、アニール手法は必ずしもＦＬＡに限らず、ＬＳＡを用いることも可能である。

また、疎パターン領域に形成する薄膜は必ずしもシリコン窒化膜に限るものではなく、基板よりも光吸収率の大きい絶縁膜であればよい。さらに、前記図３及び図７に示したパターンの配置は一例に過ぎず、各種のパターンに適用することが可能であるのは勿論のことである。

本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…チャンバ
２…サセプタ
３…光源
１０…半導体基板
１１…半導体基板主面
１２，２２…ＧＣ（Gate Conductor）
１３，２３…ＳＴＩ（Shallow Trench Isolation）
１６，２６…ＡＡ（Active Area）
３０，４０，５０…回路パターン
６０…窒化膜
１００，２００…疎パターン領域

Claims (6)

1. 半導体集積回路のパターンが形成された基板に対し、アニールのために照射される光に対する吸収率が一定以下の領域を疎パターン領域と定義し、前記疎パターン領域上に光吸収率を高めるための薄膜を局所的に形成する工程と、
   前記集積回路のパターン及び前記薄膜が形成された前記基板上に光を照射することによりアニールする工程と、
   を含むことを特徴とする半導体装置の製造方法。
2. 前記照射光の光源として、キセノンランプを用いることを特徴とする、請求項１記載の半導体装置の製造方法。
3. 前記薄膜はシリコン窒化膜であり、前記疎パターン領域にゲートパターンが含まれない場合に、前記薄膜の膜厚を４ｎｍから２０ｎｍの間に設定することを特徴とする、請求項２記載の半導体装置の製造方法。
4. 前記薄膜はシリコン窒化膜であり、前記疎パターン領域にゲートパターンが含まれる場合に、前記薄膜の膜厚を４ｎｍから１８ｎｍの間に設定することを特徴とする、請求項２記載の半導体装置の製造方法。
5. 前記基板の表面と前記薄膜との間に、シリコン酸化膜を挿入することを特徴とする、請求項３又は４に記載の半導体装置の製造方法。
6. 前記半導体集積回路のパターンとしてゲートパターンに着目し、該ゲートパターン同士の最近接距離が０．５μｍ以下の領域を密パターン領域と定義し、且つ素子分離絶縁膜が形成された領域を密パターン領域と定義し、それ以外の領域を疎パターン領域と定義することを特徴とする、請求項１記載の半導体装置の製造方法。

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