KR20120025983A

KR20120025983A - 반도체장치의 제조방법

Info

Publication number: KR20120025983A
Application number: KR1020110089063A
Authority: KR
Inventors: 오노 히로시
Original assignee: 가부시끼가이샤 도시바
Priority date: 2010-09-08
Filing date: 2011-09-02
Publication date: 2012-03-16
Also published as: CN102403205A; KR101307687B1; JP2012059900A; TWI457996B; JP5161941B2; US8993438B2; TW201234446A; US20120058638A1

Abstract

본 발명은 반도체장치의 제조방법으로, 반도체 집적회로의 패턴(30, 40)이 형성된 기판에 대해, 어닐링을 위해 조사되는 광에 대한 흡수율이 일정 이하의 영역을 소 패턴 영역(100)으로 정의하고, 소 패턴 영역(100) 상에 광 흡수율을 높이기 위한 박막(60)을 국소적으로 형성한다. 그 후, 집적회로의 패턴(30, 40) 및 박막(60)이 형성된 기판상에 광을 조사해서 어닐링을 함으로써, 광원 측의 미세한 조정이나 개량을 필요로 하지 않고, 광 어닐링 시에 반도체 집적회로에서 발생되는 온도 편차에 의한 회로의 열화를 막아, 반도체 집적회로의 성능 향상에 기여한다.

Description

반도체장치의 제조방법{Method for Manufacturing Semiconductor Device}

발명의 실시형태는 표면에 집적회로를 배치한 반도체 기판에 광 어닐 처리를 실시하는 반도체장치의 제조방법에 관한 것이다.

반도체 집적회로를 전기적으로 활성인 상태로 하기 위해서는 표면에 집적회로를 배치한 반도체 기판을 1000℃ 이상의 고온에서 어닐링(annealing)을 할 필요가 있다. 근래의 회로의 미세화에 수반해서, 어닐링 시간을 종래보다 대폭 단축할 필요성이 커져 왔다.

이에 따라, 고강도의 광을 기판의 표면에 조사하고, 미세 회로를 전기적으로 활성화하는 광 어닐링이라고 하는 기술이 제안되어 있다. 예컨대, FLA(Flash Lamp Annealing)이나 LSA(Laser Spike Annealing) 등이 대표적이다.

이들은 종래의 기술인, 스파이크 RTA(Rapid Thermal Annealing)이라고 하는 수 초간의 어닐링보다도 조사시간이 짧아, 밀리 초에서의 어닐링을 실현하고 있다. 조사 광의 조사시간이 수 밀리 초이어도, 반도체 기판의 표면온도를 순간적으로 고온으로 승온할 수가 있어, 기판의 표층부만 어닐링 할 수가 있다.

그러나, 이들 어닐링 기술은 그 단시간의 조사 때문에 열 확산시간이 짧아지게 된다. 그 때문에, 열 확산 길이인 100㎛ 정도의 스케일에서 100℃ 이상의 온도 편차가 일어나기 쉽다고 하는 문제가 있다. 온도 편차는 칩(chip) 내의 역치(threshold) 전압 등의 오차의 원인으로 되기 때문에, 그를 극력 억제하는 것이 필요로 된다.

그래서, 광 어닐링 전의 초기 가열온도를 웨이퍼 영역마다 제어하는 기술이나, 다수의 램프와 온도계측기를 배열해서, 광의 강도(强度)를 조절하는 것 등이 고려되어 왔다.

앞에서 설명하였듯이 광 어닐링 기술에서는 광의 강도를 여러 가지 반도체 집적회로마다 조정해야만 해서, 그의 조정은 극히 어렵다고 하는 과제가 있었다. 또, 칩 사이즈 이하에서의 온도 편차를 광원으로 조정하기 위해는 매우 많은 램프를 배열할 필요가 있어, 실용상 현실적이지 않았다.

본 발명의 실시형태에서는 광원 측의 미세한 조정이나 개량을 필요로 하지 않고, 광 어닐링 시에 반도체 집적회로에서 발생되는 온도 편차(얼룩)에 의한 회로의 열화를 막아, 반도체 집적회로의 성능향상에 기여할 수 있는 반도체장치의 제조방법을 제공한다.

상기 실시형태에 의하면, 반도체장치의 제조방법으로서, 반도체 집적회로의 패턴이 형성된 기판에 대해, 어닐링을 위해 조사되는 광에 대한 흡수율이 일정 이하의 영역을 소(疎) 패턴 영역으로 정의하고, 상기 소 패턴 영역 상에 광 흡수율을 높이기 위한 박막을 국소적으로 형성한다. 그 후, 상기 집적회로의 패턴 및 상기 박막이 형성된 상기 기판상에 광을 조사함으로써 어닐링을 한다.

도 1은 제1 실시형태에 사용한 광 어닐링 장치를 나타내는 개략구성도.
도 2는 반도체장치의 기본회로 구조를 모식적으로 나타낸 사시도.
도 3은 제1 실시형태에 따른 반도체장치의 제조방법을 설명하기 위한 것으로, 반도체 기판상에 형성된 각종 패턴의 배치 예를 나타낸 모식도.
도 4는 반도체 기판상에서의 광 흡수율과 질화막 두께 및 회로 패턴 피치와의 관계를 나타낸 도면.
도 5는 반도체 기판상에서의 광 흡수율과 질화막 두께와의 관계를 나타낸 도면.
도 6은 반도체 기판상에서의 광 흡수율 차이와 질화막 두께의 관계를 나타낸 도면.
도 7은 제2 실시형태에 따른 반도체장치의 제조방법을 설명하기 위한 것으로, 반도체 기판상에 형성된 각종 패턴의 배치 예를 나타낸 모식도.

이하, 실시형태에 대해, 도면을 참조해서 설명한다.

(제1 실시형태)

도 1은 제1 실시형태에 이용한 광 어닐 장치를 나타내는 개략구성도이다. 체임버(1) 내에는 반도체 기판(10)을 올려놓기 위한 서셉터(susceptor; 2)와, 기판(10)의 표면에 광을 조사하기 위한 광원(3)이 설치되어 있다. 광원(3)에 의한 조사 광의 조사시간은 수 밀리 초 이하로서, 이에 의해 반도체 기판(10)의 표면온도가 순간적으로 고온에 도달하여, 표층부만 어닐링 되도록 되어 있다.

여기서, 광원(3)은 예컨대 크세논램프로 하거나, 혹은 크세논램프와 동등한 강도 스펙트럼을 가진 것으로 한다. 여기서, 크세논램프는 흑체 복사(黑體輻射)의 온도로 6000K에서 7000K 사이의 강도 스펙트럼을 갖지만, 이때의 파장을, 이하에서는 λ(예컨대, 450nm)로 한다. 또, 조사시간은 수 ms로 하고, 1초를 넘는 것은 아니다.

본 실시형태에서는 광 어닐링 공정 시에, 반도체 기판(10) 내에서 광 흡수율이 낮은 곳에 질화막, 예컨대 실리콘 질화막을 성막하게 된다. 이 광 흡수율이 낮은 영역을 이하에서는 소(疏) 패턴 영역으로 정의하고, 이와는 역으로 광 흡수율이 높은 영역을 밀(密) 패턴 영역으로 정의한다.

반도체장치의 회로 구조는 도 2와 같은 기본구조를 갖고서, 실리콘 등의 반도체 기판(10) 상에 설치된 GC(Gate Conductor; 12)와 STI(Shallow Trench Isolation; 13), 및 AA(Active Area; 16)에 의해 구성된다. 각각의 치수는 여러 가지이기 때문에, 회로 패턴의 형상은 전체적으로는 복잡해지게 되지만, 기본구조는 여기에 도시된 것으로 된다. 여기서, GC(12)는 실리콘 혹은 폴리실리콘이다. 그러나, 재료는 이에 한하지 않고 실리콘이나 폴리실리콘과 동등한 굴절률을 가지면 된다. 또, AA(16)는 실리콘 기판(10)에 불순물이 포함되는 영역이다. 여기서, 불순물이라 함은 보론이나 인 등이다. 단, 불순물은 이에 한정하는 것은 아니다.

GC(12)가 2개 이상 있는 영역에서, 이웃하는 2개의 GC(12) 사이에 상호의 변이 병행하면서 일정 간격으로 되는 변의 조합이 4개 존재하는 경우, 그 간격을 피치(P)로 한다. 또, 개개의 GC(12) 사이의 최근접 거리를 R로 한다. 여기서, 최근접 거리(R)라 함은 이웃하는 2개의 GC(12)에서, 각각의 영역 내의 점을 A와 B로 했을 때, AB 사이의 거리가 가장 짧아지게 되는 것과 같은 거리이다.

일반적인 회로 구조에서는 AA(16)도 밀접하게 나란히 배열되는 것이 많다. 단, 2개의 이웃하는 AA(16)에 대한 최근접 거리는 AA(16)에 접하는 GC(12)에 대한 최근접 거리(R)보다도 작아지지는 않는다. 여기서, AA(16)의 최근접 거리라 함은 이웃하는 2개의 AA(16)에서, 각각의 영역 내의 점을 A와 B로 했을 때, AB 사이의 거리가 가장 짧아지게 된 거리이다. 그래서, AA(16)의 최근접 거리는 GC(12)의 최근접 거리(R) 보다도 큰 것으로서 이하에서는 생각하기로 한다.

이상 설명한 모델에서, GC(12)의 최근접 거리(R)가 10nm 이상이면서 0.5㎛ 이하이고, GC(12)의 폭(W)이 10nm 이상이면서 0.5㎛이며, 피치(P)가 정의될 수 있는 경우에 피치(P)가 10nm 이상이면서 0.5㎛ 이하인 것이 존재하는 영역, 및 STI(13)가 존재하는 영역을 밀 패턴 영역으로 부른다.

소 패턴 영역은 밀 패턴이 존재하지 않는 영역이다. 또, 이 소 패턴 영역 내의 회로 패턴을 소 패턴으로 부른다. 소 패턴 영역에는 GC(12), STI(13), AA(16)의 어느 것도 전혀 존재하지 않는 영역도 포함된다. 예컨대, 기판표면이 노출되어 있는 영역도 소 패턴 영역이다.

실리콘질화막(60)을 성막(成膜)할 때, 질화막(60)과 실리콘 기판(10)과의 사이에 산화막, 예컨대 실리콘산화막을 사이에 협지되도록 하여도 좋다. 산화막을 사이에 협지되도록 하면, 어닐링 후에 질화막(60)을 박리해서 배선을 형성할 때에, 기판표면의 절연이 유지될 수 있으므로 유효하다. 또, 산화막의 두께는 조사광의 피크 파장을 λ, 재료의 굴절률을 n으로 했을 때, 산화막 형성에 의해서도 반사 특성이 변하지 않는 범위인 λ/4n 보다도 충분히 작은 것으로 하면 된다.

도 3은 반도체 기판(10) 상에 형성된 각종 패턴을 배치한 예를 나타낸다.

도 3에서 반도체 기판의 주면(主面;11) 상에는 반도체 회로 패턴(30, 40)으로 이루어진 반도체 집적회로가 배치되어 있다. 반도체 기판 주면(11)은 이 상태에서, FLA로 광 어닐링 처리된다. 회로 패턴(30, 40)은 GC(12), STI(13) 및 AA(16)로 구성되어 있다. 여기서, 임의의 GC(12)에서, 피치(P)는 0.1㎛로서, 0.01㎛로부터 0.5㎛의 범위이다. GC(12)의 폭(W)은 0.05㎛로서, 0.01㎛로부터 0.5㎛의 범위이다. GC(12)의 최근접 거리(R)는 0.05㎛로서, 0.010㎛로부터 0.5㎛의 범위이다.

GC(12)가 배치되어 있는 영역 및 STI(13)가 배치되어 있는 영역은 밀 패턴 영역이다. 또, 소 패턴 영역(100)은 실리콘 기판(10)의 표면이 노출되어 있는 부분으로서, GC(12), STI(13), AA(16)의 어느 것도 배치되어 있지 않다. 이 영역 내에, 12nm의 두께를 가진 질화막(60)을 성막한다. 또, 질화막(60)과 STI(13)와의 마진(margin; M)은 100㎛ 이하로 한다. 이 거리는 FLA 시의 열 확산 길이 이하이다.

이와 같은 조건 하에서 반도체 기판 주면(11)은 FLA 처리된다. FLA는 1밀리 초 행해지고, 그 사이의 반도체 기판 주면(11)의 온도는 1200℃로 된다.

다음에, 본 실시형태에서의 작용 및 효과에 대해 설명한다.

도 4는 GC(12)의 패턴 피치(P) 및, 듀티 비(피치(PI)에 대한 GC의 폭(W)의 비)에 여러 가지 치수를 가정했을 때의, 광 흡수율의 계산결과를 나타낸다. 이 계산은 RCWA(Rigorous Coupled Wave Analysis)에 의해 계산한 것이다. 도면 중의 횡축이 패턴 피치이고, 종축이 듀티 비이며, 등고선에 의해 광 흡수율을 나타낸다. GC(12)의 패턴 피치(P)는 0.01㎛ 이상이면서 0.5㎛ 이하이고, GC의 폭(W)은 0.01㎛ 이상이면서 0.5㎛ 이하이며, GC의 최근접 거리(R)는 0.01㎛ 이상이면서 0.5㎛ 이하로 한다. 이때, 피치(P)는 0.02㎛가 최소로 되고, 그때의 GC의 폭(W)은 0.01㎛로 된다. 또, 피치(P)가 0.1㎛일 때, GC의 폭(W)은 0.01㎛로부터 0.09㎛의 범위로 된다. 이와 같은 제한에 있어서, 도 12로부터 광 흡수율은 약 63% ~ 79%로 된다.

즉, 피치(P)가 0.2㎛에서, 듀티 비가 40%인 경우에 GC의 폭(W)은 0.08㎛이면서 GC의 최근접 거리(R)는 0.12㎛로 되고, 이 경우의 광 흡수율은 79%로서 최대로 된다. 또, 피치(P)의 크기에 관계없이, 듀티 비가 90%인 경우에 광 흡수율은 63%로서 최소로 된다. 예컨대, 피치(P)가 0.2㎛에서, 듀티 비가 90%인 경우에 GC의 폭(W)은 0.18㎛이면서 GC(12)의 최근접 거리(R)는 0.02㎛로 되고, 이 경우의 흡수율은 63%로 되어 최소로 된다. 따라서, 도 3에서, 밀 패턴 영역에서의 광 흡수율은 약 63%로부터 79%로 된다.

또, 실리콘 기판(10)의 광 흡수율은 약 58%이다. 이 값도, RCWA에 의한 계산이다. 그 때문에, 도 3에서, 소 패턴 영역(100)의 광 흡수율은 질화막(60)을 성막하지 않은 경우에는 실리콘 기판(10)의 광 흡수율과 같아져, 약 58%로 된다. 또, STI(13)의 광 흡수율은 약 70%이다. 이 값도, RCWA에 의한 계산이다.

이들에 의해, 밀 패턴 영역(회로 패턴(30, 40))과 소 패턴 영역(100)과의 광 흡수율 차이는 5%로부터 21%로 된다. 즉, 소 패턴 영역(100)과 밀 패턴 영역과의 광 흡수율 차이의 최대의 변동폭은 21%로 된다. 어닐링 온도가 1200℃인 경우, 이 광 흡수율 차이가 초래하는 온도 차이는 252℃로 된다. 이와 같은 큰 온도 차이는 회로의 역치 전압이나 저항값으로 불리워지는 기본 특성에 영향을 준다. 즉, 어닐링 시의 기판 면 내에서 큰 온도차가 있으면 기본 특성에 편차가 생겨 회로 품질의 열화로 연결된다.

지금, 밀 패턴 영역의 광 흡수율은 63%로부터 79%까지 변동하고, 그 중간의 값은 71%이다. 소 패턴 영역(100)에서의 광 흡수율이 이 중간값을 취할 때, 소 패턴 영역(100)과 밀 패턴 영역의 최대 차이가 가장 작아지고, 그 최대 차이는 8%이다. 또, 소 패턴 영역(100)에서의 광 흡수율은 소 패턴 영역(100)에 성막된 질화막(60)의 막 두께에 따라 변동한다.

실제로, 실리콘 질화막의 막 두께와 광 흡수율의 관계는 도 5에 나타낸 것과 같이 된다. 도면 중의 횡축이 막 두께이고, 종축이 광 흡수율이다. 이 도면은 RCWA에 의한 계산결과이다. 이 도면에서, 질화막(60)의 막 두께를 12nm로 해서 성막함으로써, 소 패턴 영역(100)과 밀 패턴 영역의 최대의 광 흡수율 차이를 최소로 할 수가 있다. 본 실시형태의 막 두께는 12nm로서, 소 패턴 영역(100)과 밀 패턴 영역의 광 흡수율 최대 차이가 최소치의 8%로 된다. 단, 밀 패턴 영역에서의 광 흡수율의 최대 차이는 16%로 된다.

질화막(60)의 막 두께가 4nm로부터 20nm로 증가하면, 소 패턴 영역(100)에서의 광 흡수율은 63%로부터 79%까지 증대한다. 한편, 앞에서 설명한 바와 같이 밀 패턴 영역에서의 광 흡수율은 약 63%로부터 79%이다. 그래서, 질화막(60)의 막 두께가 이 범위에 있으면, 소 패턴 영역(100)과 밀 패턴 영역의 광 흡수율의 변동 범위는 같아지게 된다. 이때, 소 패턴 영역(100)과 밀 패턴 영역의 2개 영역 내의 광 흡수율의 최대 차이를 최소로 할 수가 있다.

실제, 도 6에서, 광 흡수율 차이와 막 두께의 관계를 나타낸다. 여기서, 횡축이 질화막(60)의 막 두께이고, 종축이 소패턴 영역(100)과 밀 패턴 영역의 2개 영역 내의 광 흡수율의 최대 차이이다. 이 도 6으로부터, 막 두께가 4nm로부터 20nm일 때, 광 흡수율의 최대 차이가 최소인 것을 알 수 있다. 본 실시형태의 막 두께는 12nm로서 광 흡수율 최대 차이가 최소치의 16%로 된다.

이상으로부터, 소 패턴 영역(100)에 성막되는 질화막(60)의 막 두께를 4nm으로부터 20nm로 하면, 소 패턴 영역(100)과 밀 패턴 영역의 2개 영역 내의 광 흡수율의 최대 차이를 최소로 할 수 있음을 알 수 있다.

이와 같이 본 실시형태에 의하면, 광 흡수율이 낮은 소 패턴 영역(100)에, 광 흡수율을 높이는 질화막(60)을 배치함으로써, 광 흡수율을 전체적으로 한결같게 해서, 온도 편차를 줄일 수가 있다. 이에 의해, 기판 면 내의 온도 편차가 줄어들어, 회로 성능의 열화를 막을 수가 있게 된다. 즉, 광원 측의 미세한 조정이나 개량을 필요로 하지 않고, 광 어닐링 시에 반도체 집적회로에 생기는 온도 편차에 의한 회로의 열화를 막을 수가 있어, 반도체 집적회로의 성능향상에 기여할 수가 있게 된다.

한편, 본 실시형태에서는 반도체 기판 주면(11) 상에 직접 질화막(60)을 형성하였으나, 기판 주면(11)와 질화막(60)과의 사이에 수 nm의 얇은 실리콘 산화막을 사이에 두어도 좋다. 이 경우, 산화막의 형성에 수반해서 광 흡수율의 변동이 적어, 동작에 문제는 없다.

(제2 실시형태)

도 7은 제2 실시형태에 따른 반도체장치의 제조방법을 설명하기 위한 것으로, 반도체 기판상에 형성된 각종 패턴의 배치 예를 나타낸 모식도이다. 본 실시형태에 이용되는 광 어닐링 장치는 상기 도 1과 같은 것으로 하였다.

상기 도 3과 마찬가지로, 반도체 기판 주면(11) 상에, GC(12), STI(13), AA(16)로 이루어진 회로 패터(30, 40)이 형성되어 있다. 여기서, 임의의 GC(12)에서, 피치(P)는 0.1㎛이고, 0.01㎛로부터 0.5㎛의 범위이다. GC의 폭(W)은 0.05㎛이고, 0.01㎛으로부터 0.5㎛의 범위이다. GC의 최근접 거리(R)는 0.05㎛로서, 0.01㎛로부터 0.5㎛의 범위이다. 이들, GC(12)가 배치되어 있는 영역 및 STI(13)가 배치되어 있는 영역은 밀 패턴 영역이다.

또, 소 패턴 영역(200)에는 GC(22) 및, AA(26)로 이루어진 회로 패턴(50)이 설치되어 있다. 단, 회로 패턴(50)에서의 GC(22) 사이의 최근접 거리는 0.6㎛이고, GC(22)는 소 패턴으로 분류된다. AA(26)는 실리콘 기판에 불순물을 포함하고 있다. 여기서, FLA의 파장 범위에서의 AA(26)의 굴절율은 실리콘 기판의 것으로 변하지 않는다. 이 소 패턴 영역(200)의 영역 내에 12nm의 두께를 가진 실리콘 질화막(60)을 성막한다. 단, GC(22) 상에는 성막하지 않으나, AA(26) 상에는 성막한다.

질화막(60)과 STI(13)와의 마진(M)은 100㎛ 이하로 한다. 이 거리는 FLA 시의 열확산 길이 이하이다. GC(22)의 GC의 폭(W)은 일반적으로 1㎛를 넘지 않는다. 그래서, GC(22) 영역 내의 온도는 FLA 시에 같아지게 된다. 반도체 기판의 주면(11)은 이 상태에서 FLA 처리된다. FLA는 1밀리 초로 행해지고, 그 사이의 반도체 기판 주면(11)의 온도는 1200℃로 된다.

다음에, 본 실시형태에서의 작용 및 효과를 설명한다.

제1 실시형태와 마찬가지로, 밀 패턴 영역의 광 흡수율은 63%로부터 79%까지 변동하는 것으로 한다.

한편, 소 패턴 영역(200)은 밀 패턴 영역 이외이기 때문에, 소 패턴 영역(200)의 광 흡수율은 상기 도 4로부터 63% 이하이다. 또, 하한은 실리콘 기판(10)의 광 흡수율과 같은 것으로 해서, 58%이다. 즉, 소 패턴 영역(200)의 광 흡수율은 58% 이상이면서 63% 이하로 된다. 이 변동폭은 5%이다. 이때, 반도체 기판 주면(11)에 직접 질화막(60)을 성막한 것에 비해, GC(22)의 소 패턴에 의해 광 흡수율은 최대로 +5% 증가하는 것으로 고려된다.

그 때문에, 제1 실시형태와 마찬가지로 막 두께가 4nm로부터 20nm의 범위를 고려하면, 소 패턴 영역(200)에서의 광 흡수율은 막 두께가 4nm일 때 63 ~ 69%이고, 막 두께가 20nm일 때 79 ~ 84%이다. 한편, 앞에서 설명한 바와 같이 밀 패턴 영역에서의 광 흡수율은 약 63%로부터 79%이다. 이때, 막 두께가 20nm인 경우, 소 패턴 영역(200) 쪽의 광 흡수율이 밀 패턴 영역의 광 흡수율보다 최대 +5%만큼 커지게 되는 경우가 있다. 그래서, 도 5로부터, 막 두께를 4nm로부터 18nm까지로 하면, 소 패턴 영역(200)에서의 광 흡수율은 약 63%로부터 79%로 되어, 밀 패턴 영역의 것과 일치한다.

이상으로부터, 소 패턴 영역(200)에 성막하는 질화막(60)의 막 두께를 4nm로부터 18nm로 하면, 소 패턴 영역(200)과 밀 패턴 영역의 2개 영역 내의 광 흡수율의 최대 차이를 최소로 할 수 있음을 알 수 있다.

이와 같이 본 실시형태에 의하면, GC, AA, STI의 어느 것도 형성되어 있지 않은 소 패턴 영역(100)에 한하지 않고, GC나 AA가 형성되어 있어도, GC의 밀도가 낮고 광 흡수율이 낮은 소 패턴 영역(200)에 대해 질화막(60)을 형성함으로써, 밀 패턴 영역과 소 패턴 영역(200)과의 광 흡수율을 가까워지게 할 수가 있다. 따라서, 제1 실시형태와 마찬가지 효과가 얻어질 수 있다.

한편, 상기의 설명에서는 GC(22) 상에는 질화막(60)을 형성하지 않은 예에 대해 설명하였으나, GC(22) 상에도 질화막(60)을 형성하도록 하여도 좋다. GC(22)의 GC 폭은 1㎛ 이하이고, 반도체 기판 주면(11)에서 드물게밖에 존재하지 않기 때문에, 성막된 GC(22)의 광 흡수율 변동은 무시될 수 있다.

(변형 예)

한편, 본 발명은 앞에서 설명한 각 실시형태에 한정되는 것은 아니다. 광 어닐 장치는 도 1에 도시된 구조에 하등 한정되지는 않고, 밀리 초에서의 광 어닐링을 실현할 수 있는 것이면 된다. 그리고, 어닐링 수법은 반드시 FLA에 한하지 않고, LSA을 이용할 수도 있다.

또, 소 패턴 영역에 형성하는 박막은 반드시, 실리콘 질화막에 한정하는 것은 아니고, 기판보다도 광 흡수율이 큰 절연막이면 된다. 그리고, 상기 도 3 및 도 7에 도시된 패턴의 배치는 1예에 지나지 않고, 각종의 패턴으로 적용할 수 있음은 물론이다.

이상 본 발명의 몇 가지 실시형태를 설명하였으나, 이들의 실시형태는 예로 제시한 것으로, 발명의 범위를 한정하는 것은 의도하고 있지 않다. 이들 신규한 실시형태는 기타의 여러 가지 형태로 실시될 수가 있는바, 발명의 요지를 벗어나지 않는 범위에서 여러 가지의 생략, 치환, 변경을 해서 실시할 수가 있다. 이들 실시형태나 그의 변형은 발명의 범위나 요지에 포함됨과 더불어, 특허청구의 범위에 기재된 발명과 그 균등의 범위에 포함된다.

1 - - - 체임버
2 - - - 서셉터(susceptor)
3 - - - 광원
10 - - - 반도체 기판
11 - - - 반도체 기판 주면(主面)
12, 22 - - - GC(Gate Conductor)
13, 23 - - - STI(Shallow Trench Isolation)
16, 26 - - - AA(Active Area)
30, 40, 50 - - 회로 패턴
60 - - - 질화막
100, 200 - - 소(疎) 패턴 영역

Claims

반도체 집적회로의 패턴이 형성된 기판에 대해, 어닐링을 위해 조사되는 광에 대한 흡수율이 일정 이하의 영역을 소 패턴 영역으로 정의하고, 상기 소 패턴 영역 상에 광 흡수율을 높이기 위한 박막을 국소적으로 형성하는 공정과,
상기 집적회로의 패턴 및 상기 박막이 형성된 상기 기판상에 광을 조사함으로써 어닐링 하는 공정을 포함한 것을 특징으로 하는 반도체장치의 제조방법.
제1항에 있어서, 상기 조사 광의 광원으로서, 크세논램프를 이용하는 것을 특징으로 하는 반도체장치의 제조방법.
제2항에 있어서, 상기 박막은 실리콘 질화막이고, 상기 소 패턴 영역에 게이트 패턴이 포함되지 않은 경우에, 상기 박막의 막 두께를 4nm로부터 20nm 사이로 설정하는 것을 특징으로 하는 반도체장치의 제조방법.
제2항에 있어서, 상기 박막은 실리콘 질화막이고, 상기 소 패턴 영역에 게이트 패턴이 포함되는 경우에, 상기 박막의 막 두께를 4nm로부터 18nm 사이로 설정하는 것을 특징으로 하는 반도체장치의 제조방법.
제3항 또는 제4항에 있어서, 상기 기판의 표면과 상기 박막과의 사이에 실리콘 산화막을 삽입하는 것을 특징으로 하는 반도체장치의 제조방법.
제1항에 있어서, 상기 반도체 집적회로의 패턴으로서 게이트 패턴에 착안해서, 당해 게이트 패턴끼리의 최근접 거리가 0.5㎛ 이하의 영역을 밀 패턴 영역으로 정의하는 한편, 소자 분리 절연막이 형성된 영역을 밀 패턴 영역으로 정의하고, 그 이외의 영역을 소 패턴 영역으로 정의하는 것을 특징으로 하는 반도체장치의 제조방법.