JP3082332B2 - 液晶パネル及びその製造方法 - Google Patents
液晶パネル及びその製造方法Info
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- JP3082332B2 JP3082332B2 JP21858491A JP21858491A JP3082332B2 JP 3082332 B2 JP3082332 B2 JP 3082332B2 JP 21858491 A JP21858491 A JP 21858491A JP 21858491 A JP21858491 A JP 21858491A JP 3082332 B2 JP3082332 B2 JP 3082332B2
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Description
【０００１】
【産業上の利用分野】本発明は液晶パネル及びその製造
方法に関し、特に、そのマトリックスアレイに薄膜トラ
ンジスタを形成するためのアニール技術に関する。
方法に関し、特に、そのマトリックスアレイに薄膜トラ
ンジスタを形成するためのアニール技術に関する。
【０００２】
【従来の技術】液晶表示パネルが本格的な量産期に移行
しつつある状況下において、その表示性能の向上に加え
て、生産性の向上も一層追求されており、それらに応え
るための改善対象とされている代表的なものとして、マ
トリックスアレイの製造工程におけるアニール工程があ
る。このアニール工程は、例えば、マトリックスアレイ
の各画素領域にＴＦＴ（薄膜トランジスタ）を形成する
ときに、多結晶シリコン層にリンなどの不純物を導入し
た後、不純物の活性化や多結晶シリコン層の修復の目的
などに行われる。すなわち、多結晶シリコン層に注入さ
れたイオンは停止するまで原子核などと衝突を繰り返
し、多結晶シリコンの原子配列を乱し、それを非晶質化
させてしまう。また、注入されたイオンは、そのままで
は所定の格子点を占めていない。そこで、ガラス基板
を、温度が約６００℃の雰囲気の炉内で約２０時間アニ
ールして、非晶質状態になったシリコン層を再結晶化さ
せる修復処理を行うと共に、注入した不純物イオンを所
定の格子点に位置させる活性化処理を行って、所定の特
性を備えたＴＦＴを形成する。
しつつある状況下において、その表示性能の向上に加え
て、生産性の向上も一層追求されており、それらに応え
るための改善対象とされている代表的なものとして、マ
トリックスアレイの製造工程におけるアニール工程があ
る。このアニール工程は、例えば、マトリックスアレイ
の各画素領域にＴＦＴ（薄膜トランジスタ）を形成する
ときに、多結晶シリコン層にリンなどの不純物を導入し
た後、不純物の活性化や多結晶シリコン層の修復の目的
などに行われる。すなわち、多結晶シリコン層に注入さ
れたイオンは停止するまで原子核などと衝突を繰り返
し、多結晶シリコンの原子配列を乱し、それを非晶質化
させてしまう。また、注入されたイオンは、そのままで
は所定の格子点を占めていない。そこで、ガラス基板
を、温度が約６００℃の雰囲気の炉内で約２０時間アニ
ールして、非晶質状態になったシリコン層を再結晶化さ
せる修復処理を行うと共に、注入した不純物イオンを所
定の格子点に位置させる活性化処理を行って、所定の特
性を備えたＴＦＴを形成する。
【０００３】
【発明が解決しようとする課題】しかしながら、アニー
ル工程に炉アニールを用いる従来の製造方法において
は、以下の問題点を有する。
ル工程に炉アニールを用いる従来の製造方法において
は、以下の問題点を有する。
【０００４】 アニール工程に約２０時間も要する製
造方法では、スループットが悪すぎて、生産性が向上し
ない。そこで、温度を約１０００℃まで高めた状態で約
２０分間の高温アニールを採用する場合もあるが、下述
のとおり、不純物の横拡散に起因する弊害が顕著になる
など、新たな問題が発生する。
造方法では、スループットが悪すぎて、生産性が向上し
ない。そこで、温度を約１０００℃まで高めた状態で約
２０分間の高温アニールを採用する場合もあるが、下述
のとおり、不純物の横拡散に起因する弊害が顕著になる
など、新たな問題が発生する。
【０００５】 炉内でのアニールでは導入した不純物
に横拡散が生じるため、ＴＦＴのゲート電極とソース領
域およびドレイン領域のオーバーラップが大きくなって
しまい、短チャネル化に限界がある。従って、画素数を
増やして表示の高精細化を図ることへの障害になってい
る。また、ＴＦＴのゲート−ドレイン間およびゲート−
ソース間の寄生容量の低減にも限界があり、画素数を増
やした場合に走査速度に表示動作が追従できないという
問題が発生する。
に横拡散が生じるため、ＴＦＴのゲート電極とソース領
域およびドレイン領域のオーバーラップが大きくなって
しまい、短チャネル化に限界がある。従って、画素数を
増やして表示の高精細化を図ることへの障害になってい
る。また、ＴＦＴのゲート−ドレイン間およびゲート−
ソース間の寄生容量の低減にも限界があり、画素数を増
やした場合に走査速度に表示動作が追従できないという
問題が発生する。
【０００６】 走査回路などのＴＦＴの短チャネル化
が実現できないと、表示動作の追従が問題となって、画
面の大型化および高精細化への障害にもなってしまう。
が実現できないと、表示動作の追従が問題となって、画
面の大型化および高精細化への障害にもなってしまう。
【０００７】かかる問題点を解消するため、エキシマレ
ーザなどを利用して、レーザアニール工程を行う方法も
検討されている。しかしながら、この方法では、多結晶
シリコンにレーザビームを繰り返し照射するものである
ため、照射領域毎に境界部が発生し、ＴＦＴ特性がばら
つくという問題を有する。
ーザなどを利用して、レーザアニール工程を行う方法も
検討されている。しかしながら、この方法では、多結晶
シリコンにレーザビームを繰り返し照射するものである
ため、照射領域毎に境界部が発生し、ＴＦＴ特性がばら
つくという問題を有する。
【０００８】そこで、本願発明者は、アニール工程にＲ
ＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌａｎｎｅａｌｉｎ
ｇ）を採用することを提案する。このＲＴＡにおいて
は、高レベルの光エネルギーを照射してアニールを行う
ため、炉アニールの問題点を解消できるのに加えて、レ
ーザアニールにおけるステップ−リピートに起因するＴ
ＦＴ特性のばらつきの問題も解消できる。しかしなが
ら、この方法に関しては、液晶表示パネルの基板のよう
に基板自身が透明であって、かつ、透明領域が広く分布
しているものについての実績がなく、そのまま適用すれ
ば、部分的にアニール不足や過熱状態が生じてしまう。
ＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌａｎｎｅａｌｉｎ
ｇ）を採用することを提案する。このＲＴＡにおいて
は、高レベルの光エネルギーを照射してアニールを行う
ため、炉アニールの問題点を解消できるのに加えて、レ
ーザアニールにおけるステップ−リピートに起因するＴ
ＦＴ特性のばらつきの問題も解消できる。しかしなが
ら、この方法に関しては、液晶表示パネルの基板のよう
に基板自身が透明であって、かつ、透明領域が広く分布
しているものについての実績がなく、そのまま適用すれ
ば、部分的にアニール不足や過熱状態が生じてしまう。
【０００９】以上の問題点に鑑みて、本発明の課題は、
過不足なく光エネルギーによるアニールを効率良く実現
できる液晶パネル及びその製造方法を提供することにあ
る。
過不足なく光エネルギーによるアニールを効率良く実現
できる液晶パネル及びその製造方法を提供することにあ
る。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、基板上にマトリックスアレイ及び上記マ
トリックスアレイの駆動部が形成されてなる液晶パネル
において、上記マトリックスアレイの駆動部の回路パタ
ーンが形成されていない領域に光エネルギーを吸収可能
なアニール用光熱変換層が設けられていることを特徴と
する。
に、本発明は、基板上にマトリックスアレイ及び上記マ
トリックスアレイの駆動部が形成されてなる液晶パネル
において、上記マトリックスアレイの駆動部の回路パタ
ーンが形成されていない領域に光エネルギーを吸収可能
なアニール用光熱変換層が設けられていることを特徴と
する。
【００１１】また、本発明は、基板上にマトリックスア
レイ及び前記マトリックスアレイの駆動回部が形成され
てなる液晶パネルの製造方法において、上記駆動部の回
路パターンと、上記駆動部の回路パターンが形成されて
いない領域にダミー回路パターンを形成し、しかる後に
上記駆動部の回路パターンの薄膜トランジスタのソース
領域及びドレイン領域を形成すべきシリコン層に不純物
を導入して光エネルギーによりアニールすることを特徴
とする。
レイ及び前記マトリックスアレイの駆動回部が形成され
てなる液晶パネルの製造方法において、上記駆動部の回
路パターンと、上記駆動部の回路パターンが形成されて
いない領域にダミー回路パターンを形成し、しかる後に
上記駆動部の回路パターンの薄膜トランジスタのソース
領域及びドレイン領域を形成すべきシリコン層に不純物
を導入して光エネルギーによりアニールすることを特徴
とする。
【００１２】
【作用】本発明に係る液晶パネルにおいては、透明基板
であっても、光アニール処理時にアニール用光熱変換層
によって効率よく光エネルギーを熱に変換して温度を高
めることができるので、駆動部において、ダミー回路パ
ターンなどのアニール用光熱変換層をパターン密度が低
い領域に形成した場合には、回路パターンの密度に係わ
らず、均一なアニールを実現できる。
であっても、光アニール処理時にアニール用光熱変換層
によって効率よく光エネルギーを熱に変換して温度を高
めることができるので、駆動部において、ダミー回路パ
ターンなどのアニール用光熱変換層をパターン密度が低
い領域に形成した場合には、回路パターンの密度に係わ
らず、均一なアニールを実現できる。
【００１３】また、本発明に係る液晶パネルの製造方法
においては、駆動部の回路パターンと、その駆動部の回
路パターンが形成されていない領域にダミー回路パター
ンを形成し、しかる後に駆動部の回路パターンの薄膜ト
ランジスタのソース領域及びドレイン領域を形成すべき
シリコン層に不純物を導入して光エネルギーによりアニ
ールするものであるから、ダミー回路パターンが光エネ
ルギーを効率良く熱に変換するため、駆動部全体が均一
に昇温し、過不足なく安定なアニールを実現できる。
においては、駆動部の回路パターンと、その駆動部の回
路パターンが形成されていない領域にダミー回路パター
ンを形成し、しかる後に駆動部の回路パターンの薄膜ト
ランジスタのソース領域及びドレイン領域を形成すべき
シリコン層に不純物を導入して光エネルギーによりアニ
ールするものであるから、ダミー回路パターンが光エネ
ルギーを効率良く熱に変換するため、駆動部全体が均一
に昇温し、過不足なく安定なアニールを実現できる。
【００１４】
【参考例】本発明の実施例を説明する前に参考例を説明
する。
する。
【００１５】〔参考例１〕 図１は本発明の参考例１に係る液晶表示パネルのマトリ
ックスアレイの一部を示す平面図、図２はそのＡ−Ａ線
における断面図である。
ックスアレイの一部を示す平面図、図２はそのＡ−Ａ線
における断面図である。
【００１６】この参考例は、図１に示すように、垂直方
向の信号線２ａ，２ｂ・・・と、水平方向のゲート線３
ａ，３ｂ・・・とが格子状に配線され、それらの間に各
画素領域１ａ，１ｂ・・が形成されている。
向の信号線２ａ，２ｂ・・・と、水平方向のゲート線３
ａ，３ｂ・・・とが格子状に配線され、それらの間に各
画素領域１ａ，１ｂ・・が形成されている。
【００１７】以下に画素領域１ａを例にとって、その構
造を説明する。この画素領域１ａにおいては、信号線２
ａが導電接続するソース領域４、ゲート線３ａが導電接
続するゲート電極５、および画素電極６が導電接続する
ドレイン領域７によって、ＴＦＴ８が形成されている。
ここで、画素電極６は、ＩＴＯからなる透明電極であっ
て、画素領域１ａのほぼ全面にわたって形成されてい
る。
造を説明する。この画素領域１ａにおいては、信号線２
ａが導電接続するソース領域４、ゲート線３ａが導電接
続するゲート電極５、および画素電極６が導電接続する
ドレイン領域７によって、ＴＦＴ８が形成されている。
ここで、画素電極６は、ＩＴＯからなる透明電極であっ
て、画素領域１ａのほぼ全面にわたって形成されてい
る。
【００１８】このＴＦＴ８の断面構造は、図２に示すよ
うに、液晶表示パネル全体を支持する透明なガラス基板
９の表面側に厚さが約４００Åの多結晶シリコン層１０
が形成されており、この多結晶シリコン層１０には、真
性の多結晶シリコン領域であるチャネル領域１１を除い
て、ｎ型の不純物としてのリンが導入されて、ソース領
域４およびドレイン領域７が形成されている。ここで、
リンの導入は、多結晶シリコン層１０の表面側に形成さ
れた厚さが約１２００Åのゲート酸化膜１２の上のゲー
ト電極５をマスクとしたイオン注入により行われる。本
例においては、後述するとおり、このイオン注入によっ
て非晶質化した多結晶シリコン層１０の再結晶化および
不純物の活性化に、波長の短い光エネルギーを利用した
ランプアニール（ＲＴＡ）工程が採用されている。その
ため、不純物は格子欠陥に沿って横方向へ拡散しないた
め、ゲート電極５とソース領域４およびドレイン領域７
とのオーバーラップが小さく、それらの間における寄生
容量が小さくなっている。
うに、液晶表示パネル全体を支持する透明なガラス基板
９の表面側に厚さが約４００Åの多結晶シリコン層１０
が形成されており、この多結晶シリコン層１０には、真
性の多結晶シリコン領域であるチャネル領域１１を除い
て、ｎ型の不純物としてのリンが導入されて、ソース領
域４およびドレイン領域７が形成されている。ここで、
リンの導入は、多結晶シリコン層１０の表面側に形成さ
れた厚さが約１２００Åのゲート酸化膜１２の上のゲー
ト電極５をマスクとしたイオン注入により行われる。本
例においては、後述するとおり、このイオン注入によっ
て非晶質化した多結晶シリコン層１０の再結晶化および
不純物の活性化に、波長の短い光エネルギーを利用した
ランプアニール（ＲＴＡ）工程が採用されている。その
ため、不純物は格子欠陥に沿って横方向へ拡散しないた
め、ゲート電極５とソース領域４およびドレイン領域７
とのオーバーラップが小さく、それらの間における寄生
容量が小さくなっている。
【００１９】なお、ＴＦＴ８の表面側にはシリコン酸化
膜からなる厚さが約６０００Åの層間絶縁膜１３が堆積
されており、それには第１の接続孔１３ａと第２の接続
孔１３ｂとが開口されている。そのうちの第１の接続孔
１３ａを介して、信号線２ａがソース領域４に導電接続
している。一方の第２の接続孔１３ｂを介しては、画素
電極６がドレイン領域７に導電接続している。
膜からなる厚さが約６０００Åの層間絶縁膜１３が堆積
されており、それには第１の接続孔１３ａと第２の接続
孔１３ｂとが開口されている。そのうちの第１の接続孔
１３ａを介して、信号線２ａがソース領域４に導電接続
している。一方の第２の接続孔１３ｂを介しては、画素
電極６がドレイン領域７に導電接続している。
【００２０】かかる構造の液晶表示パネルのマトリック
スアレイの製造方法を、図３を参照して説明する。
スアレイの製造方法を、図３を参照して説明する。
【００２１】図３は、液晶パネル表示の製造方法の一部
を示す工程断面図である。
を示す工程断面図である。
【００２２】まず、図３（ａ）に示すように、ガラス基
板９の表面上にＣＶＤ法により、厚さが約１０００Åの
真性の多結晶シリコン層１０ａを堆積させた後に、熱酸
化を施して、厚さが約１２００Åのゲート酸化膜１２を
形成する。これにより多結晶シリコン層１０ａの厚さ
は、約４００Åとなる。
板９の表面上にＣＶＤ法により、厚さが約１０００Åの
真性の多結晶シリコン層１０ａを堆積させた後に、熱酸
化を施して、厚さが約１２００Åのゲート酸化膜１２を
形成する。これにより多結晶シリコン層１０ａの厚さ
は、約４００Åとなる。
【００２３】次に、これらの表面側にリンドープの多結
晶シリコン層をＣＶＤ法により形成した後、図３（ｂ）
に示すように、パターニングしてゲート電極５を残す。
この状態で、ゲート電極５をマスクとしてイオン注入
し、ソース領域４およびドレイン領域７をセルフアライ
ンとなるように形成する。ここで、ゲート電極５の直下
には真性の多結晶シリコン部分が残され、これがチャネ
ル領域１１となる。この工程直後においては、イオンの
注入によって、多結晶シリコン層１０は局部的に非晶質
化し、また不純物も所定の結晶格子に位置していないた
め、このままでは、ＴＦＴは満足な特性を示さない。
晶シリコン層をＣＶＤ法により形成した後、図３（ｂ）
に示すように、パターニングしてゲート電極５を残す。
この状態で、ゲート電極５をマスクとしてイオン注入
し、ソース領域４およびドレイン領域７をセルフアライ
ンとなるように形成する。ここで、ゲート電極５の直下
には真性の多結晶シリコン部分が残され、これがチャネ
ル領域１１となる。この工程直後においては、イオンの
注入によって、多結晶シリコン層１０は局部的に非晶質
化し、また不純物も所定の結晶格子に位置していないた
め、このままでは、ＴＦＴは満足な特性を示さない。
【００２４】次に、図３（ｃ）に示すように、これらの
表面側に、ＣＶＤ法により厚さが約６０００Åの層間絶
縁膜１３を堆積させ、さらに、その表面全体に厚さが約
３０００ÅのボロンドープのＲＴＡ用多結晶シリコン層
１４（光吸収層）をＣＶＤ法により形成する。ここで、
ＲＴＡ用多結晶シリコン層としては、リンをドープした
多結晶シリコン層でもよいが、本例においては、ボロン
をドープしたｐ型の多結晶シリコンを用いた。
表面側に、ＣＶＤ法により厚さが約６０００Åの層間絶
縁膜１３を堆積させ、さらに、その表面全体に厚さが約
３０００ÅのボロンドープのＲＴＡ用多結晶シリコン層
１４（光吸収層）をＣＶＤ法により形成する。ここで、
ＲＴＡ用多結晶シリコン層としては、リンをドープした
多結晶シリコン層でもよいが、本例においては、ボロン
をドープしたｐ型の多結晶シリコンを用いた。
【００２５】次に、この状態で、ＲＴＡ装置を用いて、
ＲＴＡ用多結晶シリコン層１４の表面側からランプアニ
ールを施す。
ＲＴＡ用多結晶シリコン層１４の表面側からランプアニ
ールを施す。
【００２６】ＲＴＡ装置は、短波長用ランプと、そこか
ら照射された光を試料に向けて反射させるリフレクター
と、このアニール室と試料室とを隔離する石英窓と、試
料の温度を測定するパイロメータとを有している。ま
た、各部位を冷却するための水冷式の冷却機構なども備
えている。本例においては、アニールする対象がシリコ
ンであるため、光エネルギーを発するランプとしては、
光強度のピークが約０．４〜約０．５μｍの波長である
短波長用ランプを使用している。ここで、光強度のピー
クが０．８〜１．０μｍの波長である長波長用ランプを
使用した場合には、マトリックスアレイを加熱する効果
が低いか、シリコンに条件を合わせると他の部位が過熱
状態になりやすいなどの問題がある。なお、ＲＴＡ装置
においては、パイロメータでの温度測定結果がフィード
バックされて、短波長用ランプに供給するパワーが制御
されている。従って、アニール工程において、精度の高
い温度制御がなされる。
ら照射された光を試料に向けて反射させるリフレクター
と、このアニール室と試料室とを隔離する石英窓と、試
料の温度を測定するパイロメータとを有している。ま
た、各部位を冷却するための水冷式の冷却機構なども備
えている。本例においては、アニールする対象がシリコ
ンであるため、光エネルギーを発するランプとしては、
光強度のピークが約０．４〜約０．５μｍの波長である
短波長用ランプを使用している。ここで、光強度のピー
クが０．８〜１．０μｍの波長である長波長用ランプを
使用した場合には、マトリックスアレイを加熱する効果
が低いか、シリコンに条件を合わせると他の部位が過熱
状態になりやすいなどの問題がある。なお、ＲＴＡ装置
においては、パイロメータでの温度測定結果がフィード
バックされて、短波長用ランプに供給するパワーが制御
されている。従って、アニール工程において、精度の高
い温度制御がなされる。
【００２７】かかるＲＴＡ装置を使用したアニールにお
いては、照射された光エネルギーをＲＴＡ用多結晶シリ
コン層１４が吸収して熱に変換する。この熱が伝達され
て、多結晶シリコン層１０が所定の温度にまで達する。
ここで、行われるアニール処理は短時間で行われるた
め、スループットが良好であるのに加えて、注入された
不純物の横拡散が小さい。従って、このアニールによっ
て、多結晶シリコン１０の非晶質化した部分が再結晶化
し、また、不純物の活性化が完了して、ＴＦＴ８の特性
が所定のレベルにまで達した後において、ゲート電極５
とソース領域４およびドレイン領域７のオーバーラップ
が小さい。
いては、照射された光エネルギーをＲＴＡ用多結晶シリ
コン層１４が吸収して熱に変換する。この熱が伝達され
て、多結晶シリコン層１０が所定の温度にまで達する。
ここで、行われるアニール処理は短時間で行われるた
め、スループットが良好であるのに加えて、注入された
不純物の横拡散が小さい。従って、このアニールによっ
て、多結晶シリコン１０の非晶質化した部分が再結晶化
し、また、不純物の活性化が完了して、ＴＦＴ８の特性
が所定のレベルにまで達した後において、ゲート電極５
とソース領域４およびドレイン領域７のオーバーラップ
が小さい。
【００２８】しかる後に、図３（ｄ）に示すように、Ｒ
ＴＡ用多結晶シリコン層１４が除去された後、層間絶縁
膜１３には、第１の接続孔１３ａおよび第２の接続孔１
３ｂが開口され、図２に示すように、ＩＴＯのスパッタ
形成およびパターニングにより画素電極６が形成された
後に、アルミニウムのスパッタ形成およびパターニング
により信号線２ａが形成される。
ＴＡ用多結晶シリコン層１４が除去された後、層間絶縁
膜１３には、第１の接続孔１３ａおよび第２の接続孔１
３ｂが開口され、図２に示すように、ＩＴＯのスパッタ
形成およびパターニングにより画素電極６が形成された
後に、アルミニウムのスパッタ形成およびパターニング
により信号線２ａが形成される。
【００２９】以上のとおり、本例においては、ガラス基
板９の表面側にＲＴＡ用多結晶シリコン層１４を設ける
ことによって、透明なガラス基板９であっても、その全
体の熱吸収度を高めることによって、マトリックスアレ
イの局部のみが高温になることを防止している。これに
より、多結晶シリコン層１０の局部などが溶融すること
などなく、アニールできる。しかも、アニール時間を短
縮でき、スループットが高いので、生産性の向上を実現
できる。さらに、不純物の横拡散が抑制されて、ゲート
電極５とソース領域４およびドレイン領域７のオーバー
ラップが小さく、寄生容量を低減できる。従って、液晶
表示パネルが大型化されて、または画面が高精細化され
て、画素数が増えた場合であっても、走査速度に充分対
応した表示動作が可能であり、表示の品位を向上するこ
とができる。また、ＴＦＴ８の短チャネル化も実現で
き、上記の液晶表示パネルの大型化および高精細化に対
応することができる。
板９の表面側にＲＴＡ用多結晶シリコン層１４を設ける
ことによって、透明なガラス基板９であっても、その全
体の熱吸収度を高めることによって、マトリックスアレ
イの局部のみが高温になることを防止している。これに
より、多結晶シリコン層１０の局部などが溶融すること
などなく、アニールできる。しかも、アニール時間を短
縮でき、スループットが高いので、生産性の向上を実現
できる。さらに、不純物の横拡散が抑制されて、ゲート
電極５とソース領域４およびドレイン領域７のオーバー
ラップが小さく、寄生容量を低減できる。従って、液晶
表示パネルが大型化されて、または画面が高精細化され
て、画素数が増えた場合であっても、走査速度に充分対
応した表示動作が可能であり、表示の品位を向上するこ
とができる。また、ＴＦＴ８の短チャネル化も実現で
き、上記の液晶表示パネルの大型化および高精細化に対
応することができる。
【００３０】さらに、光吸収層としてボロンドープのＲ
ＴＡ用多結晶シリコン層１４を用いた場合には、光吸収
層は導電性があるため、短絡部分が発生しないようにＴ
ＦＴ８とは絶縁分離する必要がある。しかし、本例にお
いては、ＲＴＡ用多結晶シリコン層１４を絶縁膜１３の
上に形成した状態でＲＴＡを行うことにより、ＲＴＡの
後にはＲＴＡ用多結晶シリコン層１４を除去できるよう
にしている。
ＴＡ用多結晶シリコン層１４を用いた場合には、光吸収
層は導電性があるため、短絡部分が発生しないようにＴ
ＦＴ８とは絶縁分離する必要がある。しかし、本例にお
いては、ＲＴＡ用多結晶シリコン層１４を絶縁膜１３の
上に形成した状態でＲＴＡを行うことにより、ＲＴＡの
後にはＲＴＡ用多結晶シリコン層１４を除去できるよう
にしている。
【００３１】〔参考例２〕 次に、本発明の参考例２に係る液晶表示パネルとして、
ガラス基板の表面上に光吸収層を直接設けたものについ
て、図４を参照して説明する。なお、この図において、
光吸収層周囲を除いて、他の構成は参考例１の液晶表示
パネルと同様であるので、対応する部位については同符
号を付してある。
ガラス基板の表面上に光吸収層を直接設けたものについ
て、図４を参照して説明する。なお、この図において、
光吸収層周囲を除いて、他の構成は参考例１の液晶表示
パネルと同様であるので、対応する部位については同符
号を付してある。
【００３２】図４に示す画素領域１ａにおいて、透明な
ガラス基板９の表面側に、光吸収層としてのボロンドー
プのＲＴＡ用多結晶シリコン層４１が形成されており、
その表面には熱酸化により形成されたシリコン酸化膜４
２（絶縁層）が形成されている。本例においては、この
シリコン酸化膜４２の表面上に、多結晶シリコン層１０
が形成されている。この多結晶シリコン層１０には、真
性の多結晶シリコン領域であるチャネル領域１１を除い
て、ｎ型の不純物としてのリンが導入されて、ソース領
域４およびドレイン領域７が形成されている。本例にお
いても、リンの導入は、多結晶シリコン層１０の表面側
に形成されたゲート酸化膜１２の上のゲート電極５をマ
スクとしたイオン注入により行われる。また、後述する
とおり、このイオン注入によって非晶質化した多結晶シ
リコン層１０の再結晶化および不純物の活性化も、実施
例１と同様にＲＴＡにより行われたものである。このた
め、ゲート電極５とソース領域４およびドレイン領域７
とのオーバーラップが小さくなっている。なお、ＴＦＴ
８の表面側には、シリコン酸化膜からなる層間絶縁膜１
３が堆積されており、その第１の接続孔１３ａと第２の
接続孔１３ｂとを介して、信号線２ａおよび画素電極６
が、それぞれ、ソース領域４およびドレイン領域７に導
電接続している。
ガラス基板９の表面側に、光吸収層としてのボロンドー
プのＲＴＡ用多結晶シリコン層４１が形成されており、
その表面には熱酸化により形成されたシリコン酸化膜４
２（絶縁層）が形成されている。本例においては、この
シリコン酸化膜４２の表面上に、多結晶シリコン層１０
が形成されている。この多結晶シリコン層１０には、真
性の多結晶シリコン領域であるチャネル領域１１を除い
て、ｎ型の不純物としてのリンが導入されて、ソース領
域４およびドレイン領域７が形成されている。本例にお
いても、リンの導入は、多結晶シリコン層１０の表面側
に形成されたゲート酸化膜１２の上のゲート電極５をマ
スクとしたイオン注入により行われる。また、後述する
とおり、このイオン注入によって非晶質化した多結晶シ
リコン層１０の再結晶化および不純物の活性化も、実施
例１と同様にＲＴＡにより行われたものである。このた
め、ゲート電極５とソース領域４およびドレイン領域７
とのオーバーラップが小さくなっている。なお、ＴＦＴ
８の表面側には、シリコン酸化膜からなる層間絶縁膜１
３が堆積されており、その第１の接続孔１３ａと第２の
接続孔１３ｂとを介して、信号線２ａおよび画素電極６
が、それぞれ、ソース領域４およびドレイン領域７に導
電接続している。
【００３３】かかる構造の液晶表示パネルのマトリック
スアレイの製造方法を、図５を参照して説明する。
スアレイの製造方法を、図５を参照して説明する。
【００３４】図５は、液晶パネル表示の製造方法の一部
を示す工程断面図である。
を示す工程断面図である。
【００３５】まず、図５（ａ）に示すように、ガラス基
板９の表面上にＣＶＤ法によりボロンドープの多結晶シ
リコン層を形成した後に、パターニングしてＲＴＡ用多
結晶シリコン層４１を形成し、その表面に熱酸化法、Ｃ
ＶＤ法などによりシリコン酸化膜４２を形成する。ここ
で、ＲＴＡ用多結晶シリコン層４１はＴＦＴ８の形成予
定領域に対応する領域に形成されている。
板９の表面上にＣＶＤ法によりボロンドープの多結晶シ
リコン層を形成した後に、パターニングしてＲＴＡ用多
結晶シリコン層４１を形成し、その表面に熱酸化法、Ｃ
ＶＤ法などによりシリコン酸化膜４２を形成する。ここ
で、ＲＴＡ用多結晶シリコン層４１はＴＦＴ８の形成予
定領域に対応する領域に形成されている。
【００３６】次に、図５（ｂ）に示すように、真性の多
結晶シリコン層１０ａを堆積させた後に、熱酸化を施し
て、ゲート酸化膜１２を形成する。
結晶シリコン層１０ａを堆積させた後に、熱酸化を施し
て、ゲート酸化膜１２を形成する。
【００３７】次に、図５（ｃ）に示すように、これらの
表面側にリンドープの多結晶シリコン層をＣＶＤ法によ
り形成した後、パターニングしてゲート電極５を残す。
この状態で、ゲート電極５をマスクとしてリンをイオン
注入して、ソース領域４およびドレイン領域７を導電化
する。ここで、ゲート電極５の直下の真性の多結晶シリ
コン部分がチャネル領域１１となる。この工程直後にお
いては、多結晶シリコン層１０は局部的に非晶質化し、
また不純物も活性化されていないため、満足な特性を示
すＴＦＴを構成していない。
表面側にリンドープの多結晶シリコン層をＣＶＤ法によ
り形成した後、パターニングしてゲート電極５を残す。
この状態で、ゲート電極５をマスクとしてリンをイオン
注入して、ソース領域４およびドレイン領域７を導電化
する。ここで、ゲート電極５の直下の真性の多結晶シリ
コン部分がチャネル領域１１となる。この工程直後にお
いては、多結晶シリコン層１０は局部的に非晶質化し、
また不純物も活性化されていないため、満足な特性を示
すＴＦＴを構成していない。
【００３８】次に、図５（ｄ）に示すように、これらの
表面側に、ＣＶＤ法により層間絶縁膜１３を堆積した状
態で、参考例１と同様に、ＲＴＡ装置を用いて、層間絶
縁膜１３の表面側からＲＴＡを施す。この工程において
は、ＲＴＡ用多結晶シリコン層４１が光エネルギーを吸
収して発熱し、この熱によって多結晶シリコン層１０が
アニールされる。
表面側に、ＣＶＤ法により層間絶縁膜１３を堆積した状
態で、参考例１と同様に、ＲＴＡ装置を用いて、層間絶
縁膜１３の表面側からＲＴＡを施す。この工程において
は、ＲＴＡ用多結晶シリコン層４１が光エネルギーを吸
収して発熱し、この熱によって多結晶シリコン層１０が
アニールされる。
【００３９】しかる後に、図４に示すように、層間絶縁
膜１３に、第１の接続孔１３ａおよび第２の接続孔１３
ｂを開口し、これらの接続孔１３ａ，１３ｂを介して、
信号線２ａおよび画素電極６を、それぞれソース領域４
およびドレイン領域７に導電接続させる。
膜１３に、第１の接続孔１３ａおよび第２の接続孔１３
ｂを開口し、これらの接続孔１３ａ，１３ｂを介して、
信号線２ａおよび画素電極６を、それぞれソース領域４
およびドレイン領域７に導電接続させる。
【００４０】以上のとおり、本例においては、ガラス基
板９全体のうちの、ＲＴＡを施す多結晶シリコン１０ａ
の形成領域を含むようにＲＴＡ用多結晶シリコン４１を
設ける。これにより、透明なガラス基板９であっても、
必要な領域の熱吸収度を高めることによってＲＴＡを可
能としている。従って、ＲＴＡの採用をすることによ
り、スループットを高めて生産性の向上を実現すると共
に、不純物の横拡散を抑制して寄生容量を低減し、表示
の品位を高めている。また、短チャネル化を実現するこ
とによって、画面の大型化および高精細化も可能として
いる。
板９全体のうちの、ＲＴＡを施す多結晶シリコン１０ａ
の形成領域を含むようにＲＴＡ用多結晶シリコン４１を
設ける。これにより、透明なガラス基板９であっても、
必要な領域の熱吸収度を高めることによってＲＴＡを可
能としている。従って、ＲＴＡの採用をすることによ
り、スループットを高めて生産性の向上を実現すると共
に、不純物の横拡散を抑制して寄生容量を低減し、表示
の品位を高めている。また、短チャネル化を実現するこ
とによって、画面の大型化および高精細化も可能として
いる。
【００４１】
【実施例】次に、本発明の実施例を説明する。
【００４２】参考例１および参考例２は、いずれもマト
リックスアレイの画素領域に形成するＴＦＴに対するア
ニール工程であったが、マトリックスアレイの駆動部が
同一の透明基板１０に形成されている場合には、この駆
動部の半導体素子に光吸収層を形成してアニールを施し
てもよい。
リックスアレイの画素領域に形成するＴＦＴに対するア
ニール工程であったが、マトリックスアレイの駆動部が
同一の透明基板１０に形成されている場合には、この駆
動部の半導体素子に光吸収層を形成してアニールを施し
てもよい。
【００４３】ところで、通常、駆動部には回路パターン
が形成されているため、光吸収効率が高いので、この領
域での不純物の活性化および多結晶シリコン層の再結晶
化のためのＲＴＡは、光吸収層を設けなくとも行うこと
ができる。それでも、駆動部においては、図６に示すよ
うに回路パターンの密度の高低があり、アニール度がば
らつく。
が形成されているため、光吸収効率が高いので、この領
域での不純物の活性化および多結晶シリコン層の再結晶
化のためのＲＴＡは、光吸収層を設けなくとも行うこと
ができる。それでも、駆動部においては、図６に示すよ
うに回路パターンの密度の高低があり、アニール度がば
らつく。
【００４４】図６は駆動部の回路パターンの概念図であ
り、図６（ａ）に一点鎖線で示す領域Ｂ、または、図６
（ｂ）に一点鎖線で示す領域Ｃのように、回路パターン
５０が存在しない領域があって、これらの領域の周囲は
回路パターン５０の密度が低い領域となっている。ここ
で、回路パターン５０が高密度の領域では、ＲＴＡの光
エネルギーが吸収されやすいが、回路パターン５０が低
密度の領域では、ＲＴＡの光エネルギーが吸収されにく
い。このため、ＲＴＡを行うにあたり、回路パターン５
０が高密度な領域にＲＴＡ条件を設定すると、回路パタ
ーン５０が低密度の領域では、温度が所定の温度まで上
昇せず、アニール不足になる。これに対し、回路パター
ン５０が低密度の領域にＲＴＡ条件を設定すると、回路
パターン５０が高密度の領域では、過熱状態になって、
例えば、多結晶シリコンに損傷や溶融などが発生してし
まう。
り、図６（ａ）に一点鎖線で示す領域Ｂ、または、図６
（ｂ）に一点鎖線で示す領域Ｃのように、回路パターン
５０が存在しない領域があって、これらの領域の周囲は
回路パターン５０の密度が低い領域となっている。ここ
で、回路パターン５０が高密度の領域では、ＲＴＡの光
エネルギーが吸収されやすいが、回路パターン５０が低
密度の領域では、ＲＴＡの光エネルギーが吸収されにく
い。このため、ＲＴＡを行うにあたり、回路パターン５
０が高密度な領域にＲＴＡ条件を設定すると、回路パタ
ーン５０が低密度の領域では、温度が所定の温度まで上
昇せず、アニール不足になる。これに対し、回路パター
ン５０が低密度の領域にＲＴＡ条件を設定すると、回路
パターン５０が高密度の領域では、過熱状態になって、
例えば、多結晶シリコンに損傷や溶融などが発生してし
まう。
【００４５】そこで、本例においては、領域Ｂや領域Ｃ
に、光吸収層としてのダミー回路パターン５１，５２を
設けておく。これにより、駆動部のパターン密度が均等
化され、ＲＴＡを採用しても、駆動部全体が均一に温度
上昇し、過不足なく安定なアニールを行うことができ
る。ここで、ダミー回路パターン５１，５２は、この駆
動部の回路パターン５０と同時に形成されたものであ
り、別工程において形成されたものではない。従って、
工程数を増加させることなく、ＲＴＡを採用可能な駆動
部の構成とすることができる。その結果、画素領域およ
び駆動部のいずれに対しても最適な条件でのＲＴＡが可
能になり、各領域のＴＦＴに対して、寄生容量の低減お
よび短チャネル化が実現でき、走査速度を高めることが
できるので、画面が大型化や高精細化されて画素数が増
えても、表示動作が追従する。
に、光吸収層としてのダミー回路パターン５１，５２を
設けておく。これにより、駆動部のパターン密度が均等
化され、ＲＴＡを採用しても、駆動部全体が均一に温度
上昇し、過不足なく安定なアニールを行うことができ
る。ここで、ダミー回路パターン５１，５２は、この駆
動部の回路パターン５０と同時に形成されたものであ
り、別工程において形成されたものではない。従って、
工程数を増加させることなく、ＲＴＡを採用可能な駆動
部の構成とすることができる。その結果、画素領域およ
び駆動部のいずれに対しても最適な条件でのＲＴＡが可
能になり、各領域のＴＦＴに対して、寄生容量の低減お
よび短チャネル化が実現でき、走査速度を高めることが
できるので、画面が大型化や高精細化されて画素数が増
えても、表示動作が追従する。
【００４６】画素領域と駆動部のように、透明部分が面
積を大きく占める領域と、透明部分の面積が狭い領域と
が、同一ガラス基板に形成されている場合であっても、
各領域に対して同時にアニールしながら、しかも各領域
の実質的なアニール条件を制御できる。従って、画素領
域に対するＲＴＡの条件を相対的に弱めることによっ
て、この領域の結晶化を抑えて、この領域における漏れ
電流を低減するなど、駆動部および画素領域に合致した
特性のＴＦＴを得ることもできる。なお、マトリックス
アレイを構成する各部位の材質および形状などは、液晶
表示パネルの用途、構造などに応じて、最適な条件に設
定されるべき性質のものである。また、ＲＴＡをイオン
注入後の不純物の活性化および多結晶シリコンの再結晶
化の他にも、アニールが必要な工程であれば、いずれの
工程にも適用できる。
積を大きく占める領域と、透明部分の面積が狭い領域と
が、同一ガラス基板に形成されている場合であっても、
各領域に対して同時にアニールしながら、しかも各領域
の実質的なアニール条件を制御できる。従って、画素領
域に対するＲＴＡの条件を相対的に弱めることによっ
て、この領域の結晶化を抑えて、この領域における漏れ
電流を低減するなど、駆動部および画素領域に合致した
特性のＴＦＴを得ることもできる。なお、マトリックス
アレイを構成する各部位の材質および形状などは、液晶
表示パネルの用途、構造などに応じて、最適な条件に設
定されるべき性質のものである。また、ＲＴＡをイオン
注入後の不純物の活性化および多結晶シリコンの再結晶
化の他にも、アニールが必要な工程であれば、いずれの
工程にも適用できる。
【００４７】なお、各層を構成するシリコン層として
は、多結晶シリコン層の他に、アモルファスシリコン層
を用いてもよい。
は、多結晶シリコン層の他に、アモルファスシリコン層
を用いてもよい。
【００４８】
【発明の効果】 本発明に係る液晶パネルにおいて
は、マトリックスアレイの駆動部の回路パターンが形成
されていない領域に光エネルギーを吸収可能なアニール
用光熱変換層が設けられているため、アニール工程で
は、光エネルギーが回路パターンの形成されていない領
域でもアニール用光熱変換層で効率良く熱に変換される
ので、駆動部全体が均一に昇温し、過不足なく安定なア
ニールを実現でき、液晶パネルの歩留まりの向上に資す
る。
は、マトリックスアレイの駆動部の回路パターンが形成
されていない領域に光エネルギーを吸収可能なアニール
用光熱変換層が設けられているため、アニール工程で
は、光エネルギーが回路パターンの形成されていない領
域でもアニール用光熱変換層で効率良く熱に変換される
ので、駆動部全体が均一に昇温し、過不足なく安定なア
ニールを実現でき、液晶パネルの歩留まりの向上に資す
る。
【００４９】 本発明に係る液晶パネルの製造方法に
おいては、駆動部の回路パターンと、その駆動部の回路
パターンが形成されていない領域にダミー回路パターン
を形成し、しかる後に駆動部の回路パターンの薄膜トラ
ンジスタのソース領域及びドレイン領域を形成すべきシ
リコン層に不純物を導入して光エネルギーによりアニー
ルするものであるから、ダミー回路パターンが光エネル
ギーを効率良く熱に変換するため、駆動部全体が均一に
昇温し、過不足なく安定なアニールを実現できる。液晶
パネルの歩留まりの向上に資する。
おいては、駆動部の回路パターンと、その駆動部の回路
パターンが形成されていない領域にダミー回路パターン
を形成し、しかる後に駆動部の回路パターンの薄膜トラ
ンジスタのソース領域及びドレイン領域を形成すべきシ
リコン層に不純物を導入して光エネルギーによりアニー
ルするものであるから、ダミー回路パターンが光エネル
ギーを効率良く熱に変換するため、駆動部全体が均一に
昇温し、過不足なく安定なアニールを実現できる。液晶
パネルの歩留まりの向上に資する。
【図１】本発明の参考例１に係る液晶表示パネルのマト
リックスアレイの一部を示す平面図である。
リックスアレイの一部を示す平面図である。
【図２】図１のＡ−Ａ線における断面図である。
【図３】（ａ）乃至（ｄ）のいずれも、本発明の参考例
１に係る液晶表示パネルのマトリックスアレイの製造工
程の一部を示す工程断面図である。
１に係る液晶表示パネルのマトリックスアレイの製造工
程の一部を示す工程断面図である。
【図４】本発明の参考例２に係る液晶表示パネルのマト
リックスアレイの一部を示す断面図である。
リックスアレイの一部を示す断面図である。
【図５】（ａ）乃至（ｄ）のいずれも、本発明の参考例
２に係る液晶表示パネルのマトリックスアレイの製造工
程の一部を示す工程断面図である。
２に係る液晶表示パネルのマトリックスアレイの製造工
程の一部を示す工程断面図である。
【図６】（ａ），（ｂ）のいずれも本発明の実施例に係
る液晶表示パネルの駆動部の回路パターンの概念平面図
である。
る液晶表示パネルの駆動部の回路パターンの概念平面図
である。
１ａ，１ｂ・・・画素領域 ２ａ，２ｂ・・・信号線 ３ａ，３ｂ・・・ゲート線 ４・・・ソース領域 ５・・・ゲート電極 ６・・・画素電極 ７・・・ドレイン領域 ８・・・ＴＦＴ １０，１０ａ・・・多結晶シリコン層 １４，４１・・・ＲＴＡ用多結晶シリコン層（光吸収
層） ５０・・・回路パターン ５１，５２・・・ダミー回路パターン（光吸収層）
層） ５０・・・回路パターン ５１，５２・・・ダミー回路パターン（光吸収層）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/1368 H01L 27/12 H01L 29/786
Claims (2)
- 【請求項１】 基板上にマトリックスアレイ及び前記マ
トリックスアレイの駆動部が形成されてなる液晶パネル
において、前記マトリックスアレイの駆動部の回路パタ
ーンが形成されていない領域に光エネルギーを吸収可能
なアニール用光熱変換層が設けられていることを特徴と
する液晶表示パネル。 - 【請求項２】 基板上にマトリックスアレイ及び前記マ
トリックスアレイの駆動回部が形成されてなる液晶パネ
ルの製造方法において、前記駆動部の回路パターンと、
前記駆動部の回路パターンが形成されていない領域にダ
ミー回路パターンを形成し、しかる後に前記駆動部の回
路パターンの薄膜トランジスタのソース領域及びドレイ
ン領域を形成すべきシリコン層に不純物を導入して光エ
ネルギーによりアニールすることを特徴とする液晶パネ
ルの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21858491A JP3082332B2 (ja) | 1991-08-29 | 1991-08-29 | 液晶パネル及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21858491A JP3082332B2 (ja) | 1991-08-29 | 1991-08-29 | 液晶パネル及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0553143A JPH0553143A (ja) | 1993-03-05 |
| JP3082332B2 true JP3082332B2 (ja) | 2000-08-28 |
Family
ID=16722248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21858491A Expired - Lifetime JP3082332B2 (ja) | 1991-08-29 | 1991-08-29 | 液晶パネル及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3082332B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8253394B2 (en) | 2004-02-17 | 2012-08-28 | Hewlett-Packard Development Company, L.P. | Snubber circuit |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6790714B2 (en) | 1995-07-03 | 2004-09-14 | Sanyo Electric Co., Ltd. | Semiconductor device, display device and method of fabricating the same |
| JP3579316B2 (ja) | 1999-10-19 | 2004-10-20 | 三洋電機株式会社 | 半導体装置の製造方法 |
| JP2011091386A (ja) | 2009-09-24 | 2011-05-06 | Semiconductor Energy Lab Co Ltd | 熱処理装置、熱処理方法及び半導体装置の作製方法 |
| JP5161941B2 (ja) | 2010-09-08 | 2013-03-13 | 株式会社東芝 | 半導体装置の製造方法 |
-
1991
- 1991-08-29 JP JP21858491A patent/JP3082332B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8253394B2 (en) | 2004-02-17 | 2012-08-28 | Hewlett-Packard Development Company, L.P. | Snubber circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0553143A (ja) | 1993-03-05 |
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