JP2008066646A - アニール装置、アニール方法及び半導体装置の製造方法 - Google Patents
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Abstract
【課題】基板上の半導体装置における素子の電気的特性を概ね同じに揃える。
【解決手段】加熱部12と記憶部16と演算部17と制御部15とを具備するアニール装置を用いる。加熱部12は、複数の領域を有し、複数の領域の各々ごとにアニール温度の調整が可能である。記憶部16は、加熱対象の素子の形状的な特徴を示す形状パラメータとアニール温度と加熱対象の素子の電気的特性とを関連付けた実績データを記憶する。演算部17は、複数の領域の各々ごとに、基板上の製造中の当該領域に対応する素子の形状パラメータに基づいて、記憶部16を参照して、所望の電気的特性を得られるアニール温度)を決定する。制御部15は、記複数の領域の各々ごとに、決定されたアニール温度で当該領域に対応する素子を加熱するように加熱部12を制御する。
【選択図】図1
【解決手段】加熱部12と記憶部16と演算部17と制御部15とを具備するアニール装置を用いる。加熱部12は、複数の領域を有し、複数の領域の各々ごとにアニール温度の調整が可能である。記憶部16は、加熱対象の素子の形状的な特徴を示す形状パラメータとアニール温度と加熱対象の素子の電気的特性とを関連付けた実績データを記憶する。演算部17は、複数の領域の各々ごとに、基板上の製造中の当該領域に対応する素子の形状パラメータに基づいて、記憶部16を参照して、所望の電気的特性を得られるアニール温度)を決定する。制御部15は、記複数の領域の各々ごとに、決定されたアニール温度で当該領域に対応する素子を加熱するように加熱部12を制御する。
【選択図】図1
Description
本発明は、アニール装置、アニール方法及び半導体装置の製造方法に関し、特に半導体装置に関わるアニール装置、アニール方法及び半導体装置の製造方法に関する。
半導体装置の製造工程において、半導体装置に含まれる複数のトランジスタは、そのゲート長、ゲート酸化膜膜厚、サイドウォール膜厚等が製造時にばらつくと、閾値電圧やオン電流等のトランジスタ特性もばらついてしまう。すなわち、トランジスタの形状がばらつくと、トランジスタの電気的特性もばらつく問題がある。この問題は、製造ロット間やウェーハ間だけでなく、同一ウェーハ内でも発生することがあり、半導体装置の製造歩留まりの低下を招いてしまう。
この問題の対策として、製造工程におけるランプアニール工程でのアニール温度を変更することによりトランジスタ特性を制御する方法がある。例えば、特開2001−156010号公報に、ランプアニール装置とその処理温度制御システムが開示されている。このランプアニール装置は、ウェーハの処理室と、ウェーハを加熱するランプ部と、ウェーハの温度を測定する温度計とを具備する。ランプアニール装置は、更に、任意の製品の任意ランプアニール工程のトランジスタ特性データを記憶する記憶部と、データを演算する演算部と、記憶部よりデータを受け取りランプアニール装置を制御する制御部とを備える。かつ、前記ランプ部は複数のゾーンに分割されており、それぞれのゾーンごとに出力の調整が可能である。それとともに、前記温度計は、ウェーハの前記ランプ部の各ゾーンに対応する部分の温度を測定可能である。
この特開2001−156010号公報記載の技術では、ランプ部は、同心円状の複数ゾーンに分割され、複数のゾーンの各々ごとにアニール温度を調整可能である。そして、前工程までのトランジスタの出来映え(形状等)に基づいて、閾値電圧を予測し、予測された閾値電圧が所望の値になるように、各ゾーンのアニール温度の調整(制御)を行っている。これにより、同一ウェーハ内でトランジスタの電気的特性がばらつく状況を改善できる。
関連する技術として、特開平11−3868号公報に、ランプアニール装置およびランプアニール方法が開示されている。このランプアニール装置は、半導体ウェーハを熱処理する。ランプアニール装置は、サセプタまたは台座と、複数の接触式温度センサーと、複数のランプとを有する。サセプタは、前記半導体ウェーハを処理室に搬入、取り出し、かつ、保持したまま処理する為のものである。台座は、処理室内で前記半導体ウェーハを保持する。複数の接触式温度センサーは、前記サセプタまたは台座に埋め込まれ、半導体ウェーハ搭載表面にその温度検知部を露出させる。これら温度センサーからの信号により各ランプへ供給される電力を個別に制御可能とする。
上記の特開2001−156010号公報で示されるランプアニール装置は、同心円状のゾーンごとにランプ温度の制御を行うことによりウェーハ面内のトランジスタの電気的特性を調整している。しかし、最近の基板(半導体ウェーハ)の大口径化に伴い、電気的特性は必ずしも同心円状にばらつくとは限らなくなってきている。例えば、ウェーハの中心部からはずれた同心円状ではない一部の領域が、他の領域と比較して、異なる電気的特性を有する場合が起こり得る。このような現象は、例えば、トランジスタ用の各種の膜を成膜するとき、成膜チャンバ内の原料ガス流量が不均一であったり、チャンバ内の部材の経時変化により放電が不均一である場合等が原因と考えられる。特に、最近の大口径半導体ウェーハでは、大面積に均一に成膜を行わなければならず、成膜条件の不均一の影響が顕著に現れる。ばらつきでが同心円状では無い場合、このランプアニール装置では、十分な調整が出来ず、歩留まり低下を招くことが考えられる。基板上のアニール温度をより緻密に制御可能な技術が望まれる。
特開平11−3868号公報で示されるランプアニール装置は、X方向に並んだ短冊状のゾーンごと、及びそれらと重なったY方向に並んだ短冊状のゾーンごとにランプ温度の制御を行うことによりウェーハ面内のトランジスタの電気的特性を調整している。しかし、これらのランプは、基本的に短冊状の温度制御を主としており、短冊の組み合わせで交差部分の温度制御も一見不可能ではないようにも見える。しかし、短冊における他の部分も同時に加熱されることから、基板上の各領域の温度を個別に所望の温度にするには、その制御が非常に複雑なると考えられ、ヒータが基板から大きく離れていることからも、十分な温度調整は困難であると推測される。基板上のアニール温度をより緻密に制御可能な技術が望まれる。
また、上記の特開2001−156010号公報で示されるランプアニール装置は、予測式を用いて閾値電圧を予測し、その予測された閾値電圧が所望の値になるように各ゾーンのアニール温度の調整(制御)を行っている。したがって、当該予測式どおりの閾値電圧が得られない場合には、予測式の見直しを行う必要が出て来て、迅速な対応を行うことが困難となる。温度制御の基準をより実際の製造に対応させることが可能な技術が望まれる。
以下に、発明を実施するための最良の形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための最良の形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
上記課題を解決するために、本発明のアニール装置は、加熱部(12)と、記憶部(16)と、演算部(17)と、制御部(15)とを具備する。加熱部(12)は、複数の領域を有し、複数の領域の各々ごとにアニール温度の調整が可能である。記憶部(16)は、加熱対象の素子の形状的な特徴を示す形状パラメータ(TOX、L、TSW)と、アニール温度(Tr)と、加熱対象の素子の電気的特性(Vt)とを関連付けた実績データを記憶する。演算部(17)は、複数の領域の各々ごとに、基板(8)上の当該領域に対応する位置にある製造中の素子(50)の形状パラメータ(TOX、L、TSW)に基づいて、記憶部(16)を参照して、所望の電気的特性(Vt0)を得られるアニール温度(Tr0)を決定する。制御部(15)は、記複数の領域の各々ごとに、決定されたアニール温度(Tr0)で当該領域に対応する位置にある素子を加熱するように加熱部(12)を制御する。
本発明では、基板(8)上の素子(50)の形状パラメータ(TOX、L、TSW)を複数の領域の各々ごとに取得し、その形状パラメータ(TOX、L、TSW)に基づいて、実績データを参照して、各領域における素子のアニール温度を決めている。過去の実際のアニール工程の結果である実績データを用いているので、温度制御の基準をより実際の製造(素子)に対応させることが可能となる。また、複数の領域を、同心円状の場合よりも緻密(例えば格子状)に設けることで、基板(8)上においてアニール温度をより緻密に制御することが可能となる。これらにより、基板(8)上の全ての素子において、概ね同じ電気的特性を得ることができる。
本発明により、基板上のアニール温度をより緻密に制御することが出来る。アニールの際、温度制御の基準をより実際の製造に対応させることが可能となる。それらにより、基板上に設けられた素子の電気的特性を、概ね同じに揃えることができる。
(第1の実施の形態)
以下、本発明のアニール装置、アニール方法及び半導体装置の製造方法の第1の実施の形態に関して、添付図面を参照して説明する。図1は、本発明のアニール装置の第1の実施の形態の構成を示すブロック図である。アニール装置2は、製造中の半導体装置を含んだ半導体基板を所望のアニール温度でアニールする。アニールは、ソース/ドレインの活性化アニールに例示される。アニール装置2は、ホストコンピュータ3に接続されている。アニール装置2は、加熱部12と制御装置11とを具備する。
以下、本発明のアニール装置、アニール方法及び半導体装置の製造方法の第1の実施の形態に関して、添付図面を参照して説明する。図1は、本発明のアニール装置の第1の実施の形態の構成を示すブロック図である。アニール装置2は、製造中の半導体装置を含んだ半導体基板を所望のアニール温度でアニールする。アニールは、ソース/ドレインの活性化アニールに例示される。アニール装置2は、ホストコンピュータ3に接続されている。アニール装置2は、加熱部12と制御装置11とを具備する。
加熱部12は、複数の領域を有し、その複数の領域の各々ごとにアニール温度Trの調整が可能である。そして、制御装置11の制御により、製造中の半導体装置を含んだ半導体基板において、その複数の領域の各々に対応する領域が設定されたアニール温度Trになるようにアニールを行う。加熱部12は、例えば、複数の領域に設けられた複数のランプヒータや、複数の領域に対応する半導体基板の領域上にレーザを走査するレーザ装置である。詳細は後述する。
制御装置11は、ホストコンピュータ3と通信を行うと共に、その指令に基づいて加熱部12のアニール工程の動作を制御する。制御装置11は、制御部15、記憶部16、演算部17を備える。
制御部15は、加熱部12を制御して、加熱部12の複数の領域に対応する半導体基板上の複数の領域の各々ごとに、演算部17で決定されたアニール温度Trで半導体基板のアニールを実行する。制御部15は、ホストコンピュータ3から各種指令(例示:アニール工程開始指令)や各種データ(例示:製品データ32−1、計測データ32−2、閾値電圧Vt、オン電流Ion、後述)を取得する。
記憶部16は、参照データ16−1を記憶している。
参照データ16−1は、量産製造時に、アニール温度Trを決定するために参照されるデータである。参照データ16−1は、量産製造に備えて事前に、製品の種類ごとに、評価用として形状パラメータ(例示:ゲート酸化膜の膜厚TOX、ゲート長L、サイドウォール膜厚TSW)を変えた複数のウェハを、アニール温度Trを変えて製造して、それら複数のウェハ上の素子の電気的特性(例示:閾値電圧Vt、オン電流Ion)を測定して得られる。参照データ16−1は、製品の種類と、半導体装置中の素子の実測された形状パラメータと、目標とする電気的特性の得られるアニール温度Tr0とを関連付けている。
参照データ16−1は、量産製造時に、アニール温度Trを決定するために参照されるデータである。参照データ16−1は、量産製造に備えて事前に、製品の種類ごとに、評価用として形状パラメータ(例示:ゲート酸化膜の膜厚TOX、ゲート長L、サイドウォール膜厚TSW)を変えた複数のウェハを、アニール温度Trを変えて製造して、それら複数のウェハ上の素子の電気的特性(例示:閾値電圧Vt、オン電流Ion)を測定して得られる。参照データ16−1は、製品の種類と、半導体装置中の素子の実測された形状パラメータと、目標とする電気的特性の得られるアニール温度Tr0とを関連付けている。
演算部17は、記憶部16に事前に準備され予め格納されている参照データ16−1を取得する。そして、半導体基板上の複数の領域の各々ごとに、参照データ16−1を参照して、計測データ32−2(後述)に基づいて、ランプ温度Trを決定する。
図2は、図1における加熱部12の構成の一例を示すブロック図である。ここでは、ランプヒータを用いた加熱部12を示している。すなわち、加熱部12は、チャンバ21、電源部22、センサ部23、複数のランプヒータ24及び複数のパイロメータ25を含んでいる。
チャンバ21は、アニール処理が行われる筐体である。内部において、保持装置(図示されず)により、複数のランプヒータ24と複数のパイロメータ25との間に半導体基板8を保持する。排気装置(図示されず)及びガス供給装置(図示されず)により、所望の雰囲気に置換可能である。
電源部22は、複数のランプヒータ24の各々ごとに、制御部15に指示された電流(又は電圧)を供給する。それにより、複数のランプヒータ24の各々は、電源部22から供給される電流(又は電圧)により発熱し、その熱で半導体基板8をアニールする。
複数のランプヒータ24の各々は、略格子状に配列された赤外線ランプヒータである。半導体基板8がチャンバ21に導入されたとき当該半導体基板8と近接するように設けられている。主に輻射熱で加熱対象を加熱するので、複数のランプヒータ24の各々は、対向する半導体基板8上の対応する位置を主に加熱することが出来る。すなわち、ランプヒータ24を個別に温度制御することで、そのランプヒータ24に対応する半導体基板8上の領域の温度を個別に制御することが出来る。
複数のパイロメータ25は、複数のランプヒータ24に対向して設けられている。すなわち、一つのランプヒータ24に対応して、そのランプヒータ24に対向する位置に、一つのパイロメータ25が設けられている。そして、そのランプヒータ24が半導体基板8の所定の領域を加熱するとき、そのランプヒータ24に対応する(対向する)パイロメータ25がその所定の領域の温度を測定する。複数のパイロメータ25の各々で計測された温度は、センサ部23へ出力される。
センサ部23は、複数のパイロメータ25の各々の出力を受信して、複数の領域の各々に関連付けて制御部15へ出力する。
図3は、図2におけるランプヒータ24の構成を示す平面図である。ここでは、円形の半導体基板8用の加熱部12について示している。加熱部12の複数のランプヒータ24は、格子状に配置されている。すなわち、加熱部12は、7行((a)〜(g))×7列((1)〜(7))の格子状の複数の領域に分割されている。円形の半導体基板8と概ね重なる37個の領域の各々にランプヒータ24が配置されている。この37個のランプヒータ24により、半導体基板8における37個の対応する領域が加熱される。その結果、円形の半導体基板8の概ね全面を加熱することが出来る。半導体基板8の下側には、37個のランプヒータ24と概ね同じ配置で37個のパイロメータ25が設けられている。
加熱部12をこのような構成にすることで、半導体基板8の複数の領域の各々のアニール温度を個別に制御することが可能となる。それにより、複数の領域の各々ごとに素子(例示:MOSトランジスタ)の形状等が異なる場合でも、各領域のアニール温度を個別に変更することで、素子の形状の相違を補償して概ね同一の電気的特性(例示:閾値電圧Vt、オン電流Ion)に制御することが出来る。
なお、37という数は一例であり、本発明がそれに制限されることはない。
なお、37という数は一例であり、本発明がそれに制限されることはない。
図1を参照して、ホストコンピュータ3は、半導体装置の製造において、製造に関わる各装置(アニール装置2、膜厚測定装置4、測長装置5、特性評価装置6を含む、他の装置は図示されず)に接続され、それらの制御を行う。ホストコンピュータ3は、制御部30、計測部31、記憶部32を含んでいる。
制御部30は、各装置(図示されず)を用いて、従来知られた方法(例示:半導体基板8の熱酸化)により、半導体基板8上にゲート酸化膜を形成するようにゲート酸化膜製造用の装置を制御する。次に、制御部30は、各装置(図示されず)を用いて、従来知られた方法により、半導体基板8上に半導体装置の素子としてのMOSトランジスタを形成するようにMOSトランジスタ製造用の装置を制御する。その後、制御部30は、半導体基板8をアニール装置2へ搬入し、アニール装置2がアニールを実行するように制御する。そして、制御部30は、各種装置(図示されず)を用いて、従来知られた方法により、アニール後の半導体基板8に所定の製造工程(例示:層間絶縁膜、配線等)を実行して半導体装置を形成するように当該所定の製造工程用の装置を制御する。
計測部31は、膜厚測定装置4を制御して、半導体基板8上に予め設定された複数の領域(半導体基板8上に予め設定された複数の位置、位置データで特定)の各々ごとに、上記MOSトランジスタ用のゲート酸化膜の膜厚TOXを計測する。計測部31は、半導体基板8の製造ロット番号及びウェア番号に基づいて、記憶部32の製品データ32−1を参照して製品の種類を取得する。そして、半導体基板8上の複数の領域の各々ごとに、半導体基板8の製品ロット番号と、製品の種類と、半導体基板8上の領域の位置を示す位置データ(x、y)と、計測されたゲート酸化膜の膜厚TOXとを互いに関連付けて、計測データ32−2として記憶部32に格納する。
計測部31は、更に、測長装置5を制御して、半導体基板8上の複数の領域の各々ごと(位置データごと)に、上記MOSトランジスタのゲート長L、及びサイドウォール膜厚TSWを計測する。計測部31は、半導体基板8上に設定された複数の領域の各々ごとに、製品ロット番号と位置データとに基づいて、既に格納されている計測データ32−2(製品ロット番号、製品の種類、位置データ(x、y)、ゲート酸化膜の膜厚TOX)に関連付けて、計測されたゲート長L及びサイドウォール膜厚TSWを追加して、計測データ32−2として記憶部32に格納する。更に、計測部31は、特性評価装置6を制御して、半導体基板8上の複数の領域の各々ごと(位置データごと)に、上記MOSトランジスタの閾値電圧Vtを計測する。
記憶部32は、製品データ32−1と計測データ32−2とを記憶している。製品データ32−1は、量産製造前に設定されたデータであり、製造ロット番号及びウェハ番号と、製品の種類とを関連付けている。製品の種類は、その製品におけるMOSトランジスタの形状に関するデータが含まれている。計測データ32−2は、量産製造中に計測部31に計測されたデータであり、製造ロット番号と、製品の種類と、半導体基板8上の位置と、半導体装置中の素子(例示:MOSトランジスタ)の実測された形状パラメータ(例示:ゲート酸化膜の膜厚TOX、ゲート長L、サイドウォール膜厚TSW)とを関連付けている。
膜厚測定装置4は、計測部31の制御により、MOSトランジスタのゲート酸化膜に用いられる絶縁膜の膜厚TOXを計測する。膜厚測定装置4は、エリプソメータに例示される。
測長装置5は、計測部31の制御により、MOSトランジスタのゲート長L及びサイドウォールの膜厚TSWを計測する。測長装置5は、測長SEM(Scanning Electron Microscope)に例示される。
特性評価装置6は、MOSトランジスタを含む半導体装置が完成した後、MOSトランジスタの閾値電圧Vtを計測する。
測長装置5は、計測部31の制御により、MOSトランジスタのゲート長L及びサイドウォールの膜厚TSWを計測する。測長装置5は、測長SEM(Scanning Electron Microscope)に例示される。
特性評価装置6は、MOSトランジスタを含む半導体装置が完成した後、MOSトランジスタの閾値電圧Vtを計測する。
図4は、本発明の半導体装置の製造方法で製造される半導体装置の一部の構成を示す断面図である。半導体装置は、図に示すような素子としてのMOSトランジスタ50を含む。MOSトランジスタ50は、ゲート電極51、ゲート酸化膜52、第1導電型(例示:n型)高濃度拡散層53、第1導電型(例示:n型)拡散層54、第1導電型(例示:n型)低濃度拡散層55、サイドウォール56を有する。ゲート酸化膜52は、第2導電型(例示:p型)の半導体基板8のチャネル領域C上に設けられている。ゲート電極51は、ゲート酸化膜52を覆うように設けられている。第1導電型(例示:n型)高濃度拡散層53、第1導電型(例示:n型)拡散層54及び第1導電型(例示:n型)低濃度拡散層55は、チャネル領域Cの両側に設けられ、ソース/ドレインを形成する。サイドウォール56は、ゲート電極51及びゲート酸化膜52の側面に設けられている。
ゲート酸化膜の膜厚TOXは、半導体基板8の表面からの膜厚である。ゲート長Lは、ゲート電極51のチャネル領域C方向の幅である。サイドウォール膜厚TSWは、半導体基板8の表面に平行な方向のサイドウォール56の膜厚である。これらの膜厚や長さの変動により、MOSトランジスタ50の閾値電圧Vt(又はオン電流Ion)の大きさが変動する。本発明では、製造されたMOSトランジスタ50の閾値電圧Vt(又はオン電流Ion)を、ソース/ドレイン(第1導電型高濃度拡散層53、第1導電型拡散層54及び第1導電型低濃度拡散層55)の活性化アニールのアニール温度により制御する。
図5は、記憶部32に格納された製品データの一例を示す表である。製品データ32−1は、製造ロット番号としての「ロットNo」と、各製造ロットで処理される複数のウェハの各々を特定するウェハ番号としての「ウェハNo」、製品の種類としての「種類」とを関連付けている。ここで、製造ロット番号は、半導体基板8の複数枚ごとに設定され、当該半導体基板8の組を特定する。ウェア番号は、一枚のウェハごとに設定され、当該ウェハを特定する。製品の種類は、半導体基板8上に製造される製品の種類を示し、その製品の種類ごとに、MOSトランジスタ50の形状パラメータが決まっている。したがって、製品の種類が特定されれば、ゲート酸化膜の膜厚TOX、ゲート長L、サイドウォール膜厚TSW及び閾値電圧Vtの設計値が特定される。すなわち、製品の種類には、それらの設計値(形状パラメータの目標値)が含まれている。
図6は、記憶部32に格納された計測データの一例を示す表である。計測データ32−2は、製造ロット番号としての「ロットNo」と、ウェハ番号としての「ウェハNo」と、製品の種類としての「種類」と、半導体基板8上の位置としての「位置」と、MOSトランジスタ50の実測された形状パラメータとしての「ゲート酸化膜の膜厚TOX」、「ゲート長L」、「サイドウォール膜厚TSW」とを関連付けている。
ここで、製造ロット番号、ウェハ番号及び製品の種類は、図5と同様である。半導体基板8上の位置は、加熱部12の複数のランプヒータ24の位置に対応する半導体基板8上の位置である。例えば、図3における(d)−(4)のランプヒータ24の中心の位置に対応する半導体基板8上の位置を原点(0、0)、(d)行の中心をx軸、(4)列の中心をy軸とした場合の座標(x、y)である。そして、ランプヒータ24一つについて、半導体基板8上に一つの位置(xi、yj)を対応させる。形状パラメータの「ゲート酸化膜の膜厚TOX」、「ゲート長L」、「サイドウォール膜厚TSW」は、図4で説明したとおりである。
すなわち、一つの「ロットNo」と「ウェハ番号」との組に対して、一つの「種類」、例えばランプヒータ24の個数分の「位置」、その「位置」のぞれぞれに対応して(ランプヒータ24の個数分の)「ゲート酸化膜の膜厚TOX」、「ゲート長L」及び「サイドウォール膜厚TSW」がそれぞれ記憶されている。
すなわち、一つの「ロットNo」と「ウェハ番号」との組に対して、一つの「種類」、例えばランプヒータ24の個数分の「位置」、その「位置」のぞれぞれに対応して(ランプヒータ24の個数分の)「ゲート酸化膜の膜厚TOX」、「ゲート長L」及び「サイドウォール膜厚TSW」がそれぞれ記憶されている。
図7は、記憶部16に格納された参照データの一例を示す表である。量産製造に備えて事前に用意された実績データとしての参照データ16−1は、製品の種類としての「種類」と、MOSトランジスタ50の実測された形状パラメータとしての「ゲート酸化膜の膜厚TOX」、「ゲート長L」、「サイドウォール膜厚TSW」と、アニール温度Tr0としての「アニール温度Tr0」とを関連付けている。ここでは、素子(MOSトランジスタ)の形状とアニール温度との関係が必要なので、製造ロット番号と半導体基板8上の位置は除かれている。
ここで、製品の種類、MOSトランジスタ50の実測された形状パラメータは、図6と同様である。アニール温度Tr0は、上記「種類」ごとに決定された、設計値の閾値電圧(所望の閾値電圧)Vt0になるためのアニール温度Tr0である。アニール温度Tr0は、量産製造に備えて事前に、製品の種類ごとに、評価用として形状パラメータを変えた複数のウェハを、アニール温度Trを変えて製造して、それら複数のウェハ上の素子の電気的特性を測定して得られる。
すなわち、一つの「種類」に対して、実測されたデータ数分の形状パラメータ「ゲート酸化膜の膜厚TOX」、「ゲート長L」、「サイドウォール膜厚TSW」及び「アニール温度Tr」、それら形状パラメータの数分の決定された「アニール温度Tr0」がそれぞれ記憶されている。
すなわち、一つの「種類」に対して、実測されたデータ数分の形状パラメータ「ゲート酸化膜の膜厚TOX」、「ゲート長L」、「サイドウォール膜厚TSW」及び「アニール温度Tr」、それら形状パラメータの数分の決定された「アニール温度Tr0」がそれぞれ記憶されている。
図8は、記憶16に格納された参照データの一例を示すグラフである。縦軸は設計値(目標値)の閾値電圧(所望の閾値電圧)Vt0になるためのアニール温度Tr0、横軸は形状パラメータ、例えばゲート長Lである。例えば、サイドウォール膜厚TSWを一定とした場合、ゲート酸化膜の膜厚TOXの薄い場合が曲線B1、厚い場合が曲線B3、中程の場合が曲線B2のようになることを示している。同様に、ゲート酸化膜の膜厚TOXを一定とした場合、サイドウォール膜厚TSWの薄い場合が曲線B1、厚い場合が曲線B3、中程の場合が曲線B2のようになることを示している。
図8において、横軸をサイドウォール膜厚TSWとすると、ゲート長L及びゲート酸化膜の膜厚TOXとの関係は以下のようになる。例えば、ゲート長Lを一定とした場合、ゲート酸化膜の膜厚TOXの薄い場合が曲線B1、厚い場合が曲線B3、中程の場合が曲線B2のようになることを示している。同様に、ゲート酸化膜の膜厚TOXを一定とした場合、ゲート長Lの短い場合が曲線B1、長い場合が曲線B3、中程の場合が曲線B2のようになることを示している。
図8において、横軸がゲート酸化膜の膜厚TOXとすると、サイドウォール膜厚TSW及びゲート長Lとの関係は以下のようになる。例えば、サイドウォール膜厚TSWを一定とした場合、ゲート長Lの短い場合が曲線B1、長い場合が曲線B3、中程の場合が曲線B2のようになることを示している。同様に、ゲート長Lを一定とした場合、サイドウォール膜厚TSWの薄い場合が曲線B1、厚い場合が曲線B3、中程の場合が曲線B2のようになることを示している。
参照データ16−1において、形状パラメータ(TOX、L及びTSW)及び設計値の閾値電圧Vt0になるためのアニール温度Tr0は、全て実物の半導体装置において計測された実測値(実績)のデータであり、予測式や理論式から求めたものではない。従って、そのような参照データ16−1を参照することで、アニール温度をより的確に決定することが出来る。
次に、本発明のアニール方法を適用した半導体装置の製造方法の第1の実施の形態について説明する。図9は、本発明のアニール方法を適用した半導体装置の製造方法の第1の実施の形態を示すフロー図である。
(1)ステップS01:
ホストコンピュータ3の制御部30は、各種装置(図示されず)を用いて、従来知られた方法(例示:基板8の熱酸化)により、半導体基板8上にゲート酸化膜を形成する。
(2)ステップS02:
計測部31は、膜厚測定装置4を制御して、半導体基板8上に予め設定された複数の領域(半導体基板8上に予め設定された複数の位置)の各々ごとに、ゲート酸化膜の膜厚TOXを計測する。
(3)ステップS03:
計測部31は、半導体基板8の製造ロット番号及びウェハ番号に基づいて、記憶部32の製品データ32−1を参照して製品の種類を取得する。そして、半導体基板8上の複数の領域の各々ごとに、半導体基板8の製品ロット番号及びウェハ番号と、製品の種類と、半導体基板8上の領域の位置を示す位置データ(x、y)と、計測されたゲート酸化膜の膜厚TOXとを互いに関連付けて、計測データ32−2として記憶部32に格納する。
(4)ステップS04:
制御部30は、各種装置(図示されず)を用いて、従来知られた方法により、図4に示すように、半導体装置の素子としてのMOSトランジスタ50用のゲート電極を半導体基板8上に形成する。
(5)ステップS05:
計測部31は、測長装置5を制御して、半導体基板8上の複数の領域の各々ごと(位置データごと)に、ゲート長Lを計測する。
(6)ステップS06:
計測部31は、半導体基板8上の複数の領域の各々ごとに、製品ロット番号及びウェハ番号と位置データとに基づいて、ステップS03で既に格納されている製品ロット番号及びウェハ番号、製品の種類、位置データ(x、y)、ゲート酸化膜の膜厚TOXに関連付けて、計測されたゲート長Lを追加して、計測データ32−2として記憶部32に格納する。
(7)ステップS07:
制御部30は、各種装置(図示されず)を用いて、従来知られた方法により、図4に示すように、半導体装置の素子としてのMOSトランジスタ50用のサイドウォールを半導体基板8上に形成する。
(8)ステップS08:
計測部31は、測長装置5を制御して、半導体基板8上の複数の領域の各々ごと(位置データごと)に、サイドウォール膜厚TSWを計測する。
(9)ステップS09:
計測部31は、半導体基板8上の複数の領域の各々ごとに、製品ロット番号及びウェハ番号と位置データとに基づいて、ステップS03、06で既に格納されている製品ロット番号及びウェハ番号、製品の種類、位置データ(x、y)、ゲート酸化膜の膜厚TOX及びゲート長Lに関連付けて、計測されたサイドウォール膜厚TSWを追加して、計測データ32−2として記憶部32に格納する。
(10)ステップS10:
制御部30は、アニール装置2へ指令を出力し、半導体基板8をアニール装置2へ搬入して、アニール装置2にアニールを実行させる。アニール装置2の制御部15は、ホストコンピュータ3の記憶部32から計測データ32−2(図6)を取得する。
(11)ステップS11:
演算部17は、記憶部16から参照データ16−1(図7、図8)を取得する。
(12)ステップS12:
演算部17は、半導体基板8上の複数の領域の各々ごとに、計測データ32−2(図6)に基づいて、参照データ16−1(図7、図8)を参照して、アニール温度Trを決定する。すなわち、計測データ32−2における製品の種類及びウェハ番号、位置データ(x、y)、ゲート酸化膜の膜厚TOX、ゲート長L及びサイドウォール膜厚TSWの特性を有するMOSトランジスタに対して、閾値電圧Vtが目標値Vt0となるアニール温度Tr0を参照データ16−1から抽出する。
(13)ステップS13:
制御部15は、半導体基板8上の複数の領域の各々ごとに、ステップS12で決定されたアニール温度Trで、所定の時間、加熱部12(例示:図2、図3)を用いたアニールを実行する。
(14)ステップS14:
ホストコンピュータ3の制御部30は、各種装置(図示されず)を用いて、従来知られた方法により、アニール後の半導体基板8に所定の製造工程(例示:層間絶縁膜、配線等)を実行して半導体装置を形成する。
(15)ステップS15:
計測部31は、半導体基板8上の複数の領域の各々ごと(位置データごと)に、MOSトランジス50タの閾値電圧Vtを計測する。
(1)ステップS01:
ホストコンピュータ3の制御部30は、各種装置(図示されず)を用いて、従来知られた方法(例示:基板8の熱酸化)により、半導体基板8上にゲート酸化膜を形成する。
(2)ステップS02:
計測部31は、膜厚測定装置4を制御して、半導体基板8上に予め設定された複数の領域(半導体基板8上に予め設定された複数の位置)の各々ごとに、ゲート酸化膜の膜厚TOXを計測する。
(3)ステップS03:
計測部31は、半導体基板8の製造ロット番号及びウェハ番号に基づいて、記憶部32の製品データ32−1を参照して製品の種類を取得する。そして、半導体基板8上の複数の領域の各々ごとに、半導体基板8の製品ロット番号及びウェハ番号と、製品の種類と、半導体基板8上の領域の位置を示す位置データ(x、y)と、計測されたゲート酸化膜の膜厚TOXとを互いに関連付けて、計測データ32−2として記憶部32に格納する。
(4)ステップS04:
制御部30は、各種装置(図示されず)を用いて、従来知られた方法により、図4に示すように、半導体装置の素子としてのMOSトランジスタ50用のゲート電極を半導体基板8上に形成する。
(5)ステップS05:
計測部31は、測長装置5を制御して、半導体基板8上の複数の領域の各々ごと(位置データごと)に、ゲート長Lを計測する。
(6)ステップS06:
計測部31は、半導体基板8上の複数の領域の各々ごとに、製品ロット番号及びウェハ番号と位置データとに基づいて、ステップS03で既に格納されている製品ロット番号及びウェハ番号、製品の種類、位置データ(x、y)、ゲート酸化膜の膜厚TOXに関連付けて、計測されたゲート長Lを追加して、計測データ32−2として記憶部32に格納する。
(7)ステップS07:
制御部30は、各種装置(図示されず)を用いて、従来知られた方法により、図4に示すように、半導体装置の素子としてのMOSトランジスタ50用のサイドウォールを半導体基板8上に形成する。
(8)ステップS08:
計測部31は、測長装置5を制御して、半導体基板8上の複数の領域の各々ごと(位置データごと)に、サイドウォール膜厚TSWを計測する。
(9)ステップS09:
計測部31は、半導体基板8上の複数の領域の各々ごとに、製品ロット番号及びウェハ番号と位置データとに基づいて、ステップS03、06で既に格納されている製品ロット番号及びウェハ番号、製品の種類、位置データ(x、y)、ゲート酸化膜の膜厚TOX及びゲート長Lに関連付けて、計測されたサイドウォール膜厚TSWを追加して、計測データ32−2として記憶部32に格納する。
(10)ステップS10:
制御部30は、アニール装置2へ指令を出力し、半導体基板8をアニール装置2へ搬入して、アニール装置2にアニールを実行させる。アニール装置2の制御部15は、ホストコンピュータ3の記憶部32から計測データ32−2(図6)を取得する。
(11)ステップS11:
演算部17は、記憶部16から参照データ16−1(図7、図8)を取得する。
(12)ステップS12:
演算部17は、半導体基板8上の複数の領域の各々ごとに、計測データ32−2(図6)に基づいて、参照データ16−1(図7、図8)を参照して、アニール温度Trを決定する。すなわち、計測データ32−2における製品の種類及びウェハ番号、位置データ(x、y)、ゲート酸化膜の膜厚TOX、ゲート長L及びサイドウォール膜厚TSWの特性を有するMOSトランジスタに対して、閾値電圧Vtが目標値Vt0となるアニール温度Tr0を参照データ16−1から抽出する。
(13)ステップS13:
制御部15は、半導体基板8上の複数の領域の各々ごとに、ステップS12で決定されたアニール温度Trで、所定の時間、加熱部12(例示:図2、図3)を用いたアニールを実行する。
(14)ステップS14:
ホストコンピュータ3の制御部30は、各種装置(図示されず)を用いて、従来知られた方法により、アニール後の半導体基板8に所定の製造工程(例示:層間絶縁膜、配線等)を実行して半導体装置を形成する。
(15)ステップS15:
計測部31は、半導体基板8上の複数の領域の各々ごと(位置データごと)に、MOSトランジス50タの閾値電圧Vtを計測する。
以上のようにして、素子を含む半導体装置が製造される。
本発明では、製造途中の半導体基板8上の素子(MOSトランジスタ50)の形状パラメータ(TOX、L、TSW)を複数の領域の各々ごとに取得し、その形状パラメータ(TOX、L、TSW)に基づいて、参照データ16−1を参照して、各領域におけるアニール温度Trを決めている。過去の実際のアニール工程の結果である参照データ16−1をアニール温度の決定に用いているので、温度制御の基準をより実際の製造(素子)に対応させることが可能となる。また、複数の領域を、同心円状の場合よりも緻密な格子状に設けているので、半導体基板8上においてアニール温度Trをより緻密に制御することが可能となる。これらにより、半導体基板8上の全ての素子において、概ね同じトランジスタ特性を得ることができる。
上記実施の形態では、ランプヒータを用いた加熱部12を用いているが、他の構成を有する加熱部12を用いることも可能である。図10は、図1における加熱部12の他の構成を示すブロック図である。加熱部12aは、レーザ発信器61、シャッタ62、ミラー63、64、パワーメータ65、パイロメータ66、X−Yステージ67、駆動部68、チャンバ69を含む。レーザ発信器61は、制御部15の制御に基づいて、加熱用のレーザを制御された出力で照射する。シャッタ62は、半導体基板8へのレーザの照射/停止を制御する。ミラー63、64は、所定の位置へレーザを導く。パワーメータ65は、レーザの出力を計測し、制御部15へ出力する。パイロメータ66は、レーザの照射された位置の温度を計測し、制御部15へ出力する。X−Yステージ67は、半導体基板8を保持する。駆動部68は、制御部15の制御に基づいて、X−Yステージ67をX方向及びY方向へ移動する。チャンバ69は、内部において基板8のアニール処理が行われる筐体である。排気装置(図示されず)及びガス供給装置(図示されず)により、所望の雰囲気に置換可能である。
制御部15は、パイロメータ66(及びパワーメータ65)の出力に基づいて、半導体基板8上の目標の領域が所望のアニール温度Trになるように、レーザ発信器61の出力を制御する。その際、制御部15は、レーザが半導体基板8上の複数の領域の各々を順番に(逐次)照射するように、駆動部68の動作を制御する。すなわち、制御部15は、レーザ発信器61の出力制御と、駆動部68のX−Yステージ67駆動制御とを同期させて行う。これにより、上記ステップS13において、制御部15は、半導体基板8上の複数の領域の各々ごとに、ステップS12で決定されたアニール温度Trで、所定の時間、加熱部12を用いたアニールを実行する。
このようにレーザを用いた加熱部12を適用した場合でも、ランプヒータを用いた場合と同様の効果を得ることができる。
上記実施の形態では、閾値電圧Vtを用いているが、他の電気的特性(トランジスタ特性)を用いることも可能である。例えば、オン電流Ionである。その場合、上記ステップS15では、複数の領域の各々ごとに、MOSトランジスタのオン電流Ionが計測される。
図11は、記憶部16に格納された参照データの他の例を示すグラフである。この参照データ16−1は、量産製造に備えて事前に、製品の種類ごとに、評価用として形状パラメータを変えた複数のウェハを、アニール温度Trを変えて製造して、それら複数のウェハ上の素子の電気的特性を測定して得られる。縦軸は設計値(目標値)のオン電流(所望のオン電流)Ion0になるためのアニール温度Tr0、横軸は形状パラメータ、例えばゲート長Lである。例えば、サイドウォール膜厚TSWを一定とした場合、ゲート酸化膜の膜厚TOXの薄い場合が曲線D1、厚い場合が曲線D3、中程の場合が曲線D2のようになることを示している。同様に、ゲート酸化膜の膜厚TOXを一定とした場合、サイドウォール膜厚TSWの薄い場合が曲線D1、厚い場合が曲線D3、中程の場合が曲線D2のようになることを示している。
図11において、横軸がサイドウォール膜厚TSWとした場合、ゲート長L及びゲート酸化膜の膜厚TOXとの関係は以下のようになる。例えば、ゲート長Lを一定とした場合、ゲート酸化膜の膜厚TOXの薄い場合が曲線D1、厚い場合が曲線D3、中程の場合が曲線D2のようになることを示している。同様に、ゲート酸化膜の膜厚TOXを一定とした場合、ゲート長Lの短い場合が曲線D1、長い場合が曲線D3、中程の場合が曲線D2のようになることを示している。
図11において、横軸がゲート酸化膜の膜厚TOXとした場合、ゲート長L及びサイドウォール膜厚TSWとの関係は以下のようになる。例えば、サイドウォール膜厚TSWを一定とした場合、ゲート長Lの短い場合が曲線D1、長い場合が曲線D3、中程の場合が曲線D2のようになることを示している。同様に、ゲート長Lを一定とした場合、サイドウォール膜厚TSWの薄い場合が曲線D1、厚い場合が曲線D3、中程の場合が曲線D2のようになることを示している。
このようにオン電流Ionを用いた場合でも、閾値電圧Vtを用いた場合と同様の効果を得ることができる。
(第2の実施の形態)
以下、本発明のアニール装置、アニール方法及び半導体装置の製造方法の第2の実施の形態に関して、添付図面を参照して説明する。第2の実施の形態は、量産製造時に計測される各種データ(例示:計測データ、決定されるアニール温度、測定された閾値電圧)に基づいて、参照データを更新する点で第1の実施の形態と異なる。
以下、本発明のアニール装置、アニール方法及び半導体装置の製造方法の第2の実施の形態に関して、添付図面を参照して説明する。第2の実施の形態は、量産製造時に計測される各種データ(例示:計測データ、決定されるアニール温度、測定された閾値電圧)に基づいて、参照データを更新する点で第1の実施の形態と異なる。
図12は、本発明のアニール装置の第2の実施の形態の構成を示すブロック図である。アニール装置2は、製造中の半導体装置を含んだ半導体基板を所望のアニール温度でアニールする。アニールは、ソース/ドレインの活性化アニールに例示される。アニール装置2は、ホストコンピュータ3に接続されている。アニール装置2は、加熱部12と制御装置11とを具備する。加熱部12は、図2及び図3の構成を含め第1の実施の形態と同様である。
制御装置11は、ホストコンピュータ3と通信を行うと共に、その指令に基づいて加熱部12のアニール工程の動作を制御する。制御装置11は、制御部15、記憶部16、演算部17、計測部18を備える。制御部15は、第1の実施の形態等同様である。
記憶部16は、参照データ16−1及び蓄積データ16−2を記憶している。
参照データ16−1は、量産製造時に、アニール温度Trを決定するために参照されるデータである。参照データ16−1は、量産製造に備えて事前に、製品の種類ごとに、評価用として形状パラメータ(例示:ゲート酸化膜の膜厚TOX、ゲート長L、サイドウォール膜厚TSW)を変えた複数のウェハを、アニール温度Trを変えて製造して、それら複数のウェハ上の素子の電気的特性(例示:閾値電圧Vt、オン電流Ion)を測定して得られる。参照データ16−1は、製品の種類と、半導体装置中の素子の実測された形状パラメータと、目標とする電気的特性の得られるアニール温度Tr0とを関連付けている。
参照データ16−1は、量産製造時に、アニール温度Trを決定するために参照されるデータである。参照データ16−1は、量産製造に備えて事前に、製品の種類ごとに、評価用として形状パラメータ(例示:ゲート酸化膜の膜厚TOX、ゲート長L、サイドウォール膜厚TSW)を変えた複数のウェハを、アニール温度Trを変えて製造して、それら複数のウェハ上の素子の電気的特性(例示:閾値電圧Vt、オン電流Ion)を測定して得られる。参照データ16−1は、製品の種類と、半導体装置中の素子の実測された形状パラメータと、目標とする電気的特性の得られるアニール温度Tr0とを関連付けている。
一方、蓄積データ16−2は、量産製造中に、計測部31等により実際に計測され、決定され及び取得された各種データ(例示:計測データ、決定されるアニール温度、測定された閾値電圧)である。製造ロット番号及びロット番号と、製品の種類と、半導体基板上の位置と、半導体装置中の素子(例示:MOSトランジスタ)の実測された形状パラメータ(例示:ゲート酸化膜の膜厚TOX、ゲート長L、サイドウォール膜厚TSW)と、アニール温度Trと、素子の電気的特性(例示:閾値電圧Vt、オン電流Ion)とを関連付けている。量産製造時に、この蓄積データ16−2に基づいて、参照データ16−1はリアルタイムで更新される。
演算部17は、記憶部16に事前に準備され予め格納されている参照データ16−1を取得する。そして、半導体基板上の複数の領域の各々ごとに、参照データ16−1を参照して、計測データ32−2に基づいて、ランプ温度Trを決定する。更に、演算部17は、半導体基板上の複数の領域の各々ごとに、計測データ32−2とランプ温度Trとを関連付けて、量産製造中に計測、決定され取得された蓄積データ16−2として記憶部16に格納する。演算部17は、更に、蓄積データ16−2に基づいて、参照データ16−1を量産製造中にリアルタイムに更新する。
計測部18は、半導体基板上の複数の領域の各々ごとの閾値電圧Vt(又はオン電流Ion)を、制御部15を介してホストコンピュータ3から取得する。そして、半導体基板上の複数の領域の各々ごとに、計測された閾値電圧Vtを、蓄積データ16−2に追加して、改めて量産製造中に計測、決定され取得された蓄積データ16−2として記憶部16に格納する。
ホストコンピュータ3、膜厚測定装置4、測長装置5、特性評価装置6の構成は第1の実施の形態と同様である。
図4の本発明の半導体装置の製造方法で製造される半導体装置の一部の構成、図5の記憶部32に格納された製品データの一例、図6の記憶部32に格納された計測データの一例については、それぞれ第1の実施の形態と同様である。
図13は、記憶部16に格納された蓄積データの一例を示す表である。蓄積データ16−2は、製造ロット番号としての「ロットNo」と、ウェハ番号としての「ウェハNo」と、製品の種類としての「種類」と、半導体基板8上の位置としての「位置」と、MOSトランジスタ50の実測された形状パラメータとしての「ゲート酸化膜の膜厚TOX」、「ゲート長L」、「サイドウォール膜厚TSW」と、アニール温度Trとしての「アニール温度Tr」と、閾値電圧Vtとしての「閾値電圧Vt」とを関連付けている。
ここで、製造ロット番号、ウェハ番号、製品の種類、半導体基板8上の位置、MOSトランジスタ50の実測された形状パラメータは、図6と同様である。アニール温度Trは、計測データ32−2に基づいて、参照データ16−1を参照して、上記「位置」ごとに決定されたアニール温度である。閾値電圧Vtは、アニール工程後に半導体装置が完成したときに上記「位置」ごとに計測された閾値電圧である。
すなわち、一つの「ロットNo」と「ウェハ番号」との組に対して、一つの「種類」、例えばランプヒータ24の個数分の「位置」、その「位置」のぞれぞれに対応して(ランプヒータ24の個数分の)「ゲート酸化膜の膜厚TOX」、「ゲート長L」、「サイドウォール膜厚TSW」、「アニール温度Tr」及び「閾値電圧Vt」がそれぞれ記憶されている。
すなわち、一つの「ロットNo」と「ウェハ番号」との組に対して、一つの「種類」、例えばランプヒータ24の個数分の「位置」、その「位置」のぞれぞれに対応して(ランプヒータ24の個数分の)「ゲート酸化膜の膜厚TOX」、「ゲート長L」、「サイドウォール膜厚TSW」、「アニール温度Tr」及び「閾値電圧Vt」がそれぞれ記憶されている。
図14は、記憶部16に格納された蓄積データの一例を示すグラフである。縦軸は閾値電圧Vt(目標値はVt0)、横軸はアニール温度Trである。例えば、ゲート長L及びサイドウォール膜厚TSWを一定とした場合、ゲート酸化膜の膜厚TOXの薄い場合が曲線A1、厚い場合が曲線A3、中程の場合が曲線A2のようになることを示している。同様に、サイドウォール膜厚TSW及びゲート酸化膜の膜厚TOXを一定とした場合、ゲート長Lの短い場合が曲線A1、長い場合が曲線A3、中程の場合が曲線A2のようになることを示している。同様に、ゲート酸化膜の膜厚TOX及びゲート長Lを一定とした場合、サイドウォール膜厚TSWの薄い場合が曲線A1、厚い場合が曲線A3、中程の場合が曲線A2のようになることを示している。
図7及び図8で示される記憶部16に格納された参照データの一例については、第1の実施の形態と同様である。ただし、後述されるように、蓄積データ16−2に基づいて新たに生成されるデータが参照データ16−1に追加されて、その参照データ16−1が更新される。
次に、本発明のアニール方法を適用した半導体装置の製造方法の第2の実施の形態について説明する。図15は、本発明のアニール方法を適用した半導体装置の製造方法の第2の実施の形態を示すフロー図である。
(1)ステップS01〜ステップS12:
第1の実施の形態と同様である。
(2)ステップS20:
演算部17は、半導体基板8上の複数の領域の各々ごとに、計測データ32−2(製品ロット番号及びウェハ番号、製品の種類、位置データ(x、y)、ゲート酸化膜の膜厚TOX、ゲート長L及びサイドウォール膜厚TSW)と、決定されたアニール温度Trとを関連付けて、蓄積データ16−2(図13、図14)として記憶部16に格納する。
(3)ステップS13〜ステップS15:
第1の実施の形態と同様である。
(4)ステップS22:
アニール装置2の制御部15は、ホストコンピュータ3から、半導体基板8上の複数の領域の各々ごと(位置データごと)の閾値電圧Vtを取得する。そして、計測部18は、半導体基板8上の複数の領域の各々ごとに、製品ロット番号及びウェハ番号と位置データとに基づいて、ステップS21で既に格納されている製品ロット番号及びウェハ番号、製品の種類、位置データ(x、y)、ゲート酸化膜の膜厚TOX、ゲート長L、サイドウォール膜厚TSW及びランプ温度Trに関連付けて、計測された閾値電圧Vtを追加して、蓄積データ16−2として記憶部16に格納する。
(5)ステップS23:
演算部17は、蓄積データ16−2(図13、図14)に基づいて、参照データ16−1(図7、図8)に追加するための(参照データ16−1更新用の)データを生成する。
その生成方法は、まず図13に例示される蓄積データ16−2に基づいて、図14に示すようなグラフを生成する。ここで、目標とする閾値電圧Vt0は「種類」から特定される。次に、当該グラフを参照して、各形状パラメータ(「ゲート酸化膜の膜厚TOX」、「ゲート長L」、「サイドウォール膜厚TSW」)を有するMOSトランジスタにおいて、閾値電圧Vt0となるようなアニール温度Tr0を抽出する。そして、形状パラメータと閾値電圧Vt0となるようなアニール温度Tr0との関係を示す図8のようなグラフを生成する。これが、最終的に参照データ16−1に追加するためのデータとなる。ただし、演算部17は、このような生成方法を数値計算で実行する。
(6)ステップS24:
演算部17は、生成された参照データ16−1に追加するためのデータを記憶部16に格納して、参照データ16−1を更新する。記憶部16において更新された参照データ16−1は、ステップS11で取得され(フィードバックされ)、ステップS12で利用されることで、その後の半導体装置の製造において有効利用される。
(1)ステップS01〜ステップS12:
第1の実施の形態と同様である。
(2)ステップS20:
演算部17は、半導体基板8上の複数の領域の各々ごとに、計測データ32−2(製品ロット番号及びウェハ番号、製品の種類、位置データ(x、y)、ゲート酸化膜の膜厚TOX、ゲート長L及びサイドウォール膜厚TSW)と、決定されたアニール温度Trとを関連付けて、蓄積データ16−2(図13、図14)として記憶部16に格納する。
(3)ステップS13〜ステップS15:
第1の実施の形態と同様である。
(4)ステップS22:
アニール装置2の制御部15は、ホストコンピュータ3から、半導体基板8上の複数の領域の各々ごと(位置データごと)の閾値電圧Vtを取得する。そして、計測部18は、半導体基板8上の複数の領域の各々ごとに、製品ロット番号及びウェハ番号と位置データとに基づいて、ステップS21で既に格納されている製品ロット番号及びウェハ番号、製品の種類、位置データ(x、y)、ゲート酸化膜の膜厚TOX、ゲート長L、サイドウォール膜厚TSW及びランプ温度Trに関連付けて、計測された閾値電圧Vtを追加して、蓄積データ16−2として記憶部16に格納する。
(5)ステップS23:
演算部17は、蓄積データ16−2(図13、図14)に基づいて、参照データ16−1(図7、図8)に追加するための(参照データ16−1更新用の)データを生成する。
その生成方法は、まず図13に例示される蓄積データ16−2に基づいて、図14に示すようなグラフを生成する。ここで、目標とする閾値電圧Vt0は「種類」から特定される。次に、当該グラフを参照して、各形状パラメータ(「ゲート酸化膜の膜厚TOX」、「ゲート長L」、「サイドウォール膜厚TSW」)を有するMOSトランジスタにおいて、閾値電圧Vt0となるようなアニール温度Tr0を抽出する。そして、形状パラメータと閾値電圧Vt0となるようなアニール温度Tr0との関係を示す図8のようなグラフを生成する。これが、最終的に参照データ16−1に追加するためのデータとなる。ただし、演算部17は、このような生成方法を数値計算で実行する。
(6)ステップS24:
演算部17は、生成された参照データ16−1に追加するためのデータを記憶部16に格納して、参照データ16−1を更新する。記憶部16において更新された参照データ16−1は、ステップS11で取得され(フィードバックされ)、ステップS12で利用されることで、その後の半導体装置の製造において有効利用される。
以上のようにして、素子を含む半導体装置が製造される。この場合にも第1の実施の形態と同様の効果を得ることができる。
本実施の形態では、更に、過去の実際のアニール工程の結果である参照データ16−1を、量産工程中の直近の過去の実際のアニール工程の結果で更新しつつ、アニール温度の決定に用いているので、温度制御の基準をより実際の製造(素子)に対応させることが可能となる。
また、第1の実施の形態と同様に、図10に示すレーザを用いた加熱部12を適用することが出来、ランプヒータを用いた場合と同様の効果を得ることができる。
上記実施の形態では、閾値電圧Vtを用いているが、他の電気的特性(トランジスタ特性)を用いることも可能である。例えば、オン電流Ionである。その場合、上記ステップS15では、複数の領域の各々ごとに、MOSトランジスタのオン電流Ionが計測される。ステップS22では、複数の領域の各々ごとに、計測されたオン電流Ionが蓄積データ16−2として格納される。ステップS23では、蓄積データ16−2に基づいて、参照データ16−1が生成される。
図16は、記憶部16に格納された蓄積データの他の例を示すグラフである。縦軸はオン電流Ion(目標値はIon0)、横軸はアニール温度Trである。例えば、ゲート長L及びサイドウォール膜厚TSWを一定とした場合、ゲート酸化膜の膜厚TOXの薄い場合が曲線C1、厚い場合が曲線C3、中程の場合が曲線C2のようになることを示している。
同様に、サイドウォール膜厚TSW及びゲート酸化膜の膜厚TOXを一定とした場合、ゲート長Lの短い場合が曲線C1、長い場合が曲線C3、中程の場合が曲線C2のようになることを示している。
同様に、ゲート酸化膜の膜厚TOX及びゲート長Lを一定とした場合、サイドウォール膜厚TSWの薄い場合が曲線C1、厚い場合が曲線C3、中程の場合が曲線C2のようになることを示している。
同様に、サイドウォール膜厚TSW及びゲート酸化膜の膜厚TOXを一定とした場合、ゲート長Lの短い場合が曲線C1、長い場合が曲線C3、中程の場合が曲線C2のようになることを示している。
同様に、ゲート酸化膜の膜厚TOX及びゲート長Lを一定とした場合、サイドウォール膜厚TSWの薄い場合が曲線C1、厚い場合が曲線C3、中程の場合が曲線C2のようになることを示している。
第1の実施の形態の場合と同様に、オン電流Ionを用いた場合でも、閾値電圧Vtを用いた場合と同様の効果を得ることができる。
本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変形又は変更され得ることは明らかである。
2 アニール装置
3 ホストコンピュータ
4 膜厚測定装置
5 測長装置
6 特性評価装置
8 基板
11 制御装置
12、12a 加熱部
15 制御部
16 記憶部
16−1 参照データ
16−2 蓄積データ
17 演算部
18 計測部
21 チャンバ
22 電源部
23 センサ部
24 ランプヒータ
25 パイロメータ
30 制御部
31 計測部
32 記憶部
32−1 製品データ
32−2 計測データ
51 ゲート電極
52 ゲート酸化膜
53 第1導電型高濃度拡散層
54 第1導電型拡散層
55 第1導電型低濃度拡散層
56 サイドウォール
61 レーザ発信器
62 シャッタ
63、64 ミラー
65 パワーメータ
66 パイロメータ
67 X−Yステージ
68 駆動部
69 チャンバ
3 ホストコンピュータ
4 膜厚測定装置
5 測長装置
6 特性評価装置
8 基板
11 制御装置
12、12a 加熱部
15 制御部
16 記憶部
16−1 参照データ
16−2 蓄積データ
17 演算部
18 計測部
21 チャンバ
22 電源部
23 センサ部
24 ランプヒータ
25 パイロメータ
30 制御部
31 計測部
32 記憶部
32−1 製品データ
32−2 計測データ
51 ゲート電極
52 ゲート酸化膜
53 第1導電型高濃度拡散層
54 第1導電型拡散層
55 第1導電型低濃度拡散層
56 サイドウォール
61 レーザ発信器
62 シャッタ
63、64 ミラー
65 パワーメータ
66 パイロメータ
67 X−Yステージ
68 駆動部
69 チャンバ
Claims (19)
- 複数の領域を有し、前記複数の領域の各々ごとにアニール温度の調整が可能な加熱部と、
加熱対象の素子の形状的な特徴を示す形状パラメータと、アニール温度と、前記加熱対象の素子の電気的特性とを関連付けた実績データを記憶する記憶部と、
前記複数の領域の各々ごとに、基板上の当該領域に対応する位置にある製造中の素子の前記形状パラメータに基づいて、前記記憶部を参照して、所望の電気的特性を得られるアニール温度を決定する演算部と、
前記複数の領域の各々ごとに、決定された前記アニール温度で当該領域に対応する位置にある素子を加熱するように前記加熱部を制御する制御部と
を具備する
アニール装置。 - 請求項1に記載のアニール装置において、
前記加熱部は、前記複数の領域が格子状に設けられている
アニール装置。 - 請求項2に記載のアニール装置において、
前記加熱部は、前記複数の領域に対応して設けられた複数のランプヒータを備える
アニール装置。 - 請求項2に記載のアニール装置において、
前記加熱部は、前記複数の領域の各々を加熱するレーザ加熱器を備える
アニール装置。 - 請求項1に記載のアニール装置において、
前記制御部は、
前記加熱後の前記素子に関する前記電気的特性と前記形状パラメータと前記アニール温度とを関連付けて前記記憶部に格納して、前記実績データを更新する
アニール装置。 - 請求項1乃至5のいずれか一項に記載のアニール装置において、
前記素子は、トランジスタであり、
前記電気的特性は、閾値電圧及びオン電流のいずれか一方であり、
前記形状パラメータは、ゲート長、サイドウォール膜厚及びゲート酸化膜膜厚である
アニール装置。 - (a)基板上に設定された複数の領域の各々ごとに計測された、製造中の素子の形状パラメータを取得する工程と、
(b)前記複数の領域の各々ごとに、前記形状パラメータに基づいて、加熱対象の素子の形状的な特徴を示す形状パラメータとアニール温度と前記加熱対象の素子の電気的特性とを関連付けた実績データを記憶する記憶部を参照して、所望の電気的特性を得られるアニール温度を決定する工程と、
(c)前記複数の領域の各々ごとに、決定された前記アニール温度で当該領域の前記素子を加熱する工程と
を具備する
アニール方法。 - 請求項7に記載のアニール方法において、
前記複数の領域は、格子状に設けられている
アニール方法。 - 請求項8に記載のアニール方法において、
前記(c)ステップは、
(c1)前記複数の領域の各々を、前記複数の領域に対応して格子状に配置された複数のランプヒータのうちの対応するもので加熱する工程を備える
アニール方法。 - 請求項8に記載のアニール方法において、
前記(c)ステップは、
(c2)前記複数の領域の各々を、レーザ加熱器のレーザ光と前記基板との相対的な位置関係を逐次変更して加熱する工程を備える
アニール方法。 - 請求項7に記載のアニール方法において、
(d)前記加熱後の前記素子について計測された電気的特性を取得する工程と、
(e)前記加熱後の前記素子における前記電気的特性と、前記素子における前記形状パラメータと、前記素子を加熱した前記アニール温度とを関連付けて前記記憶部に格納して、前記実績データを更新する工程と
を更に具備する
アニール方法。 - 請求項7乃至11のいずれか一項に記載のアニール方法において、
前記素子は、トランジスタであり、
前記電気的特性は、閾値電圧及びオン電流のいずれか一方であり、
前記形状パラメータは、ゲート長、サイドウォール膜厚及びゲート酸化膜膜厚である
アニール方法。 - (f)基板上に設定された複数の領域の各々ごとに、素子を製造する工程と、
(g)前記複数の領域の各々ごとに、前記素子の形状パラメータを計測する工程と、
(h)前記基板に対して、請求項7乃至12のいずれか一項に記載のアニール方法を実行する工程と、
(i)前記加熱後の前記素子について、前記電気的特性を取得する工程と
を具備する
半導体装置の製造方法。 - (a)基板上に設定された複数の領域の各々ごとに計測された、製造中の素子の形状パラメータを取得する工程と、
(b)前記複数の領域の各々ごとに、前記形状パラメータに基づいて、加熱対象の素子の形状的な特徴を示す形状パラメータとアニール温度と前記加熱対象の素子の電気的特性とを関連付けた実績データを記憶する記憶部を参照して、所望の電気的特性を得られるアニール温度を決定する工程と、
(c)前記複数の領域の各々ごとに、決定された前記アニール温度で当該領域の前記素子を加熱するように加熱装置を制御する工程と
を具備するアニール方法をコンピュータに実行させるプログラム。 - 請求項14に記載のプログラムにおいて、
前記複数の領域は、格子状に設けられている
プログラム。 - 請求項15に記載のプログラムにおいて、
前記(c)ステップは、
(c1)前記複数の領域の各々を、前記複数の領域に対応して格子状に配置された複数のランプヒータのうちの対応するもので加熱するように前記加熱装置を制御する工程を備える
プログラム。 - 請求項15に記載のプログラムにおいて、
前記(c)ステップは、
(c2)前記複数の領域の各々を、前記加熱装置としてのレーザ加熱器のレーザ光と前記基板との相対的な位置関係を逐次変更して加熱するように前記加熱装置を制御する工程を備える
プログラム。 - 請求項14に記載のプログラムにおいて、
(d)前記加熱後の前記素子について計測された電気的特性を取得する工程と、
(e)前記加熱後の前記素子における前記電気的特性と、前記素子における前記形状パラメータと、前記素子を加熱した前記アニール温度とを関連付けて前記記憶部に格納して、前記実績データを更新する工程と
を更に具備する
プログラム。 - 請求項14乃至18のいずれか一項に記載のプログラムにおいて、
前記素子は、トランジスタであり、
前記電気的特性は、閾値電圧及びオン電流のいずれか一方であり、
前記形状パラメータは、ゲート長、サイドウォール膜厚及びゲート酸化膜膜厚である
プログラム。
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2007
- 2007-09-11 US US11/853,183 patent/US20080064128A1/en not_active Abandoned
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