KR101310778B1 - 반도체 소자의 열적 평준화 방법 - Google Patents

반도체 소자의 열적 평준화 방법 Download PDF

Info

Publication number
KR101310778B1
KR101310778B1 KR1020110003020A KR20110003020A KR101310778B1 KR 101310778 B1 KR101310778 B1 KR 101310778B1 KR 1020110003020 A KR1020110003020 A KR 1020110003020A KR 20110003020 A KR20110003020 A KR 20110003020A KR 101310778 B1 KR101310778 B1 KR 101310778B1
Authority
KR
South Korea
Prior art keywords
change
die
reflectance
scale
substrate
Prior art date
Application number
KR1020110003020A
Other languages
English (en)
Other versions
KR20120007950A (ko
Inventor
천-슝 짜이
한-핀 청
밍-시 예
더-웨이 유
콴-유 천
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20120007950A publication Critical patent/KR20120007950A/ko
Application granted granted Critical
Publication of KR101310778B1 publication Critical patent/KR101310778B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H01L21/67115—Apparatus for thermal treatment mainly by radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67248—Temperature monitoring

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Recrystallisation Techniques (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Thin Film Transistor (AREA)

Abstract

반도체 소자와 제작방법이 제공된다. 일부 실시형태에 따르면, 기판의 후면을 따라 제1 열원이 배치되도록 후면 어닐링 공정이 이뤄진다. 다른 실시형태에 따르면, 상기 제1 열원이 기판 상에 적층된 반사방지 유전체(ARD)층과 조합되어 사용된다. 또 다른 실시형태에서, 상기 기판의 후면에 배치된 제1 열원에 더해 제2 열원이 상기 기판의 전면에 배치된다. 또 다른 실시형태에서, 상기 기판과 기판 전면 상의 제2 열원 사이에 열 차폐부가 위치될 수 있다. 또 다른 실시예에서, 상기 기판의 전면에 단일의 열원이 ARD층과 조합되어 사용될 수 있다. 열적 평준화 솔루션으로 어떤 어닐단계(RTA 또는 MSA 또는 둘 다)를 적용할 것인지 판단하기 위해 반사율 스캔을 실행할 수 있다.

Description

반도체 소자의 열적 평준화 방법{Thermal Leveling for Semiconductor Devices}
본 발명은 반도체 소자(semiconductor device)에 관한 것으로, 더 상세하게는 반도체 소자의 형성을 위한 열적 평준화(thermal leveling) 기술에 관한 것이다.
일반적으로, 반도체 소자는 하나 이상의 전도, 절연 및 반도체 층을 적층 및 패터닝(patterning)함으로써 함께 집적회로를 형성하는 트랜지스터, 레지스터, 커패시터 등과 같은 특정 장치로 형성하여 제조된다. 한 기술에 따르면, 반도체 박막을 도핑하여 재료의 전기적 특성을 변형한다. 일반적으로, 도핑이라 함은 이온을 반도체 재료 내부로 주입하는 공정이며, 이는 반도체층이 N-형 및/또는 P-형 이온으로 포격 되는 이온 주입 공정 또는 반도체 층이 형성됨과 함께 이온이 도입되는 인-시츄(in situ) 공정에 의해 수행된다.
도핑공정 이후에는 주입된 N-형 및/또는 P-형 이온을 활성화하기 위해 일반적으로 어닐링 공정이 수행된다. 그러나 어닐링 공정 수행시에, 웨이퍼의 각각의 다이(die)가 균일하게 가열되지 않는다는 것이 발견되었다. 때에 따라, 다이에 걸쳐 상당량의 온도변화를 보이기도 한다. 이러한 온도변화의 한 유형 중 규칙변화(systematic variation)는 중앙에서 외곽으로 뻗어나가는 동심원 형태와 같은 온도변화의 띠(band)를 야기한다. 또 다른 온도변화 유형으로는 불규칙변화(random variation)가 있으며 특정 패턴은 없다.
이와 같이 다이에 걸쳐 형성되는 온도변화는 예를 들어, 트랜지스터, 레지스터, 커패시터 등과 같이 다양한 전기소자들에 각기 다른 전기적 특성을 띠게 한다. 예를 들어, 제1 구역(예.다이의 가장자리들)이 제2 구역(예. 다이의 중앙)에 비해 상당히 낮은 온도로 가열되었을 경우, 상기 제2 구역의 도판트의 활성화가 충분히 이루어지지 않을 수 있으며, 이는 제1 구역에 비교해서 저항이 증가되고 회로 딜레이가 커진다. 따라서, 단순히 다이 상의 다양한 부분들의 위치에 따라 집적회로의 다양한 부분들이 각기 다른 전기적 특성을 띠게 될 수도 있는 것이다.
상기 문제점 및 기타 문제점들은 다이에 걸친 온도변화를 축소하기 위한 온도-평준화(leveling) 기술을 제공하는 본 게시의 실시예에 의해 대체적으로 축소, 해결 및 혹은 예방된다.
일 실시형태에 따르면, 규칙변화 또는 불규칙변화로 특징지어지는 반사율 변화(reflectivity variation)를 판단하기 위하여 다이 상으로 반사율 스캔(reflectivity scan)이 수행된다. 상기 불규칙변화는 추가적으로 변화의 상대적 스케일(scale)을 특징으로 한다. 변화의 유형 및/또는 스케일에 기준하여, RTA 또는 MSA 어닐링 공정을 위한 반사율 유도 변화에 대한 솔루션이 결정된다.
일 실시형태에 따르면, 후면열원(backside heat source)이 사용된다. 다른 실시형태의 경우, 전면열원(front side heat)과 함께 반사방지부착(anti-reflection deposition; ARD)층이 사용된다. 또 다른 실시형태에 따르면, 열 흡수층과 함께 또는 열 흡수층 없이 후면열원이 활용된다. 또 다른 실시예에 따르면, 전면 및 후면열원과 함께 ARD층이 활용된다. 또 다른 실시예에 따르면, 전면 및 후면열원과 함께 ARD층 및 열 차폐부가 활용된다. 기타 다른 실시예가 게시된다.
본 발명과 발명에 따른 개선의 상세한 이해를 위하여 아래 도면을 참조하여 상술하기로 한다:
도 1은 일 실시예에 따른 다이 상의 반사율 변화 유형을 판단하기 위한 공정의 흐름도이다.
도 2는 규칙변화(systematic variation)를 보이는 다이 상의 반사율 스캔을 나타낸 것이다.
도 3은 불규칙변화(random variation)를 보이는 다이 상의 반사율 스캔을 나타낸 것이다.
도 4는 일 실시예에 따른 후면 어닐링 공정을 도시한 것이다.
도 5는 반사방지(ARD)층을 가진 다이 상에서의 전면 어닐링 공정을 나타낸 것이다.
도 6은 ARD층과 결합하여 후면 어닐링 공정을 도시한 것이다.
도 7은 ARD층과 결합하여 양면 어닐링 작업을 도시한 것이다.
도 8은 ARD층 및 열 차폐층과 결합하여 양면 어닐링 작업을 도시한 것이다.
상기 도시된 실시형태들의 제조 및 사용에 대해 아래에 상세히 설명한다. 그러나, 본 게시 내용은 특정 문맥의 넓고 다양한 예에 실시될 수 있는 많은 진보적 개념들을 제공하기 위한 것임을 주지해야 한다. 기술된 특정 실시예들은 다양한 실시예들의 제조 및 사용에 대한 특정 방식을 도시하기 위한 목적일 뿐 본 게시물의 범주를 한정하기 위한 것이 아니다.
도 1은 일 실시형태 따른 기본 단계들을 도시하기 위한 공정의 흐름도이다. 개별 단계들에 관련하여서는 아래에 추가적으로 상세히 설명된다. 상기 공정은 단계 102로 시작하며, 이 단계에서는 집적회로 다이의 반사율 스캔이 수행된다. 집적회로 다이에 걸친 반사율의 변화는 온도변화에 큰 영향을 미치는 것으로 밝혀졌다. 집적회로 다이의 반사율은 트랜지스터, 레지스터, 커패시터등과 같은 소자의 사용재질 및 밀도 지수(factor)이다. 일반적으로, 반사율이 높은 지역일수록 반사율이 낮은 지역에 비해 더 낮은 온도를 보인다고 알려져 있다. 반사율이 높을수록 어닐링 공정 시에 열원으로부터 더 많은 양의 방사 에너지가 반사된다.
일 실시형태에 따르면, 상기 반사율 스캔은 제논(Xeon) 광원을 사용하여 이루어진다. 제논(Xeon) 광원은 약 250nm 내지 약 750nm 의 파장을 갖는 광대역 광원이다. 약 2.9μm 내지 약 50μm에 이르는 스폿 크기 및 약 20μm 내지 100μm에 이르는 측정지점 간의 구간거리(stepping distance)를 활용하여, 고해상도를 갖는 1차 또는 2차원 반사율 맵을 구할 수 있다. 상기 예에서와 같이, 약 20μm의 구간 크기(step size)로 약 20μm에 이르는 정확도의 반사율 맵을 구할 수 있다. 도 2를 참조하여 반사율 스캔의 일실시예에 대해 아래와 같이 설명한다.
스캔 방식과 광원은 여러가지 다른 유형이 사용될 수 있으나, 비교적으로 단파장의 광원을 사용하는 것이 바람직할 것이다.일반적으로, 파장이 짧을수록 반사율의 감도가 크고 집적회로 다이 상의 소자 밀도에 기준한 정확도가 더욱 크다. 따라서, 특정 적용시에 가장 적합하도록 더 짧거나 긴 파장의 기타 다른 광원을 사용할 수 있다.
다음으로, 단계 104에서는 상기 반사율 스캔의 결과가 특징지어진다. 아래 설명된 것과 같이, 웨이퍼의 어닐링을 위해 사용되는 방법 또는 기술은 다이에 의해 나타나는 변화의 유형에 따른다. 일 실시형태에 따르면, 상기 반사율 스캔, 즉, 다이에 의해 나타나는 온도변화의 표시는 규칙 또는 불규칙변화로 특징지어진다. 규칙변화는 예를 들어 동심원과 같이 일정 패턴을 나타내는 반사율 스캔을 가지는 반면, 불규칙변화는 특정 패턴이 없다. 불규칙변화의 예로는 다이에 걸쳐진 밴드 또는 반사율이 다른 임의 구역을 포함한다.
단계 106에서, mm 스케일로 변화가 규칙변화 또는 불규칙변화인지를 판단한다. 변화의 유형에 따라, RTA 또는 MSA에서 수행될 ODV 솔루션이 결정된다. 일반적으로, 규칙변화는 전형적으로 mm 스케일보다 더욱 큰 공간적 변화를 나타내는 반면, 불규칙변화는 mm 또는 이보다 작은 스케일(예.μm)의 공간적 변화를 나타낼 수 있다. 다이상의 변화가 mm 스케일의 불규칙변화 또는 규칙변화일 경우, RTA 공정에서 사용되는 ODV 솔루션은 효과적인 것으로 알려져 있다. 반면, mm 미만 스케일(예. μm 스케일) 상의 불규칙변화의 경우, MSA 공정에서 사용되는 ODV 솔루션이 다이 상의 변화를 감소시키는데 더욱 효과적이다. 따라서, 변화가 규칙적이거나 좀 더 큰(예. mm 스케일) 불규칙변화일 경우, 공정은 단계 108로 진행하여, 후면가열, 양면가열, 열 차폐막 및/또는 반사방지부착(ARD) RTA 공정과 같은 RTA 단계에서 ODV 솔루션이 사용된다. 다음으로, 단계 106에서 규칙변화가 없으며 불규칙변화는 mm-스케일이 아니라고 판단되었을 경우, 공정은 단계 110으로 진행되어, 다이에서 mm 스케일 이하(예. μm 스케일) 또는 그보다 더 작은 스케일의 불규칙변화를 갖는 구역이 나타나는지를 판단한다. 단계 110에서 불규칙변화가 mm 스케일보다 작다고 판단되었을 경우, 공정은 단계 112로 진행되어 레이저 스파이크 어닐링(laser spike anneal: LSA), ARD층과 플래시 램프 어닐링(flash lamp anneal: FLA)의 조합 등과 같은 밀리세컨드 어닐링(MSA)을 위한 ODV 솔루션이 사용된다.
도 2는 일 실시형태에 따른 반사율 스캔을 도시한다. 밀도맵(202)은 약 2cm × 약 2cm 치수의 집적회로 다이(204)의 활성부분(active area)의 밀도를 도시한다. 활성부분은 일반적으로 기판에서 도핑된 구역을 포함한다. 이들 밀도가 높은 구역들은 전형적으로 더 높은 반사율을 보인다. 예를 들어, 중앙선의 반사율 곡선(206)과 하단 선의 반사율곡선(214)에서 도시된 곡선들은 약 250μm 내지 약 750μm의 광원파장으로 스폿 대 스폿(spot to spot)을 약 20μm으로 분리한 약 3μm의 스폿 크기를 사용하여 구해진 곡선이다.
중앙선의 반사율 곡선(206)은 중앙 스캔선(208)을 따라 측정된 반사율을 나타내며, 중앙구역(210)이 측면구역(212)들에 비해 더 낮은 반사율을 가지는 것으로 나타난다. 일반적으로, 반사율이 낮을수록, 일반적인 전면 RTA 수행시에 해당구역이 더욱 뜨겁게 된다. 중앙선의 반사율곡선(206)은 또한 중앙구역(210)이 일정하면서 불규칙변화가 없음을 나타내고 있다.
하단 선의 반사율곡선(214)은 하단 스캔선(216)을 따라 측정된 반사율을 나타내며, 하단 스캔선(216)을 따라서 중앙구역(218)이 측면구역(220)에 비해 더 높은 반사율을 가짐을 나타낸다. 따라서, 하단 스캔선(216)을 따라 있는 측면구역(220)들이 중앙구역(218)에 비해 더 높은 온도가 나타날 것임을 예측할 수 있다. 도 2에 도시된 바와 같이, 중앙구역을 따라 하단 스캔선(216)이 일련의 더 높은 밀도구역을 갖는다.
상기 반사율 곡선들(도 2의 경우 두 개)은 열확산모델(222)을 만드는데 사용될 수 있다. 열확산모델(222)에 도시된 바와 같이, 중앙구역(224)의 반사율이 더 낮으며 따라서 온도가 더 높다. 밴드구역(band region, 226)의 반사율이 더 높으며 따라서 더 낮은 온도에 대응된다. 경계구역(border region, 228)은 중앙선 반사율곡선(206)의 중앙구역(210) 만큼 높은 반사율을 나타내었던 하단선 반사율곡선(214)의 측면구역(220)에 대응된다. 중앙선 반사율곡선(206)에 나타난 바와 같이, 반사율변화는 중앙구역(210)에서 약 0.08 내지 측면구역(212)에서 약 0.2에 이르며, 하단선 반사율곡선(214)은 반사율변화의 범위가 중앙구역(218)에서 약 0.23 내지 측면구역(220)에서 약 0.21에 이르는 것으로 도시된다. 일 실시형태에 따르면, 1mm 보다 큰 공간적 거리 내에서, 반사율변화가 약 0.05와 같이 소정 한계치보다 작을 경우, 반사율변화는 mm 스케일 상에 있는 것으로 특징지어지며, 따라서 도 2는 규칙변화의 경우를 나타낸다. 반대로, 비슷한 경우에서 거리가 1mm 보다 짧은 경우, 반사율변화는 불규칙변화로 특징지어질 수 있다. 소정 한계치는 측정 간의 노이즈를 감안한 값일 수 있다. 일 실시형태에 따르면, 약 0.05의 소정값이 사용되며, 이 경우 약 0.05 미만의 반사율변화는 무시된다.
측면구역(220)은 그 자체가 불규칙변화를 나타내는 0.05 이상의 반사율변화를 포함한다. 그러나, 중앙구역이 반사율변화가 거의 없는 상대적으로 넓은 구역을 나타내기 때문에, 도 2에 도시된 변화는 규칙변화로 간주된다. 상기한 바와 같이, 다이에 mm 스케일 이하의 불규칙변화는 물론, 규칙변화가 함께 나타날 경우, RTA 솔루션 및 MSA 솔루션 둘 다 사용할 수 있다. 그러나, 일 실시형태에 따르면, 만약 불규칙변화가 다이의 약 10% 미만에 이를 경우, 불규칙변화는 무시하고 상기 설명한 바와 같이 RTA-관련 솔루션만을 사용할 수 있으며(예를 들어 도 1의 단계 108 참고바람), 이는 불규칙변화 구역이 적기 때문에 다이 상의 변화를 수정하기 위해서는 더 긴 시간의 RTA 솔루션의 mm 스케일 열확산 특징만으로도 충분하기 때문이다.
도 3은 다른 실시예에 따른 규칙변화에 반대되는 하이브리드/불규칙변화를 나타내는 불규칙/규칙 반사율 곡선(302)을 도시한다. 불규칙반사율 곡선(302)이 나타나는 다이는 약 1.7cm × 약 2cm의 치수를 갖는다. 불규칙 반사율곡선(302)에서 나타난 바와 같이, 반사율변화가 0.1 내지 0.35 범주 미만에 해당한다. 이러한 경우, 소정의 국소 위치에서는 mm 스케일 미만의 공간거리 내에서 약 0.05 보다 큰 반사율 변화가 나타나는 반면, 기타 다른 국소 위치에서는 mm 스케일 보다 큰 공간거리 내에서 약 0.05 보다 큰 반사율변화가 나타난다. 도 3은 하이브리드 불규칙/규칙 변화의 일례를 나타낸다. 예를 들어, 도 3은 약 0.05 보다 큰 반사율변화를 포함하는 국소 위치(304)를 도시함으로써, 변화가 불규칙변화임을 보이고 있다. 그러나, 도 3에서는 선 스캔 상에서 대략 351 위치 내지 대략 451 위치까지 연장되는 구역처럼 규칙변화를 가지는 국소 위치를 나타내기도 한다. 이러한 예의 경우, 도 1을 참고하여 위에 설명한 바와 같이 RTA 솔루션과 MSA 솔루션이 함께 사용될 수 있다.
도 4 내지 도 8은 다이 상의 온도변화를 감소시켜 집적회로 다이 및 웨이퍼를 좀 더 균일하게 가열할 수 있도록 하기 위해 사용될 수 있는 다양한 어닐링 유형을 도시한 도면으로, 여기서 유사한 참조번호는 유사한 구성요소를 나타낸다. 이들 도면은 다이 상의 변화의 특징에 따라 달라질 수 있는 열원(402)을 도시한다. 일반적으로, mm 또는 그 이상의 스케일의 공간변화를 가지는 불규칙 변화 또는 규칙변화의 경우, 후면 가열, 양면(전면 및 후면)가열, 전면가열과 ARS 층의 조합, 양면가열과 ARD 층의 조합, 양면가열과 함께 ARD 층 및 열 차폐막의 조합 등과 같은 RTA 관련 다이 상의 변화(ODV) 솔루션이 바람직하다. 100μm 미만 스케일과 같은 mm 스케일 미만의 공간적 변화를 가지는 불규칙변화의 경우, 레이저 스파이크 어닐링(laser spike anneal: LSA) 또는 FLA 와 ARD층의 조합과 같은 ODV 솔루션 관련 밀리세컨드 어닐링(millisecond anneal: MSA)이 바람직하다.
일반적으로, RTA 공정을 사용하는 열확산율은 mm 범주에 속한다. 따라서, 약 1mm 범주의 다이 상의 변화와 연관된 어닐링 문제는 약 0.4μm 내지 약 3μm에 이르는 파장을 가지는 광대역 열원을 사용하는 RTA 관련 공정 솔루션을 사용하여 감소 또는 방지할 수 있다. 그러나 MSA 공정의 경우 일반적으로 열확산율이 약 100μm 범주에 든다. 따라서, MSA 관련 공정 솔루션은 mm 미만 범위의 다이 상의 변화와 관련된 어닐링 문제는 감소 또는 방지할 수는 있어도, 1mm 범위 내의 어닐링 문제 해결에는 상대적으로 비효율적일 수 있다. 따라서, 다음의 설명의 열원(402)은 다이 상의 변화 유형에 따라 RTA 또는 이와 유사한 것을 의미할 수 있다. 일 실시형태에 따르면 LSA 공정의 열원은 약 10.56μm의 파장을 가질 수 있으며, FLA 공정의 열원은 약 250nm 내지 약 750nm에 이르는 파장을 갖는 광대역 열원일 수 있다.
도 4를 참조하면, RTA 솔루션을 위한 후면 어닐링공정이 도시된다. 그 위에 소자(406)가 형성된 기판(404)이 어닐링 챔버(408)에 배치된 것으로 도시된다. 상기 기판(404)은 그 안에 이온이 주입된 기판을 나타낸다. 상기 소자(406)는 도시를 위한 목적으로 블록으로 도시되었으며, 기판에 대한 상대적 밀도를 나타내기 위해 사용되었을 뿐이다. 예를 들어, 도 4에서는 테두리구역(410)이 테두리구역 사이에 위치한 중간구역(412) 보다 밀도가 더 높다. 상기 소자(406)는 트랜지스터, 레지스터, 커패시터 등을 나타낼 수 있다. 또한 상기 상대적 밀도는 규칙 또는 불규칙변화를 나타내기 위해 달라질 수 있음을 주지해야 할 것이다. 더 나아가, 기판(404)은 단일의 다이로 도시되었으나, 복수 개의 다이로 구성된 웨이퍼를 나타낼 수도 있다.
도 4에 도시된 실시형태의 경우, 상기 기판(404)의 후면, 즉 소자(406)가 형성된 반대 면의 상기 기판(404)의 일측면에 열원(402)이 배치된다. 이러한 방식으로 상기 기판(404) 및 기타 다른 층(예. 질화규소층 등)에 가열이 수행된다. 상기 기판(404)은 소자(406)들로 열을 더욱 균일하게 전달하는 역할을 수행한다. 이러한 방법에 따라 온도변화는 감소 될 수 있어도, 기판을 통해 열이 확산되면서 복사효과(radiator effect)로 인한 국소적인 온도변화는 존재할 수 있다.
도 5는 어닐링을 하기 전 소자(406) 상에 적층되는 ARD층(514)의 일 실시예를 도시한다. 상기 ARD층(514)은 열원(402)의 열을 더욱 잘 전달하기 위해 열싱크(heat sink) 및 도체층의 역할을 한다. ARD층(514)는 또한 다이 표면에 걸친 반사율의 변화를 감소하기 위한 역할도 한다. 위에 설명한 바와 같이, 다이에 걸친 반사율의 변화는 다이의 여러 부분(sections)에 온도변화를 일으키는데, 여기서 반사율이 낮은 부분은 열흡수가 더욱 많아서 높은 온도에 이르며, 반사율이 높은 부분은 열흡수가 낮아서 상대적으로 낮은 온도로 유지된다. 따라서, 다이의 각기 다른 부분들이 대략 동일한 분량으로 복사에너지를 반사하도록 하여 다이의 가열이 더욱 균일하게 이루어질 수 있도록 ARD층(514)을 사용하여 반사율변화를 감소시킬 수 있다.
이 실시형태의 경우, 열원(402)이 기판(404)의 전면에 위치된다. 일 실시형태에 따르면, 상기 ARD층(514)는 약 0.1의 열흡수계수(heat absorption coefficient)를 가지는 유전체 재료로 형성된다. 예를 들어, 상기 ARD층(514)은 He 로 희석된 C2H2를 사용한 CVD(chemical vapor deposition)을 사용해서 약 350 ℃에서 4,000Å 두께의 비정질 탄소재료로 형성될 수 있다. 최적의 두께는 소자(406)의 높이 및 열흡수계수(k)에 따르나, ARD층(514)의 두께는 소자의 표면형태(topography) 및 반사율로 야기되는 열변화가 감소 또는 제거될 수 있도록 복사열 흡수에 충분한 정도여야 한다고 믿어진다.
또 다른 실시형태에 따르면, 상기 ARD층(514)은 더 높은 열흡수계수를 가지는 재료로 형성될 수 있다. 본 실시형태는 위에서 설명한 실시예와 유사하며, 다만 약 0.3의 열흡수계수와 같이 열흡수계수가 높은 재료를 사용한다는 차이점만 있다. 예를 들어, He로 희석된 C2H2 를 사용한 CVD(chemical vapor deposition)기술을 사용해서 약 400 ℃에서 4,000Å 두께로 약 0.3의 열흡수계수를 갖도록 비정질 탄소재료로 형성될 수 있다. 비정질 탄소층의 열흡수계수는 적어도 부분적으로는 He의 유량에 대한 C2H2의 유량을 조절함으로써 결정될 수 있음을 주지해야 할 것이다. 일반적으로, C2H2 의 유량이 느릴수록 열흡수계수가 더 높다. 열흡수계수가 높을수록 열흡수가 더 많이 일어난다; 복사가열이 완전히 또는 거의 완전히 흡수될 수 있도록 ARD 두께 및 열흡수계수를 조절한다.
도 5에 도시된 어닐링 공정은 예를 들면, mm 스케일의 불규칙변화 또는 규칙변화를 위한 RTA, 또는 mm 미만 스케일의 불규칙변화를 위한 LSA 또는 FLA 일 수 있다. 그러나 LSA의 경우 비교적으로 큰 파장을 사용하기 때문에, 비교적으로 짧은 파장을 갖는 열원을 사용하는 RTA 또는 FLA 어닐링 공정을 사용할 때에 비해 ARD층(514)은 그다지 유리하지 않다는 것을 주지해야 할 필요가 있다. LSA의 파장이 더 길기 때문에 반사율-관련 문제에 취약하고 이로 인해 ARD의 잇점이 적다.
그 이후에는, ARD층(514)이 제거되고 그 다음의 공정이 수행될 수 있다. ARD층(514)은 O2/CF4 애싱(ashing) 공정 및 후속의 SPM(황산-과산화수소 혼합물) 습식 공정을 이용하여 제거될 수 있다. 또는, ARD층(514)은 고온(예. 150℃ 초과) SPM의 습식 공정을 이용하여 제거될 수 있다.
후속 공정은 예를 들면 층간 유전체(ILD), 콘택트(contact), 금속간 유전체(IMD)층, 금속화층의 형성, 패키징 등을 포함할 수 있다.
도 6은 어닐링 공정의 다른 실시형태를 도시한다. 본 실시형태는 ARD층(514)의 사용과 함께 열원(402)이 기판(404)의 후면에 배치되는 것을 조합한다. 본 실시형태는 반사율 유도의 변화를 감소시키기 위한 기판(404)을 통한 가열효과와 균일한 열전달을 위해 열씽크로 역할하기 위한 ARD층(514)을 조합하기 때문에 다이의 여러 구역 사이의 온도변화가 덜하다. 도 6에 도시된 어닐링 공정은 예를 들면 mm 스케일의 불규칙변화 또는 규칙변화를 위한 RTA일 수 있다.
도 7은 어닐링공정의 또 다른 실시형태를 도시한다. 본 실시형태는 도 5 및 도 6을 참조하여 위에 설명한 실시예의 조합이되, 다만 도 5 및 6의 열원(402)이 전면열원(402f) 및 후면열원(402b)로 대체된 점에서 차이가 있다. 본 실시형태는 또한 위에 설명한 ARD층(514)을 활용한다. 전면열원(402f) 및 후면열원(402b)의 사용으로 인해, 특히 ARD층(514)과 결합 되었을 때 더욱 균일한 가열 및 적은 온도변화가 가능해진다. 도 7에 도시된 어닐링 공정은 예를 들면 mn 스케일의 불규칙변화 또는 규칙변화를 위한 RTA일 수 있다.
도 8은 도 7에 도시된 실시형태와 유사한 어닐링 공정의 또 다른 실시형태를 도시한 것으로서, 전면열원(402f) 와 기판(404) 사이에 저온 질량 열 차폐부(low thermal mass heat shield)(816)가 추가되었다는 차이점만 있다. 대칭적 양면가열하에서, 상기 열 차폐부(816) 및 기판(404)은 그들 사이에 등온공간을 형성한다. 따라서 반사에너지가 열 차폐부(816)와 기판(404) 사이의 간극 내로 한정됨에 따라 소자(406)의 설계(layout)에 의해 유도된 반사율변화가 감소 또는 제거된다. 흡수된 에너지량의 변화가 감소 또는 제거됨에 따라, 기판의 가열이 더욱 균일화된다. 상기 열 차폐부(816)는 예를 들어, 약 100μm 내지 약 500μm의 두께를 가지는 저온 질량 벌크 탄화규소(SiC) 기판을 포함할 수 있다. 도 8에 도시된 어닐링 공정은 예를 들면 mm 스케일의 불규칙변화 또는 규칙변화를 위한 RTA일 수 있다.
그 다음으로, 후방배선공정(back-end-of-line procsesing)이 수행될 수 있다. 예를 들어, ILD층의 형성, ILD층을 통한 콘택트의 형성, IMD 및 금속화층의 형성, 상호접속구조물의 형성, 패키징 및/또는 싱귤레이션(singulating)의 형성 등이 이루어질 수 있다.
상기 명세서에서, 본 발명을 특정 실시형태를 참조하여 설명하였다. 그러나, 바람직한 실시예의 범주를 떠나지 않는 한 당업자라면 다양한 개선 및 변화를 줄 수 있을 것이다. 따라서, 명세서 및 도면은 한정적 개념이 아닌 도시적 의미로 간주되어야 할 것이며, 이와 같은 모든 개선사항은 바람직한 실시예의 범주 내에 포함되어야 할 것이다.
더 나아가, 본 출원서의 범주는 명세서에 게시된 공정, 기계, 제조, 물질의 조성, 수단, 방법 및 단계에 대한 특정 실시예에 한정되어서는 안 된다. 당업자라면 본 발명의 게시를 통해 바로 이해할 수 있듯이, 여기에 기술된 대응 실시예와 실질적으로 동일한 기능을 수행하며 실질적으로 동일한 결과를 이루어 낼 현존하거나 이후에 개발될 공정, 기계, 제조, 물질의 조성, 수단, 방법 및 단계를 본 발명에 따라 활용할 수 있을 것이다. 따라서, 첨부된 청구항은 이와 같은 공정, 기계, 제조, 물질의 조성, 수단, 방법 또는 단계의 범주 내에서 포함되는 것으로 이해될 것이다.

Claims (10)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 다이(die)의 반사율 스캔을 실행하는 단계;
    상기 다이의 반사율을 규칙변화(systemnatic variation), 제 1 스케일 상의 불규칙변화(random variation), 또는 제2 스케일 상의 불규칙변화로 특징짓는(characterizing) 단계;
    다이가 규칙변화로 특징지어졌을 경우 제1 어닐링 공정을 수행하는 단계; 및
    다이가 상기 제1 스케일 상의 불규칙변화로 특징지어졌을 경우 제2 어닐링 공정을 수행하며 제1 어닐링 공정과 제2 어닐링 공정은 다른 것인 제2 어닐링 공정을 수행하는 단계;
    를 포함하는 반도체 소자 제조방법.
  7. 제 6항에 있어서,
    상기 제 1 어닐링 공정을 수행하는 단계는 열원이 다이의 후면에 배치되도록 하는 고속 열 어닐링(RTA)을 포함하는 것인 반도체 소자 제조방법.
  8. 제 6항에 있어서,
    상기 제1 어닐링 공정을 수행하는 단계 및 상기 제2 어닐링 공정을 수행하는 단계는 각각, 상기 다이의 전면에 반사 방지 유전체(anti-reflection dielectric, ARD)층을 형성하는 단계를 포함하는 것인 반도체 소자 제조방법.
  9. 제 6항에 있어서,
    상기 제2 어닐링 공정을 실행하는 단계는 밀리세컨드 어닐링(MSA)을 포함하는 것인 반도체 소자 제조방법.
  10. 제 6항에 있어서,
    상기 제1 스케일은 mm 미만의 스케일이고, 상기 제 2 스케일은 mm 스케일인 것인 반도체 소자 제조방법.
KR1020110003020A 2010-07-15 2011-01-12 반도체 소자의 열적 평준화 방법 KR101310778B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/837,114 2010-07-15
US12/837,114 US20120015459A1 (en) 2010-07-15 2010-07-15 Thermal Leveling for Semiconductor Devices

Publications (2)

Publication Number Publication Date
KR20120007950A KR20120007950A (ko) 2012-01-25
KR101310778B1 true KR101310778B1 (ko) 2013-09-25

Family

ID=45467302

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110003020A KR101310778B1 (ko) 2010-07-15 2011-01-12 반도체 소자의 열적 평준화 방법

Country Status (3)

Country Link
US (1) US20120015459A1 (ko)
KR (1) KR101310778B1 (ko)
CN (1) CN102339750B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8753904B2 (en) 2012-06-07 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method and system for semiconductor device pattern loading effect characterization
US9482518B2 (en) 2012-06-07 2016-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Systems and methods for semiconductor device process determination using reflectivity measurement

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5861609A (en) * 1995-10-02 1999-01-19 Kaltenbrunner; Guenter Method and apparatus for rapid thermal processing
JP2002299328A (ja) * 2001-03-30 2002-10-11 Tokyo Electron Ltd 熱処理方法及び熱処理装置
JP2003509842A (ja) * 1999-09-03 2003-03-11 ステアーグ アール ティ ピー システムズ インコーポレイテッド 急速加熱中の反射性基板の温度を制御するための系
KR20080012930A (ko) * 2005-05-17 2008-02-12 어플라이드 머티어리얼스, 인코포레이티드 저온 흡수 층 증착 및 고속 광학 어닐링 시스템

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7867868B2 (en) * 2007-03-02 2011-01-11 Applied Materials, Inc. Absorber layer candidates and techniques for application
US7977258B2 (en) * 2007-04-06 2011-07-12 Mattson Technology, Inc. Method and system for thermally processing a plurality of wafer-shaped objects

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5861609A (en) * 1995-10-02 1999-01-19 Kaltenbrunner; Guenter Method and apparatus for rapid thermal processing
JP2003509842A (ja) * 1999-09-03 2003-03-11 ステアーグ アール ティ ピー システムズ インコーポレイテッド 急速加熱中の反射性基板の温度を制御するための系
JP2002299328A (ja) * 2001-03-30 2002-10-11 Tokyo Electron Ltd 熱処理方法及び熱処理装置
KR20080012930A (ko) * 2005-05-17 2008-02-12 어플라이드 머티어리얼스, 인코포레이티드 저온 흡수 층 증착 및 고속 광학 어닐링 시스템

Also Published As

Publication number Publication date
CN102339750B (zh) 2015-04-15
CN102339750A (zh) 2012-02-01
US20120015459A1 (en) 2012-01-19
KR20120007950A (ko) 2012-01-25

Similar Documents

Publication Publication Date Title
US7833866B2 (en) Manufacture of semiconductor device
JP5242145B2 (ja) 半導体装置の製造方法
JP5941880B2 (ja) 不融解性薄膜ウェハのレーザアニール方法
US8883522B2 (en) System for semiconductor device characterization using reflectivity measurement
KR101571634B1 (ko) 반도체 구조물을 어닐링하기 위한 시스템 및 방법
US20160020176A1 (en) Interconnect having air gaps and polymer wrapped conductive lines
JP2009130243A (ja) 半導体装置の製造方法
KR101310778B1 (ko) 반도체 소자의 열적 평준화 방법
TW200901294A (en) Localized temperature control during rapid thermal anneal
US12051603B2 (en) System and method for annealing die and wafer
US20130337622A1 (en) Semiconductor process
US20100167477A1 (en) Localized temperature control during rapid thermal anneal
US20100019329A1 (en) Method and apparatus to reduce thermal variations within an integrated circuit die using thermal proximity correction
US20160181091A1 (en) Methods for Forming Ferroelectric Phases in Materials and Devices Utilizing the Same
US10553476B2 (en) Semiconductor device including polysilicon structures having differing grain sizes and including a barrier layer therebetween
US9478671B2 (en) Semiconductor device including a resistor and method for the formation thereof
US9482518B2 (en) Systems and methods for semiconductor device process determination using reflectivity measurement
KR101307687B1 (ko) 반도체장치의 제조방법
KR100779899B1 (ko) 반도체 장치 및 그 제조 방법
US20150311090A1 (en) Method of manufacturing a semiconductor device
US20220399434A1 (en) Polysilicon resistors with high sheet resistance
JP2010192758A (ja) 半導体装置の製造方法
TWI524507B (zh) 互補式金屬氧化物半導體之製造方法
TWI566310B (zh) 控制臨界電壓的方法及半導體元件的製造方法
CN114975115A (zh) 超浅结的退火方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160830

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170831

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20180828

Year of fee payment: 6