CN102403205A - 半导体装置的制造方法 - Google Patents
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Abstract
本发明的半导体装置的制造方法，包括下列步骤：对于形成有半导体集成电路的图案(30、40)的基板，将对用于退火而照射的光的吸收率为规定以下的区域定义为疏图案区域(100)，并在疏图案区域(100)上局部形成用于提高光吸收率的薄膜(60)。之后对形成有半导体集成电路图案(30、40)和薄膜(60)的基板照射光以进行退火。这样，不需要光源侧的微细的调整和改良，即可防止光退火时半导体集成电路中产生的温度不均导致的电路的劣化，提高半导体集成电路的性能。
Description
技术领域
本发明的实施方式涉及对表面配置有集成电路的半导体基板进行光退火处理的半导体装置的制造方法。
背景技术
为使得半导体集成电路为电活性状态，需要对表面配置有集成电路的半导体基板进行1000℃以上的高温退火。近年来，随着电路的微小化，更加需要将退火时间相比以往作大幅地缩短。
由此，提出对基板表面照射高强度的光，以对微小电路进行电活性化的光退火技术。例如，代表性的有FLA(Flash Lamp Annealing闪光灯退火)和LSA(Laser Spike Annealing激光脉冲退火)。
这些都是现有技术，比称为脉冲RTA(Rapid Thermal Annealing快速退火)的数秒间的退火的照射时间更短，实现毫秒退火。照射光的照射时间即使为数毫秒，半导体基板的表面温度也可瞬时升温为高温，可以仅对基板的表层部进行退火。
但是，这些退火技术由于短时间照射的原因热扩散时间短。因此，热扩散长度100μm左右处容易产生100℃以上的温度不均的问题。温度不均会导致芯片内的阈值电压等的波动，因此需要极力地抑制这一情况。
因此，考虑有对硅片各区域的光退火前的初始加热温度进行控制的技术，排列多个光源和温度计测器，对光强度进行调节等技术。
发明内容
在前述的光退火技术中，必须对各个各种各样的半导体集成电路分别调整光强度，这样的调整非常困难。又，以光源调整芯片尺寸以下的温度不均的话，需要排列很多光源，因此实际上并不实用。
本发明的实施方式中，提供一种不需要对光源侧进行微小的调整或改良，可防止退火时半导体集成电路中产生的温度不均而导致的电路劣化，有助于提高半导体集成电路性能的半导体装置的制造方法。
根据实施方式的半导体装置的制造方法，包括下列步骤：对于形成有半导体集成电路图案的基板，将对用于退火而照射的光的吸收率为规定以下的区域定义为疏图案区域，并在所述疏图案区域上局部形成用于提高光吸收率的薄膜。然后，对形成有所述半导体集成电路图案和所述薄膜的所述基板照射光以进行退火。
附图说明
图1是显示第一实施方式使用的光退火装置的概略构成图。
图2是显示半导体装置的基板电路构造的立体图。
图3是用于说明第一实施方式涉及的半导体装置的制造方法的、显示半导体基板上形成的各种图案的配置例的示意图。
图4是显示半导体基板上光吸收率和硅氮化膜厚与电路图案间隔之间的关系的图。
图5是显示半导体基板上光吸收率和硅氮化膜厚之间的关系的图。
图6是显示半导体基板上光吸收率差和硅氮化膜厚之间关系的图。
图7是用于说明第二实施方式涉及的半导体装置的制造方法的、显示半导体基板上形成的各种图案的配置例的示意图。
符号说明
1…腔室
2…基座
3…光源
10…半导体基板
11…半导体基板主面
12，22…GC(Gate Conductor栅极导体)
13，23…STI(Shallow Trench Isolation浅沟道隔离)
16，26…AA(Active Area有源区)
30，40，50…电路图案
60…硅氮化膜
100，200…疏图案区域
具体实施方式
下面，参考附图对实施方式进行说明。
第一实施方式
图1为显示图1的实施方式中采用的光退火装置的概略构成图。腔室1内设有用于载置半导体基板10的基座2、用于对基板10的表面照射光的光源3。通过光源3所照射光的照射时间为几毫秒以下，这样，半导体基板10的表面温度瞬间达到高温，仅表层部被退火。
此处，光源3可以是例如氙气灯，或是具有与氙气灯同等强度光谱的光源。此处，氙气灯黑体辐射的温度下具有6000K到7000K之间强度的光谱，此时的波长下面称为λ(例如450nm)。又，照射时间为几ms，不超过1秒。
在本实施方式中，光退火步骤中，在半导体基板10内光吸收率低时形成硅氮化膜，例如形成硅氮化膜。该光吸收率低的区域以下定义为疏图案区域，与之相反的具有高光吸收率的区域定义为密图案区域。
半导体装置的电路构成具有如图2那样的基本结构，通过设置在硅等半导体基板10上的GC(Gate Conductor栅极导体)12、STI(Shallow Trench Isolation浅沟道隔离)13和AA(Active Area有源区)16构成。由于各自的尺寸不同，电路图案的形状整体是复杂的，但是此处示出其基本构造。这里，GC12为硅或多晶硅。但是，材料不限于此，只要是具有与硅或多晶硅同等的折射率即可。又，AA16为硅基板10含有不纯物的区域。此处，不纯物为硼或磷等。但是不纯物不限于此。
在有两个以上GC12的区域，在相邻的两个GC12之间、相互平行且具有一定间隔的边的组合有四个的情况下，其间隔作为P。又，各GC12间的最接近距离为R。此处，最接近距离R是指在相邻的两个GC12中，各区域内的点设为A和B时，AB间的距离为最短时的距离。
在一般的电路构造中，AA16紧靠排列的结构很多。但是对于两个相邻的AA16的最接近距离为，不会小于与AA16接触的GC12的最接近距离R。此处，AA16的最接近距离是指，在相邻的两个AA16中，各区域内的点设为A和B时，AB间的距离为最短时的距离。此处，AA16的最接近距离为大于GC12的最接近距离R。
在以上所述的实例中，GC12的最接近距离R为10nm以上0.5μm以下、GC宽度W为10nm以上0.5μm以下。在能够定义间隔P的情况下，间隔P为10nm以上0.5μm以下的区域、和存在ST13的区域称为密图案区域。
疏图案区域为不存在密图案的区域。又，该疏图案区域内的电路图案称为疏图案。疏图案区域中，也包括完全不存在GC12，STI13，AA16中任何一个的区域。例如，露出基板表面的区域也为疏图案区域。
在对硅氮化膜60进行成膜时，硅氮化膜60和硅基板10之间可夹有氧化膜、例如夹有硅氧化膜。通过夹有氧化膜，在退火后剥离硅氮化膜60形成配线时，能够保持基板表面的绝缘，因此其是有效的手段。又，假设设照射光的峰值波长为λ、材料的折射率为n时，氧化膜的厚度比λ/4n足够小即可，λ/4n为即使形成氧化膜反射特性也不会发生改变的范围。
图3显示半导体基板10上形成的各种图案的设置例。
图3中，半导体基板主面11上方配置半导体电路图案30，40构成的半导体集成电路。半导体基板主面11以此状态通过FLA进行光退火处理。电路图案30，40由GC12，STI13，和AA16构成。此处，在任意的GC12中，间隔P为0.1μm，在0.01μm到0.5μm的范围内。GC宽度W为0.05μm，在0.01μm到0.5μm的范围内。GC的最接近距离R为0.05μm、在从0.010μm到0.5μm的范围内。
配置GC12的区域和配置ST13的区域为密图案区域。又，疏图案区域100为露出硅基板10的表面的部分，没有配置GC12，STI13，AA16中任何一个。该区域内，形成具有12nm厚度的硅氮化膜60。又，硅氮化膜60和STI13的边距M为100μm以下。该距离在FLA时的热扩散长度以下。
在这样的条件下半导体基板主面11进行FLA处理。FLA进行1毫秒、其间半导体基板主面11的温度变为1200℃。
接着，对本实施方式的作用效果进行说明。
图4显示，假定GC12的图案间隔P和占空比(GC宽度W相对于间隔P的比)为各种不同的尺寸时，光吸收率的计算结果。该计算通过RCWA(Rigorous Coupled Wave Analysis严格耦合波分析)计算得到。图中横轴为图案间隔，纵轴为占空比，通过等高线表示光吸收率。GC12的图案间隔P为0.01μm以上0.5μm以下，GC宽度W为0.01μm以上0.5μm以下，GC的最接近距离R为0.01μm以上0.5μm以下。此时，间隔P最少为0.02μm，此时的GC宽度W为0.01μm。又，间隔P为0.1μm时，GC宽度W在0.01μm到0.09μm的范围内。在这样的限制下，根据图4其光吸收率为63％～79％。
即，间隔P为0.2μm占空比为40％时，GC宽度W为0.08μm且GC的最接近距离R为0.12μm，此时的光吸收率最大，为79％。又，无关间隔P的大小，占空比为90％时光吸收率最小，为63％。例如，间隔为0.2μm占空比为90％时GC宽度W为0.18μm且GC的最接近距离R为0.02μm。此时光吸收率为最小63％。因此，在图3的密图案区域，光吸收率为大至63％至79％。
又，硅基板10的光吸收率为大约58％。这一值根据RCWA计算。因此，图3中疏图案区域100的光吸收率与硅氮化膜60未成膜情况下的硅基板10的光吸收率相等，大约为58％。又，STI13的光吸收率为约70％。这一值根据RCWA计算。
这样，密图案区域(电路图案30，40)和疏图案区域100的光吸收率差为从5％到21％。即，疏图案区域100与密图案区域的光吸收率差的最大变动幅度为21％。退火温度为1200℃时，该光吸收率差所导致的温度差为252℃。这么大的温度差，会对电路的阈值电压和电阻值这样的基本特性造成影响。即，退火时的基板面内如果有大的温度差则基本特性产生波动，电路品质劣化。
密图案区域的光吸收率从63％变动为79％、中间值为71％。疏图案区域100处的光吸收率取该中间值时、疏图案区域100和密图案区域的最大差变为最小、该最大差为8％。又，疏图案区域100处的光吸收率随着成膜于疏图案区域100的硅氮化膜60的膜厚变动。
实际上，硅氮化膜的膜厚和光吸收率的关系如图5所示。图中的横轴为膜厚，纵轴为光吸收率。该图为RCWA的计算结果。根据该图，硅氮化膜60形成的膜厚为12nm，使得疏图案区域100和密图案区域的最大光吸收率差为最小。本实施方式的膜厚为12nm，疏图案区域100与密图案区域的光吸收率最大差为最小值的8％。但是，密图案区域的光吸收率的最大差为16％。
硅氮化膜60的膜厚从4nm增加到20nm的话，疏图案区域100的光吸收率从63％增大到79％。另一方面，如上所述密图案区域中光吸收率为约63％至79％。因此，只要硅氮化膜60的膜厚在该范围内，疏图案区域100与密图案区域的光吸收率的变动范围相同。此时，疏图案区域100和密图案区域两个区域内的光吸收率的最大差可控制为最小。
实际上，在图6中，显示光吸收率差与膜厚的关系。此处，横轴为硅氮化膜60的膜厚，纵轴为疏图案区域100和密图案区域两个区域内光吸收率的最大差。根据图6，膜厚为4nm至20nm时，光吸收率的最大差为最小。本实施方式的膜厚为12nm，光吸收率最大差为最小值的16％。
据此，如果成膜于疏图案区域100的硅氮化膜60的膜厚为4nm至20nm的话，则疏图案区域100和密图案区域两个区域内的光吸收率的最大差可以为最小。
根据本实施方式，光吸收率低的疏图案区域100上配置提高光吸收率提高的硅氮化膜60，可使得光吸收率整体统一化，降低温度不均。这样，基板面内的温度不均得到降低，可防止电路性能的劣化。即，不需要光源侧的微细的调整或改良，即可防止光退火时半导体集成电路中产生的温度不均导致的电路的劣化，提高半导体集成电路的性能。
又，本实施方式中，在半导体基板主面11上直接形成硅氮化膜60，但是也可在基板主面11和硅氮化膜60之间夹有数nm的薄硅氧化膜。此时，随着氧化膜的形成，使得光吸收率的变动减少，对动作没有影响。
(第2实施方式)
图7用于说明第2实施方式涉及的半导体装置的制造方法，为显示形成于半导体基板上的各种图案的配置例的模式图。本实施方式中采用的光退火装置与所述图1的相同。
与上述图3一样，半导体基板主面11上形成GC12，STI13，AA16构成的电路图案30，40。此处，任意GC12中，间隔P为0.1μm、在0.01μm至0.5μm的范围内。GC幅W为0.05μm、在0.01μm至0.5μm的范围内。GC的最接近距离R为0.05μm、在0.01μm至0.5μm的范围内。这些配置GC12的区域和配置ST13的区域为密图案区域。
又，疏图案区域200中，设有GC22和AA26构成的电路图案50。但是，电路图案50中GC22间的最接近距离为0.6μm，GC22被分类为疏图案。AA26在硅基板中含有不纯物。此处，FLA的波长范围中AA26的折射率与硅基板的一样。该疏图案区域200内，形成具有厚度为12nm的硅氮化膜60。但在GC22上不成膜，在AA26上成膜。
硅氮化膜60与STI13的边距M为100μm以下。该距离为FLA时的热扩散长度以下。GC22的GC宽度W一般不超过1μm。因此，GC22区域内的温度与FLA时的情况相同。半导体基板主面11以此状态进行FLA处理。进行1毫秒的FLA，其间半导体基板主面11的温度变为1200℃。
接着，对本实施方式的作用效果进行说明。
与第1实施方式相同，密图案区域的光吸收率在63％至79％之间变动。
另一方面，疏图案区域200在密图案区域以外，因此，疏图案区域200的光吸收率根据图4在63％以下。又，下限等于硅基板10的光吸收率，为58％。即，疏图案区域200的光吸收率为58％至63％。其变动幅度为5％。此时，相比在半导体基板主面11直接形成硅氮化膜60的情况，GC22的疏图案的光吸收率最大增加了+5％。
因此，与第1实施方式一样的，考虑膜厚为4nm到20nm的范围的话，疏图案区域200的光吸收率为膜厚为4nm时为63～69％、膜厚为20nm时为79～84％。另一方面，如上所述的密图案区域中的光吸收率为约63％至79％。此时，膜厚为20nm时，疏图案区域200的光吸收率相比密图案区域的，最大增大了+5％左右。因此，根据图5，若膜厚为4nm至18nm，疏图案区域200的光吸收率约为63％至79％，与密图案区域的一致。
这样，通过使得形成于疏图案区域200的硅氮化膜的膜厚为4nm至18nm，可使得疏图案区域200与密图案区域两个区域内的光吸收率的最大差为最小。
根据本实施方式，不仅限于没有形成GC、AA、STI中任一个的疏图案区域100，即使形成了GC或AA，通过对GC的密度低吸收率低的疏图案区域200形成硅氮化膜60，也可使得密图案区域和疏图案区域200的光吸收率接近。这样，即可获得与第一实施方式相同的效果。
又，虽然在上述说明中，说明了在GC22上不形成硅氮化膜60的实例，但也可在GC22上形成硅氮化膜60。由于GC22的GC宽度为1μm以下，在半导体基板主面11散落形成，因此对形成膜的GC22对光吸收率的变动的影响可忽略不计。
变形例
又，本发明不限于上述各实施方式。光退火装置不限定于图1所示的构造，只要在毫秒单位能够实现光退火即可。进一步的，退火方法不限于FLA，也可采用LSA。
又，形成于疏图案区域的薄膜不一定是硅氮化膜，只要是比基板光吸收率大的绝缘膜即可。进一步的，图3和图7所示的图案配置只是一个实例，可使用各种图案。
虽然说明了本发明的几个实施方式，但这些实施方式只是作为实例被提出，并不是用于限定发明的范围。这些实施方式能够以其它各种各样的形态来实施，在不脱离发明的要旨的范围内，可以进行各种省略、替换、变更。这些实施方式及其变形包含于发明的范围要旨内，同样也包含于记载于专利权利要求书的发明及其同等的范围内。
Claims (6)
1.一种半导体装置的制造方法，其特征在于，包括下列步骤：
对于形成有半导体集成电路的图案的基板，将对用于退火而照射的光的吸收率为规定以下的区域定义为疏图案区域，并在所述疏图案区域上局部形成用于提高光吸收率的薄膜；
对形成有所述半导体集成电路的图案和所述薄膜的所述基板照射光以进行退火。
2.如权利要求1所述的半导体装置的制造方法，其特征在于，采用氙气灯作为所述照射光的光源。
3.如权利要求2所述的半导体装置的制造方法，其特征在于，所述薄膜为硅氮化膜，当所述疏图案区域不包括栅极图案时，所述薄膜的膜厚设定为4nm至20nm之间。
4.如权利要求2所述的半导体装置的制造方法，其特征在于，所述薄膜为硅氮化膜，当所述疏图案区域包括栅极图案时，所述薄膜的膜厚设定为4nm至18nm之间。
5.如权利要求3或4所述的半导体的制造方法，其特征在于，所述基板的表面和所述薄膜之间插入硅氧化膜。
6.如权利要求1所述的半导体装置的制造方法，其特征在于，着眼于作为所述半导体集成电路的图案的栅极图案，将该栅极图案相互之间的最接近距离为0.5μm以下的区域定义为密图案区域，且将形成有元件分离绝缘膜的区域定义为密图案区域，除此以外的区域定义为疏图案区域。
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